CN102623313A - 环状离子注入方法、半导体器件及其制造方法 - Google Patents

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本发明提供一种环状离子注入方法，通过对衬底上的源极和漏极分别进行离子注入，并且漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角；使得漏极空间电荷区从沟道方向被压缩，从而使漏极与栅极的交叠面积也被压缩，从而减小了器件漏极与栅极之间的寄生交叠电容，减小了共源极放大器的密勒电容，提高了共源极放大器的频率响应特性。此外，虽然漏极空间电荷区得到压缩，但源极空间电荷区向沟道内延伸，所以器件的有效沟道长度基本保持不变，器件的其他性能得以保持。

Description

环状离子注入方法、半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种环状离子注入方法、半导体器件及其制造方法。
背景技术
CMOS(互补金属氧化物半导体)运算放大器，是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。
密勒电容是一个等效电容，其描述的是跨接在运算放大器的输出端与输入端之间的反馈电容(CC)对运算放大器频率特性的影响。如图1A所示的一个运算放大器电路，一个戴维南电源(VA)11通过一个戴维南电阻(RA)12驱动这个电路，在输出端(Vout)17设有第一电阻(RL)15和第一电容(CL)16组成的相移电路作为负载，输入端(Vin)18和输出端17通过一个反馈电容(CC)13相连，放大器14的电压增益值为Av，即Vout＝AV*Vin。密勒电容对于电路的频率特性的影响称为密勒效应。请参照图1B，其为图1A的等效电路图，密勒效应是通过放大输入电容来起作用的，即密勒电容(CM)13’可以使得器件或者电路的等效输入电容增大(1+Av)倍，其中CM＝CC*(1+Av)。因此很小的反馈电容(CC)13即可造成器件或者电路的频率特性大大降低。
请参照图2，其为现有技术中共源极运算放大器的电路的示意图所述共源极运算放大器的电路通常包括一个NMOS(N型金属氧化物半导体)晶体管22和一个输出电阻(Rout)25，输出端24为NMOS晶体管22的漏端，输入端21为NMOS的栅端。在输出端和输入端之间，由于存在栅漏的寄生交叠电容(Cgd)23，构成一个反馈电容，由于密勒效应，寄生交叠电容23会严重降低共源极运算放大器的频率响应特性。如何在保持器件性能不变的前提下，减小寄生的交叠电容，成为提高共源极运算放大器频率响应特性的关键。
通常工艺中，为了抑制半导体器件的短沟道效应(Short ChannelEffect)，会采取环状离子注入(Halo Implantation)的方式将与源漏反型的离子注入到器件沟道之中。通常，环状离子注入会采用多次注入完成，每次离子的注入剂量相等，并且每次离子注入方向与垂直于硅片表面的方向(Y方向)所成角度也相等，而离子注入方向在硅片表面的投影与沟道方向(X方向)所成的角度不尽相同，如图3所示，以NMOS器件为例，NMOS器件的环状离子注入通过四次注入完成，源极离子注入方向31和漏极离子注入方向32在硅片表面的投影与沟道方向(X方向)所成的夹角分别为45度、135度、225度、315度。经过环状离子注入，在源极区域和漏极区域形成源极空间电荷区33和漏极空间电荷区34。环状离子注入能够有效限制空间电荷区向沟道内的扩散，从而抑制了器件的短沟道效应。同时，环状离子注入也决定了漏极掺杂离子与栅极的交叠区域的大小，该交叠区域越大，寄生的交叠电容就越大，也就会引起更严重的密勒效应，从而导致共源极运算放大器的频率响应特性的降低，因此，如何通过控制环状离子注入方法从而提高共源极运算放大器的频率响应效应成为本领域人员研究的重点。
发明内容
本发明的目的在于提供一种环状离子注入方法，使得共源极运算放大器的频率响应特性有效提高。
为解决上述技术问题，本发明提供一种环状离子注入方法，包括对衬底进行环状离子注入，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；所述环状离子注入包括源极离子注入和漏极离子注入；所述漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角。
本发明还提供一种半导体器件制造方法，包括：提供衬底，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；对所述衬底进行源漏轻掺杂，形成源极延伸区和漏极延伸区；对所述衬底进行环状离子注入，形成漏极空间电荷区以及源极空间电荷区，所述环状离子注入包括源极离子注入和漏极离子注入，所述漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角；对衬底进行退火；对所述衬底进行侧墙沉积，形成侧墙沉积层，接着，对所述侧墙沉积层进行刻蚀，形成栅极侧墙；进行源漏重掺杂以及退火工艺。
本发明还提供一种半导体器件，包括：衬底，所述衬底包括栅极结构，所述衬底包括源极区域和漏极区域；形成于所述源极区域的源极空间电荷区以及形成于漏极区域的漏极电荷区，源极空间电荷区的宽度大于漏极空间电荷区的宽度。
本发明中的环状离子注入通过对衬底进行环状离子注入，漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角，使得漏极空间电荷区从沟道方向被压缩，从而使漏极与栅极的交叠面积也被压缩，从而减小了器件漏极与栅极之间的寄生交叠电容，减小了共源极放大器的密勒电容，从而提高了共源极放大器的频率响应特性。此外，虽然漏极空间电荷区得到压缩，但源极空间电荷区向沟道内延伸，所以器件的有效沟道长度基本保持不变，器件的其他性能得以保持。
附图说明
图1为密勒电容对运算放大器频率特性的影响的示意图；
图2为共源极运算放大器的密勒电容示意图；
图3为现有技术中环状离子注入后器件的截面图；
图4A～4E为本发明一具体实施例环状离子注入方法中的器件剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明提供一种环状离子注入方法，请参照图4A～4E，以CMOS器件工艺中的NMOS(N型金属氧化物半导体)晶体管为例，所述环状离子注入方法包括以下步骤：
请参照图4A，首先提供衬底401，所述衬底401上形成有栅极结构402，所述衬底401包括源极区域和漏极区域，所述源极区域是指后续要形成源极延伸区、源极冶金结以及源极重掺杂区的区域，同理，所述漏极区域是指后续要形成漏极延伸区、漏极冶金结以及漏极重掺杂区的区域；
请参照图4B，在所述衬底401上进行源漏轻掺杂，形成源极延伸区403和漏极延伸区404；
请参照图4C，并结合图4D，对衬底401进行离子注入；形成源极空间电荷区43以及漏极空间电荷区44；
环状离子注入通常将与源漏掺杂离子的反型离子注入至器件沟道中，若源漏掺杂为五族元素，例如磷元素，环状离子注入会采用三族元素，例如硼元素，同理，若源漏掺杂为三族元素，则环状离子注入会采用五族元素。具体生产实施时，环状离子注入离子通常选用硼离子和磷离子。选用硼离子时，硼离子的注入能量为5Kev～15Kev，注入剂量为1*1013～8*1013/cm2；选用磷离子时，磷离子的注入能量为10Kev～25Kev，注入剂量为8*1012/cm2～7*1013/cm2。
所述环状离子注入包括源极离子注入和漏极离子注入，图4C中第一源极注入方向41与第一漏极注入方向42分别为现有技术中环状离子注入时源漏极的离子注入方向。本发明实施例的NMOS晶体管中，采取四次离子注入完成，其中在漏极进行两次离子注入，第二漏极注入方向42’在衬底表面的投影与沟道方向(X方向)夹角分别为45度和315度，与垂直于衬底表面方向(Y方向)的夹角范围为16度～55度，也就是说，在漏极适当增加了与垂直于衬底表面方向(Y方向)的夹角。NMOS晶体管中漏极注入方向与垂直于衬底表面方向(Y方向)的夹角通常为30度，因此，本发明实施例中，第二漏极注入方向42’与垂直于衬底表面方向(Y方向)的夹角选取为32度进行离子注入。
相应的，在源极也进行两次离子注入，第二源极注入方向41’在衬底表面的投影与沟道方向(X方向)夹角分别为135度和225度，而第二源极注入方向41’与垂直于衬底表面方向(Y方向)的夹角范围为5度～44度，即，在源极适当减小了与垂直于衬底表面方向(Y方向)的夹角。本发明实施例中第二源极注入方向41’与垂直于衬底表面方向(Y方向)的夹角相应选取为28度。
请参照图4D，对所述衬底401进行退火处理。
请参照图4E，对所述衬底401进行侧墙沉积，随后进行侧墙刻蚀工艺，形成栅极侧墙405。
请继续参照图4E，随后，对所述衬底401进行源漏重掺杂以及退火，形成源极重掺杂区4031和漏极重掺杂区4041。
在漏极，适当提高了与垂直于衬底表面方向(Y方向)的夹角，因此注入到沟道中的离子元素剂量增加，漏极空间电荷区域沟道的方向被压缩，从而使得源极与栅极之间的交叠面积被压缩。从而减小了NMOS晶体管器件源极与漏极之间的寄生交叠电容，减小了共源极运算放大器的密勒电容，从而提高了共源极运算放大器的频率响应特性。此外，在源极，相对减小了与垂直于衬底表面方向的夹角，使得源极的空间电荷区向沟道内延伸；因此，半导体器件的有效沟道长度(Effective ChannelLength)基本保持不变，器件的其他性能得以保持。
本发明还提供一种半导体器件，请参照图4E，并结合图4B，半导体器件包括：
衬底401，所述衬底401包括栅极结构402，所述衬底401包括源极区域和漏极区域；
形成于所述源极区域的源极空间电荷区43以及形成于漏极区域的漏极空间电荷区44，所述源极空间电荷区44的宽度大于漏极空间电荷区43的宽度。
由于所述漏极空间电荷区小于源极空间电荷区，使得漏极与栅极之间交叠面积减小，从而减小了半导体器件漏极与栅极之间的寄生交叠电容，减小了共源极放大器的密勒电容，从而提高了共源极运算放大器的频率响应特性。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范例所作的均等变化与修饰，皆应属于本发明权利要求涵盖范围。

Claims (3)

1.一种环状离子注入方法，其特征在于，包括：
对衬底进行环状离子注入，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；
所述环状离子注入包括源极离子注入和漏极离子注入，所述漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角。
2.一种半导体器件制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；
对所述衬底进行源漏轻掺杂，形成源极延伸区和漏极延伸区；
对所述衬底进行环状离子注入，形成漏极空间电荷区以及源极空间电荷区，所述环状离子注入包括源极离子注入和漏极离子注入，所述漏极离子注入方向与垂直于衬底表面方向夹角大于源极离子注入方向与垂直于衬底表面方向夹角；
对所述衬底进行退火；
对所述衬底进行侧墙沉积，形成侧墙沉积层；
对所述侧墙沉积层进行刻蚀，形成栅极侧墙；以及
对所述衬底进行源漏重掺杂以及退火工艺。
3.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括源极区域和漏极区域；
形成于所述衬底上的栅极结构；
形成于所述源极区域的源极空间电荷区以及形成于漏极区域的漏极电荷区，所述源极空间电荷区的宽度大于所述漏极空间电荷区的宽度。
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