CN102610505A - 一种源漏重掺杂方法、半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种源漏重掺杂方法，所述源漏重掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角，由于离子的注入方向不再垂直于衬底表面，所以源极重掺杂区和漏极重掺杂区为非对称结构，漏极重掺杂区与沟道间的距离被拉远，与栅极结构之间的交叠区域面积减小，从而减小了漏极与栅极之间的寄生交叠电容，进而减小了共源极放大器的密勒电容，提高了共源极放大器的频率响应特性。

Description

一种源漏重掺杂方法、半导体器件及其制造方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种源漏重掺杂方法、半导体器件及其制造方法。

背景技术

CMOS(互补金属氧化物半导体)运算放大器，是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。

密勒电容是一个等效电容，其描述的是跨接在运算放大器的输出端与输入端之间的反馈电容(C_C)对运算放大器频率特性的影响。如图1A所示的一个运算放大器电路，一个戴维南电源(V_A)11通过一个戴维南电阻(R_A)12驱动这个电路，在输出端(V_out)17设有第一电阻(R_L)15和第一电容(C_L)16组成的相移电路作为负载，输入端(V_in)18和输出端17通过一个反馈电容(C_C)13相连，放大器14的电压增益值为A_v，即V_out＝A_V*V_in。密勒电容对于电路的频率特性的影响称为密勒效应。请参照图1B，其为图1A的等效电路图，密勒效应是通过放大输入电容来起作用的，即密勒电容(C_M)13’可以使得器件或者电路的等效输入电容增大(1+A_v)倍，其中C_M＝C_C*(1+A_v)。因此很小的反馈电容(C_C)13即可造成器件或者电路的频率特性大大降低。

请参照图2，其为现有技术中共源极运算放大器的电路的示意图所述共源极运算放大器的电路通常包括一个NMOS(N型金属氧化物半导体)晶体管22和一个输出电阻(R_out)25，输出端24为NMOS晶体管22的漏端，输入端21为NMOS的栅端。在输出端和输入端之间，由于存在栅漏的寄生交叠电容(C_gd)23，构成一个反馈电容，由于密勒效应，寄生交叠电容23会严重降低共源极运算放大器的频率响应特性。如何在保持器件性能不变的前提下，减小寄生的交叠电容，成为提高共源极运算放大器频率响应特性的关键。

通常工艺中，请参照图3，源漏重掺杂的离子注入方向垂直于衬底31的表面，在进行完离子注入和退火工艺后，形成源极重掺杂区32和漏极重掺杂区33，源极重掺杂区32和漏极重掺杂区33与栅极结构34的交叠面积相同，即成对称结构。现有技术的工艺步骤简单但是对减小寄生电容并没有实质性的效果。而电路中的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对运算放大器的影响，已经成为提高运算放大器频率响应特性的关键。

发明内容

本发明的目的在于提供一种源漏重掺杂方法，能够降低漏端的寄生电容，从而提高共源极运算放大器的频率响应特性。

为解决上述技术问题，本发明提供一种源漏重掺杂方法，所述源漏重掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。

较佳的，在所述的源漏重掺杂方法中，所述夹角为5度至45度。

本发明还提供一种半导体器件制造方法，包括：在衬底上形成栅极结构；以栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；在所述栅极侧壁形成栅极侧墙；以栅极结构和栅极侧墙为掩膜，进行源漏重掺杂，形成源极重掺杂区和漏极重掺杂区，所述源漏重掺杂的离子注入方向向源极重掺杂区方向倾斜并与垂直于衬底方向成一夹角。

较佳的，所述半导体器件制造方法中，所述夹角为5度至45度。

本发明还提供一种半导体器件，包括衬底、形成于所述衬底上的栅极结构以及形成于所述衬底中的源极重掺杂区和漏极重掺杂区，其特征在于，所述源极重掺杂区和漏极重掺杂区为非对称结构，所述源极重掺杂区比漏极重掺杂区更靠近沟道。

本发明的源漏重掺杂方法离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角，由于离子注入方向不再垂直于衬底表面，所以源极重掺杂区和漏极重掺杂区为非对称结构，漏极重掺杂区与沟道间的距离被拉远，与栅极结构之间的交叠区域面积减小，从而减小了漏极与栅极之间的寄生交叠电容，进而减小了共源极放大器的密勒电容，提高了共源极放大器的频率响应特性。

附图说明

图1A-图1B为密勒电容对运算放大器频率特性的影响示意图；

图2为现有技术中共源极运算放大器的密勒电容示意图；

图3为现有技术中源漏重掺杂离子注入后器件剖面图；

图4为本发明中一具体实施例中源漏重掺杂注入后器件剖面图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明实施例提供的源漏重掺杂方法，所述源漏重掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。请参照图4，以CMOS器件工艺中的NMOS晶体管的制备为例，首先在衬底44上形成栅极结构41；然后以栅极结构41为掩膜，在栅极结构41两侧的衬底44内进行轻掺杂，形成源极延伸区和漏极延伸区；然后在所述栅极结构41侧壁形成栅极侧墙；以栅极结构41和栅极侧墙为掩膜，进行源漏重掺杂，形成源极重掺杂区42和漏极重掺杂区43，其中源漏重掺杂的离子注入方向向源极方向倾斜并与垂直于衬底44方向成一夹角α，离子注入的夹角α的范围为5度～45度，本领域技术人员可根据具体生产需要来调节合适的角度大小。

在进行源漏重掺杂时，注入离子的种类需根据晶体管的类型进行选择。若制备NMOS晶体管则选择N型离子进行注入，如磷离子，砷离子等；若制备PMOS晶体管则选用P型离子进行注入，如硼离子、铟离子。本发明中的实施例以制备NMOS晶体管为例，因此采用磷离子进行注入，注入方向为与垂直于衬底方向成15度的夹角，磷离子的注入能量为10～30Kev，注入剂量为5*10¹⁴～5*10¹⁵/cm²。因为制备MOS器件的类型不同，注入离子的种类不同，因此离子的注入条件也各不相同，例如砷离子的注入能量为10～30Kev，注入剂量为1*10¹⁴～6*10¹⁵/cm²；硼离子的注入能量为2～12Kev，注入剂量为1*10¹⁵～5*10¹⁵/cm²；铟离子的注入能量为15～45Kev，注入剂量为5*10¹⁴～2*10¹⁵/cm²。

综上所述，由于离子注入方向不再垂直于衬底，又因为离子注入方向向源极倾斜，所以漏极的重掺杂离子与沟道间的距离被拉远，而源极的重掺杂离子与沟道的距离被拉近。在漏极，由于重掺杂离子与沟道间的距离被拉远，使得漏极重掺杂区与栅极结构之间的交叠区域面积减小，从而减小了NMOS晶体管中漏极和栅极之间的寄生交叠电容，减小了共源极放大器的密勒电容，从而提高了共源极放大器的频率响应特性。

此外，由于采取倾斜角源漏重掺杂离子注入，在漏极的重掺杂离子与沟道的距离被拉远的同时，源极的重掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。同时，本发明不增加现有的金属-氧化物-半导体器件制造的任何工艺步骤，工艺简单易行，不增加生产成本。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范例所作的均等变化与修饰，皆应属于本发明权利要求涵盖范围。

Claims (5)

1.一种源漏重掺杂方法，其特征在于，所述源漏重掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。

2.如权利要求1所述的源漏重掺杂方法，其特征在于，所述夹角为5度至45度。

3.一种半导体器件制造方法，其特征在于，包括：

在衬底上形成栅极结构；

以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；

在所述栅极侧壁形成栅极侧墙；

以所述栅极结构和栅极侧墙为掩膜，进行源漏重掺杂，形成源极重掺杂区和漏极重掺杂区，所述源漏重掺杂的离子注入方向向源极重掺杂区方向倾斜并与垂直于衬底方向成一夹角。

4.如权利要求3所述的半导体器件制造方法，其特征在于，所述夹角为5度至45度。

5.一种半导体器件，包括：衬底、形成于所述衬底上的栅极结构以及形成于所述衬底中的源极重掺杂区和漏极重掺杂区，其特征在于，所述源极重掺杂区和漏极重掺杂区为非对称结构，所述源极重掺杂区比漏极重掺杂区更靠近沟道。

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