CN203911896U - 一种可编程芯片的输出电平兼容电路 - Google Patents
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Abstract
本实用新型公开了一种可编程芯片的输出电平兼容电路，连接在可编程的芯片引脚和可编程芯片的寄存器之间，包括相互连接的传输门电路、第一反相器N1、第二反相器N2、第一PMOS管M1、第二NPOS管M2和第三PMOS管M3，本实用新型的可编程芯片的输出电平兼容电路，连接在芯片引脚和芯片寄存器之间，通过向芯片寄存器中写入0或者1，控制输出芯片引脚的高电平为3.3V或者5V，实现输出端口高电平值的切换，避免了相对复杂的外部电平转换电路，符合电路的体积越来越小、集成度越来越高的发展趋势，具有良好的应用前景。
Description
技术领域
本实用新型涉及一种可编程芯片的输出电平兼容电路，属于电子技术领域。
背景技术
随着电子技术的飞速发展，可编程芯片的性能迅速提高，种类不断增多。由于不同外设模块的工作电压不同，带来了可编程芯片GPIO(通用输入输出端口)与外设模块之间电平不兼容的问题，比如，可编程芯片的引脚输出电压为3.3V、外设模块驱动电压为5V为例，现在的普遍解决方案为，采用外接电平转换芯片或晶体管上拉的方法解决电平不兼容问题，这样会导致电路的面积相对较大，不符合电路体积小、集成度高的发展趋势，而且，制作成本高。
实用新型内容
本实用新型的目的是克服可编程芯片的GPIO(通用输入输出端口)与外设模块之间电平不兼容的问题。本实用新型的可编程芯片的输出电平兼容电路，连接在芯片引脚和芯片寄存器之间，控制芯片引脚的输出高电平为3.3V或者5V，实现输出端口高电平值的切换，避免了相对复杂的外部电平转换电路，符合电路的体积越来越小、集成度越来越高的发展趋势，具有良好的应用前景。
为了达到上述目的，本发明采用的技术方案为：
一种可编程芯片的输出电平兼容电路，其特征在于：连接在可编程的芯片引脚和可编程芯片的寄存器之间，包括传输门电路、第一反相器N1、第二反相器N2、第一PMOS管M1、第二NPOS管M2和第三PMOS管M3，所述第一反相器N1、第二反相器N2的输入端分别与可编程芯片内寄存器的电平控制端口、数据端口相连接，所述第一反相器N1的输出端与第一PMOS管M1、第二NPOS管M2的栅极相连接，所述第一PMOS管M1、第二NPOS管M2的漏极相连接，所述第一PMOS管M1的源极外接5V电压，所述第一PMOS管M1的源极外接3.3V电压，所述第一PMOS管M1、第二NPOS管M2的漏极连接处与可编程芯片的芯片引脚相连接，所述第二反相器N2的输出端与传输门电路的一端相连接，所述传输门电路的另一端与第二反相器N2的输入端相连接，所述可编程芯片内寄存器的数据端口还与第三PMOS管M3的栅极相连接，所述第三PMOS管M3的漏极与地相连接，所述第三PMOS管M3的源极与可编程芯片的芯片引脚相连接。
前述的一种可编程芯片的输出电平兼容电路，其特征在于：所述传输门电路包括对称连接的第四MOS管M4、第五MOS管M5，所述第五MOS管M5的栅极与第二反相器N2的输出端相连接，所述第四MOS管M4的栅极与第二反相器N2的输入端相连接。
前述的一种可编程芯片的输出电平兼容电路，其特征在于：所述电平控制端口为可编程芯片内的电平控制寄存器的输出端，所述数据端口为可编程芯片内的端口数据寄存器的输出端。
本实用新型的有益效果是：本实用新型的可编程芯片的输出电平兼容电路，连接在芯片引脚和芯片寄存器之间，通过向芯片寄存器中写入0或者1，控制输出芯片引脚的高电平为3.3V或者5V，实现输出端口高电平值的切换，避免了相对复杂的外部电平转换电路，符合电路的体积越来越小、集成度越来越高的发展趋势，具有良好的应用前景。
附图说明
图1是本实用新型的可编程芯片的输出电平兼容电路的电路图。
图2是本实用新型的电平控制寄存器的结构框图。
图3是本实用新型的端口数据寄存器的结构框图。
具体实施方式
下面将结合说明书附图，对本实用新型作进一步说明。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。
如图1所示，一种可编程芯片的输出电平兼容电路，连接在可编程的芯片引脚和可编程芯片的寄存器之间，包括传输门电路、第一反相器N1、第二反相器N2、第一PMOS管M1、第二NPOS管M2和第三PMOS管M3，所述第一反相器N1、第二反相器N2的输入端分别与可编程芯片内寄存器的电平控制端口、数据端口相连接，所述第一反相器N1的输出端与第一PMOS管M1、第二NPOS管M2的栅极相连接，所述第一PMOS管M1、第二NPOS管M2的漏极相连接，所述第一PMOS管M1的源极外接5V电压，所述第一PMOS管M1的源极外接3.3V电压，所述第一PMOS管M1、第二NPOS管M2的漏极连接处与可编程芯片的芯片引脚相连接，所述第二反相器N2的输出端与传输门电路的一端相连接，所述传输门电路的另一端与第二反相器N2的输入端相连接，所述可编程芯片内寄存器的数据端口还与第三PMOS管M3的栅极相连接，所述第三PMOS管M3的漏极与地相连接，所述第三PMOS管M3的源极与可编程芯片的芯片引脚相连接。
所述传输门电路包括对称连接的第四MOS管M4、第五MOS管M5，所述第五MOS管M5的栅极与第二反相器N2的输出端相连接，所述第四MOS管M4的栅极与第二反相器N2的输入端相连接。
如图2所示，所述电平控制端口为可编程芯片内的电平控制寄存器（16位的寄存器，既可拓展为32位、64位寄存器，也可缩减为8位寄存器）的输出端，如图3所示，所述数据端口为可编程芯片内的端口数据寄存器（16位的寄存器，既可拓展为32位、64位寄存器，也可缩减为8位寄存器）的输出端。
本实用新型的可编程芯片的输出电平兼容电路的工作过程如下，
当用户无需电平兼容功能时，只需单独采用3.3V供电，可编程芯片仍可实现3.3V供电的系统所有功能；当用户需要电平兼容的功能时，则可编程芯片采用双电源，即3.3V和5V供电，当用户向端口数据寄存器各数据位中写入0时，此时可编程芯片的GPIO(通用输入输出芯片引脚)输出为低电平，此时M4和M5构成的传输门截止，M3导通，则引脚输出为低电平；当用户向端口数据寄存器中写入1时，此时M3截止，由M4和M5构成的传输门导通，此时若电平控制寄存器的数据为0，经过反相器N1，则M2管导通，M1截止，此时可编程芯片的芯片引脚（GPIO）输出的高电平为3.3V，若电平控制寄存器的数据为1,经过反相器N1，则M2管截止，M1管导通，此时可编程芯片的GPIO输出的高电平为5V，最终实现向电平控制寄存器中写入0或者1控制可编程芯片的芯片引脚（GPIO）输出的高电平为3.3V或者5V，从而简化了外设电路的设计。
综上所述，本实用新型的可编程芯片的输出电平兼容电路，连接在芯片引脚和芯片寄存器之间，通过向芯片寄存器中写入0或者1，控制输出芯片引脚的高电平为3.3V或者5V，实现输出端口高电平值的切换，避免了相对复杂的外部电平转换电路，符合电路的体积越来越小、集成度越来越高的发展趋势，具有良好的应用前景。
以上显示和描述了本实用新型的基本原理、主要特征及优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。
Claims (3)
1.一种可编程芯片的输出电平兼容电路，其特征在于：连接在可编程的芯片引脚和可编程芯片的寄存器之间，包括传输门电路、第一反相器N1、第二反相器N2、第一PMOS管M1、第二NPOS管M2和第三PMOS管M3，所述第一反相器N1、第二反相器N2的输入端分别与可编程芯片内寄存器的电平控制端口、数据端口相连接，所述第一反相器N1的输出端与第一PMOS管M1、第二NPOS管M2的栅极相连接，所述第一PMOS管M1、第二NPOS管M2的漏极相连接，所述第一PMOS管M1的源极外接5V电压，所述第一PMOS管M1的源极外接3.3V电压，所述第一PMOS管M1、第二NPOS管M2的漏极连接处与可编程芯片的芯片引脚相连接，所述第二反相器N2的输出端与传输门电路的一端相连接，所述传输门电路的另一端与第二反相器N2的输入端相连接，所述可编程芯片内寄存器的数据端口还与第三PMOS管M3的栅极相连接，所述第三PMOS管M3的漏极与地相连接，所述第三PMOS管M3的源极与可编程芯片的芯片引脚相连接。
2.根据权利要求1所述的一种可编程芯片的输出电平兼容电路，其特征在于：所述传输门电路包括对称连接的第四MOS管M4、第五MOS管M5，所述第五MOS管M5的栅极与第二反相器N2的输出端相连接，所述第四MOS管M4的栅极与第二反相器N2的输入端相连接。
3.根据权利要求1所述的一种可编程芯片的输出电平兼容电路，其特征在于：所述电平控制端口为可编程芯片内的电平控制寄存器的输出端，所述数据端口为可编程芯片内的端口数据寄存器的输出端。
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