CN202352661U - 用于集成电路芯片最终测试微调的熔线电路 - Google Patents

Abstract

本实用新型提出一种用于集成电路芯片最终测试微调的熔线电路，包含：至少一电子熔线、与该电子熔线对应的至少一控制开关、以及阻抗元件。其中，电子熔线与对应的控制开关串接于预设接点与接地接点之间；控制开关接收控制讯号，以决定控制开关是否导通，使得预设电流流经对应的电子熔线，并使其熔断，造成熔线电路开路；阻抗元件耦接于控制开关中的基板端与源极端之间，以增加寄生通道阻抗，改善熔线电路的静电放电防护，避免集成电路芯片于最终测试微调时，造成调整错误。

Description

用于集成电路芯片最终测试微调的熔线电路

技术领域

本实用新型涉及一种用于集成电路(integrated circuit，IC)芯片最终测试微调(final test trim，FT-Trim)的熔线电路，特别是指一种利用增加阻抗，以改善熔线电路的静电放电防护，以避免IC芯片于FT-Trim调整错误的用于IC芯片FT-Trim的熔线电路。

背景技术

在现今先进的电子电路系统中，对于IC芯片的各项参数规格要求越来越高，因此如何精准地控制IC的各项参数，就成为相当重要的议题。一般来说，IC芯片在封装的时候，封装材料会对IC芯片产生应力，此应力就有可能使IC的各项参数(包括电压、电流等)产生相当程度的误差，在现有的系统中，因为参数规格要求不高，封装应力产生的误差是可以被忽略的。

由于IC芯片的各项参数规格要求日趋严格，为改善上述因封装造成的误差，FT-Trim是业界一种常用的作法，此作法就是在IC芯片完成封装动作之后，测量其规格上的各项参数值，并观察这些参数值与设计值有多少误差。算出要调整的位数之后，再根据计算结果，熔断特定的熔线，以将误差值抵销，使量测到的参数值可以更接近设计值。而FT-Trim完成之后，基本上IC芯片就不会再经过加工的动作，也不会受到非理想效应的影响，可以确保IC的规格不会再被改变。

图1显示一种典型用于IC芯片FT-Trim的熔线电路10的示意图。如图1所示，熔线电路10包含串联于电源接点Power Pin与接地接点GND之间的电子熔线11与控制开关Q1。控制开关Q1接收控制讯号，以决定控制开关Q1是否导通，使得电源接点Power Pin与接地接点GND间的通道导通，电流流经电子熔线11一段预设时间，并使其熔断，造成熔线电路10开路。

电路中通常也设有静电防护元件，也会串接在电源接点Power Pin与接地接点GND之间，因此会与熔线电路10构成并联电路。静电防护元件的目的是保护电路免受静电损害，但在测试电路是否能耐受静电时，通常会从电源接点Power Pin与接地接点GND分别施加电压，而此时静电防护元件未必能保护熔线电路10。详言之，图2A与2B分别显示包含控制开关Q1与Q2的熔线电路10与20，其差别为控制开关Q1为N型金属氧化物半导体(metal oxide semiconductor，MOS)元件，而控制开关Q2为PMOS元件，搭配静电防护元件15与25的电路示意图。熔线电路10与20分别并联静电防护元件15与25，当电源接点Power Pin接触到正静电压时，静电压会由电源接点Power Pin经由静电防护元件15与25到接地接点GND释放，这种情况一般不会熔断电子熔线11与21；但是，当接地接点GND接触到到正静电压时，静电压可能会由接地接点GND经由控制开关Q1与Q2中的寄生二极管D1与D2到电源接点Power Pin释放，这种情况下，电子熔线11与21就可能会被熔断，造成IC参数有所偏移。

有鉴于以上所述，本实用新型即针对现有技术的不足，提出一种利用增加寄生通道阻抗，以改善熔线电路的静电放电防护，进而避免IC芯片于FT-Trim时造成调整错误的用于IC芯片FT-Trim的熔线电路。

发明内容

本实用新型的目的在于克服现有技术的不足与缺陷，提出一种用于集成电路芯片最终测试微调的熔线电路。

为达上述目的，其中一个观点言，本实用新型提供了一种用于集成电路芯片最终测试微调的熔线电路，包含：至少一电子熔线；与该电子熔线对应的至少一控制开关，其与该电子熔线串接于一接地接点与一预设接点之间，每一控制开关包括：一控制端，接收一控制讯号，以决定该控制开关是否导通，使得一预设电流流经该对应的电子熔线，并使其熔断，造成该熔线电路开路，其中该预设电流自该预设接点流向该接地接点；一源极端与一漏极端，根据该控制讯号，于其间形成一受控通道，以作为该预设电流的通道，其中该受控通道与该电子熔线串接；以及一基板端，与该漏极端间形成一寄生二极管，以阻止该预设电流流入该基板端；以及一阻抗元件，耦接于该基板端与该源极端之间。

在其中一种较佳的实施型态中，该用于集成电路芯片最终测试微调的熔线电路，更包含一二极管，与该电子熔线以及该控制开关串接于该接地接点与该预设接点之间，该二极管具有一顺向端与一逆向端，其中该预设电流自该顺向端流向该逆向端。

在其中一种实施型态中，该用于集成电路芯片最终测试微调的熔线电路，其中该控制开关宜为一NMOS或PMOS元件，具有：一栅极以作为该控制端；一源极以作为该源极端；一漏极以作为该漏极端；以及一主体极以作为该基板端。

前述用于集成电路芯片最终测试微调的熔线电路中，该阻抗元件较佳地包括一硅基板层、一多晶硅层、或一金属层。

前述用于集成电路芯片最终测试微调的熔线电路中，该电子熔线与对应的控制开关数量更佳地皆为多个，且该多个控制开关共同耦接至同一阻抗元件。

在另一种较佳的实施型态中，该用于集成电路芯片最终测试微调的熔线电路，其中该二极管的崩溃电压(breakdown voltage)大于该集成电路芯片的一静电防护电压，其中，该静电防护电压相关于该集成电路芯片所能承受的最大静电压。

在又另一种较佳的实施型态中，该用于集成电路芯片最终测试微调的熔线电路，其中该阻抗元件具有一电阻值，该电阻值大于一电阻设定值，该电阻设定值相关于该集成电路芯片所能承受的最大静电压。

就另一个观点言，本实用新型提供了另一种用于集成电路芯片最终测试微调的熔线电路，包含：至少一电子熔线；与该电子熔线对应的至少一控制开关，其与该电子熔线串接于一接地接点与一预设接点之间，每一控制开关包括：一控制端，接收一控制讯号，以决定该控制开关是否导通，使得一预设电流流经该对应的电子熔线，并使其熔断，造成该熔线电路开路，其中该预设电流自该预设接点流向该接地接点；一源极端与一漏极端，根据该控制讯号，于其间形成一受控通道，以作为该预设电流的通道，其中该受控通道与该电子熔线串接；以及一基板端，与该漏极端间形成一寄生二极管，以阻止该预设电流流入该基板端；以及一二极管，与该电子熔线以及该控制开关串接于该接地接点与该预设接点之间，该二极管具有一顺向端与一逆向端，其中该预设电流自该顺向端流向该逆向端。

下面通过具体实施例详加说明，当更容易了解本实用新型的目的、技术内容、特点及其所达成的功效。

附图说明

图1显示一种典型用于IC芯片FT-Trim的熔线电路10的示意图；

图2A与2B分别显示现有技术包含PMOS与NMOS元件作为控制开关Q1与Q2的熔线电路10与20；

图3显示本实用新型的第一个实施例；

图4显示本实用新型的第二个实施例；

图5所显示本实用新型第三个实施例；

图6显示本实用新型第四个实施例；

图7与图8举例说明现有技术与本实用新型中，控制开关的比较示意图；

图9举例说明本实用新型另一个实施例；

图10-19显示本实用新型的其它多个实施例。

图中符号说明

10，20，30，40，50，60，70，80，90，100，110，120，130，140，150，160熔线电路

11，21，31，41，51，61，71，81，91，101，111，121，131，141，151，161电子熔线

15，25，35，45静电防护元件

A接点

B1，B2基板端

D1-D6寄生二极管

D91，D101，D111，D121，D131，D141，D151，D161二极管

E1第一端

E2第二端

GND接地接点

Power Pin电源接点

R3-R6，Rn电阻

Q1-Q16，Qm，Qn控制开关

具体实施方式

请参阅图3，显示本实用新型的第一个实施例。如图3所示，熔线电路30包含电子熔线31、控制开关Q3、阻抗元件R3。其中，电子熔线31其数量例如为一条但不限于一条，具有第一端E1与第二端E2；第一端E1耦接于预设接点(Predetermined Pin)；预设接点例如但不限于为电源接点Power Pin，亦可以为其它功能接点或专用接点。控制开关Q3与对应的电子熔线31串接于接地接点GND与预设接点之间，其例如但不限于为NMOS元件，耦接于电子熔线31的第二端E2与接地接点GND之间。NMOS元件包括：控制端栅极、源极、漏极、以及本体极B1。其中，控制端栅极接收控制讯号，以决定NMOS元件是否导通，使得预设接点与接地接点GND形成通路，进而使预设电流流经电子熔线31，并使其熔断，造成熔线电路30开路，再利用其它的电路(未示出)来判断电子熔线31是否熔断(或熔线电路30是否开路)，以调整IC的各项参数，其中预设电流自预设接点流向接地接点GND。

控制开关Q3中，源极与漏极根据控制讯号，于其间形成受控通道，受控通道串接于电子熔线的第二端E2与接地接点GND之间，由控制端栅极根据控制讯号所控制，以作为预设电流的通道。受控通道具有漏极端与源极端，漏极端例如但不限于如图所示NMOS元件漏极，与电子熔线31的第二端E2耦接；源极端例如但不限于如图所示NMOS元件源极，与接地接点GND耦接。基板端B1与漏极端间形成寄生二极管D3，以阻止预设电流流入基板端B1。基板端B1例如但不限于为NMOS元件主体(bulk)的接点主体极，而寄生二极管D3具有与基板端B1耦接的正向端以及与漏极端耦接的逆向端，以如图所示NMOS元件为例，寄生二极管D3是指P型主体与N型漏极所形成的二极管。本实用新型提供一阻抗元件R3耦接于基板端B1与源极端之间。

当接地接点GND接触到到正静电压时，静电压放电的路径，除了静电防护元件35之外，可能会由接地接点GND经由阻抗元件R3，再经过控制开关Q3中的寄生二极管D3到预设接点。因此，通过提供适当的阻抗元件R3，在静电压放电时，使得部分压降落在阻抗元件R3上，进而使电流流经电子熔线31时，不足以将其熔断，或是几乎没有电流会流经此寄生通道，以保护电子熔线31，改善熔线电路31的静电放电防护，以避免IC芯片于FT-Trim调整错误。需注意的是，阻抗元件R3的电阻值需大于电阻设定值，电阻设定值相关于IC芯片所能承受的最大静电压。也就是说，需要选择具有足够大电阻值的阻抗元件R3，可使IC芯片所能承受的最大静电压跨接于熔线电路30时，电流流经电子熔线31时，不足以将其熔断。

图4显示本实用新型的第二个实施例。与第一个实施例不同的是，本实施例显示熔线电路40中，控制开关Q4为PMOS元件，如图4所示，相较于图3所示的第一个实施例，控制开关Q4与电子熔线41于预设接点与接地接点GND间的位置相反，控制开关Q4中，受控通道耦接于预设接点与电子熔线41之间，由控制端栅极根据控制讯号所控制，以作为预设电流的通道。受控通道具有源极端与漏极端，源极端例如但不限于如图所示PMOS元件源极，与预设接点耦接；漏极端例如但不限于如图所示PMOS元件漏极，与电子熔线41耦接。基板端B2与漏极端间形成寄生二极管D4，以阻止预设电流流入基板端B2。基板端B2例如但不限于为PMOS元件主体的接点主体极，而寄生二极管D4具有与基板端B2耦接的逆向端以及与漏极端耦接的正向端，以如图所示PMOS元件为例，寄生二极管D4是指N型主体与P型漏极所形成的二极管。阻抗元件R4耦接于基板端B2与源极之间。

图5所显示本实用新型第三个实施例，与本实用新型的第一个实施例相比，本实施例所示熔线电路50中电子熔线51与对应的控制开关Q5数量皆为多个，且多个控制开关Q5共同耦接至同一阻抗元件R5。如此可以节省空间，达到相同的效果，并简化电路的布局，以降低制造成本。

图6显示本实用新型第四个实施例，与本实用新型的第三实施例相比，本实施例所示熔线电路60中电子熔线61与对应的控制开关Q6数量亦皆为多个，且多个控制开关Q6亦共同耦接至同一阻抗元件R6；与第三实施例不同的是，本实施例熔线电路60中，控制开关Q6为PMOS元件。

图7与图8举例说明现有技术与本实用新型中，控制开关的比较示意图，并由此说明本实用新型如何利用增加寄生通道阻抗，以改善熔线电路的静电放电防护。如图7所示，现有技术的控制开关Qm，例如可以为前述实施例中的NMOS元件或PMOS元件。以NMOS元件为例，其具有主体1，并于主体1表面形成栅极2；于主体1表面下，栅极2两侧形成源极3与漏极4；并形成主体极5以作为主体1的电性接点A。现有技术应用于熔线电路时，一般将NMOS元件的源极3与本体极5连接至接地接点GND(接点A)，如图7所示；而本实用新型于源极3与本体极5之间，耦接电阻Rn作为阻抗电路，如图8控制开关Qn所示。如此一来，当接地接点GND(接点A)接触到正静电压时，部分压降落在阻抗元件Rn上，进而使电流流经电子熔线时，不足以将其熔断，或是使得几乎没有电流会流经此寄生通道，以保护电子熔线，改善熔线电路的静电放电防护。

图9举例说明本实用新型另一个实施例，本实施例显示多个控制开关Qn共同耦接至同一阻抗元件Rn的上视示意图。如图9所示，同样以NMOS元件为例，多个源极3电连接至阻抗元件Rn的一侧，阻抗元件Rn例如但不限于如图所示的一个环状结构，其例如可以为硅基板层、多晶硅层、或金属层的其中一种或两种以上的组合，而多个本体极5则电连接至阻抗元件Rn的另一侧，且由多个源极3电连接至阻抗元件Rn的那一侧电连接至接点A(接地接点GND)，这种布局方式，即可作为本实用新型的一种实施例。

图10与图11显示本实用新型的另外两个实施例。如图10所示，熔线电路70中电子熔线71与对应的控制开关Q7，相较于图3所示的第一个实施例，其串接于预设接点与接地接点GND间的相对位置可以互换，并不影响其静电放电防护的改善。相似地，相较于图4所示的第二个实施例，图10所示的熔线电路80中电子熔线81与对应的控制开关Q8，其串接于预设接点与接地接点GND间的相对位置亦可以互换。

图12与图13显示本实用新型的另外两个实施例，在这两个实施例中，显示用于IC芯片FT-Trim的熔线电路90与100分别可更包含二极管D91与D101，其分别与电子熔线91、101以及控制开关Q9、Q10串接于接地接点GND与预设接点之间，二极管D91与D101分别具有顺向端与逆向端，其中预设电流自顺向端流向逆向端。

图14与图15显示本实用新型的又另外两个实施例，在这两个实施例中，显示用于IC芯片FT-Trim的熔线电路110与120中的电子熔线111与121，分别与对应的控制开关Q11与Q12，以及二极管D111与D121，相较于图12与图13所示的两个实施例，其串接于预设接点与接地接点GND间的相对位置可以互换，并不影响其静电放电防护的改善。

需注意的是，图12-15所示的实施例中，二极管D91、D101、D111、与D121的崩溃电压(breakdown voltage)大于其IC芯片的静电防护电压，其中，静电防护电压相关于IC芯片所能承受的最大静电压。也就是说，需适当选择D91、D101、D111、与D121的崩溃电压，使得当接地接点GND接触到正静电压时，可阻止电流流经电子熔线90、101、111、与121，避免将其熔断，以保护电子熔线，改善熔线电路的静电放电防护。

图16-19显示本实用新型另一种用于集成电路芯片最终测试微调的熔线电路的实施例。与前述实施例不同的是，这些实施例用于IC芯片FT-Trim的熔线电路130、140、150与160中，并未于控制开关Q13、Q14、Q15、与Q16的基板端与源极端之间，另外耦接阻抗元件来保护电子熔线；而是利用适当的二极管D131、D141、D151、与D161，与电子熔线131、141、151、与161以及控制开关Q13、Q14、Q15、与Q16串接于接地接点GND与预设接点之间，二极管D131、D141、D151、与D161分别具有顺向端与逆向端，其中预设电流自顺向端流向逆向端，以保护电子熔线，改善熔线电路的静电放电防护。

与之前的实施例相似，图16-19显示的实施例中，二极管D131、D141、D151、与D161的崩溃电压(breakdown voltage)大于其IC芯片的静电防护电压，其中，静电防护电压相关于IC芯片所能承受的最大静电压。也就是说，需适当选择D131、D141、D151、与D161的崩溃电压，使得当接地接点GND接触到正静电压时，可阻止电流流经电子熔线131、141、151、与161，避免将其熔断，以保护电子熔线，改善熔线电路的静电放电防护。

以上已针对较佳实施例来说明本实用新型，只是以上所述，仅为使本领域技术人员易于了解本实用新型的内容，并非用来限定本实用新型的权利范围。在本实用新型的相同精神下，本领域技术人员可以思及各种等效变化。例如，实施例中图标直接连接的两电路或元件间，可插置不影响主要功能的其它电路或元件；又如，控制开关Qm亦可以为PMOS元件，只要将源极3与漏极4，改为源极4与漏极3，且接点A由接地接点GND改为预设接点即可。本实用新型的范围应涵盖上述及其它所有等效变化。

Claims (10)

1.一种用于集成电路芯片最终测试微调的熔线电路，其特征在于，包含：

至少一电子熔线；

与该电子熔线对应的至少一控制开关，其与该电子熔线串接于一接地接点与一预设接点之间，每一控制开关包括：

一控制端，接收一控制讯号，以决定该控制开关是否导通，使得一预设电流流经该对应的电子熔线，并使其熔断，造成该熔线电路开路，其中该预设电流自该预设接点流向该接地接点；

一源极端与一漏极端，根据该控制讯号，于其间形成一受控通道，以作为该预设电流的通道，其中该受控通道与该电子熔线串接；以及

一基板端，与该漏极端间形成一寄生二极管，以阻止该预设电流流入该基板端；以及

一阻抗元件，耦接于该基板端与该源极端之间。

2.如权利要求1所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，还包含一二极管，与该电子熔线以及该控制开关串接于该接地接点与该预设接点之间，该二极管具有一顺向端与一逆向端，其中该预设电流自该顺向端流向该逆向端。

3.如权利要求1所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该控制开关为一N型或P型金属氧化物半导体元件，具有：

一栅极以作为该控制端；

一源极以作为该源极端；

一漏极以作为该源极端；以及

一主体极以作为该基板端。

4.如权利要求3所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该阻抗元件包括一硅基板层、一多晶硅层、或一金属层。

5.如权利要求1所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该电子熔线与对应的控制开关数量皆为多个，且该多个控制开关共同耦接至同一阻抗元件。

6.如权利要求2所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该二极管的崩溃电压大于该集成电路芯片的一静电防护电压，其中，该静电防护电压相关于该集成电路芯片所能承受的最大静电压。

7.如权利要求1所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该阻抗元件具有一电阻值，该电阻值大于一电阻设定值，该电阻设定值相关于该集成电路芯片所能承受的最大静电压。

8.一种用于集成电路芯片最终测试微调的熔线电路，其特征在于，包含：

至少一电子熔线；

与该电子熔线对应的至少一控制开关，其与该电子熔线串接于一接地接点与一预设接点之间，每一控制开关包括：

一控制端，接收一控制讯号，以决定该控制开关是否导通，使得一预设电流流经该对应的电子熔线，并使其熔断，造成该熔线电路开路，其中该预设电流自该预设接点流向该接地接点；

一源极端与一漏极端，根据该控制讯号，于其间形成一受控通道，以作为该预设电流的通道，其中该受控通道与该电子熔线串接；以及

一基板端，与该漏极端间形成一寄生二极管，以阻止该预设电流流入该基板端；以及

一二极管，与该电子熔线以及该控制开关串接于该接地接点与该预设接点之间，该二极管具有一顺向端与一逆向端，其中该预设电流自该顺向端流向该逆向端。

9.如权利要求8所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该控制开关为一N型或P型金属氧化物半导体元件，具有：

一栅极以作为该控制端；

一源极以作为该源极端；

一漏极以作为该源极端；以及

一主体极以作为该基板端。

10.如权利要求8所述的用于集成电路芯片最终测试微调的熔线电路，其特征在于，该二极管的崩溃电压大于该集成电路芯片的一静电防护电压，其中，该静电防护电压相关于该集成电路芯片所能承受的最大静电压。

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