CN205508819U - 用于消除集成电路天线效应的电路及射频功率放大器 - Google Patents

Abstract

本实用新型提供一种用于消除集成电路天线效应的电路，包括第一电阻、第一开关、第二电阻、第二开关和第四电阻，第一开关和第二开关并联，且并联的一端通过第一电阻连接集成电路中待保护的MOS晶体管，并联的另一端接地，第二电阻串接在第一开关的控制端与第一电阻之间，第三电阻串接在第二开关的控制端与地之间，通过第一开关或第二开关的导通来分别消除由金属互连线收集至待保护MOS晶体管的栅极的正、负游离电荷，能够在克服天线效应的同时，不影响集成电路各器件正常工作状态，且电路结构简单、占用芯片面积很小。本实用新型还提供一种射频功率放大器，具有所述电路，器件性能大大提高。

Description

用于消除集成电路天线效应的电路及射频功率放大器

技术领域

本实用新型涉及集成电路设计技术领域，尤其涉及一种用于消除集成电路天线效应的电路及射频功率放大器。

背景技术

在超大规模集成电路的制备过程中，为达到缩小芯片尺寸的目的，通常需大量依赖以等离子电荷为基础的制程，例如高密度等离子体增强化学气相沉积(HDPECVD，HighDensity Plasma Enhanced Deposition)制程、等离子体注入(Plasma Injection)或者等离子体刻蚀(plasma etching)制程，这些以等离子电荷为基础的制程中会产生游离电荷，这些游离电荷会被集成电路芯片的各层金属层吸附和收集。如果积累了电荷的金属层直接连接到MOS器件的栅极上，就会在栅氧化层中形成栅极漏电流(Gate Leakge)，当积累的电荷超过一定数量时，这种栅极漏电流就有可能造成集成电路内MOS器件栅氧化层的击穿(Break Down)，从而使器件甚至整个芯片的可靠性和寿命严重的降低。通常将这种情况称为等离子引起的栅氧化物损伤(Plasma-Induced Ggate Oxide Damage)，或简称为天线效应(Antenna Effect)。一般情况下，芯片发生天线效应的机率由“天线比率”(Antenna Ratio)来衡量。“天线比率”的定义是：构成所谓“天线”的导体(一般是金属)的面积与所相连的栅氧化层面积的比率。随着半导体集成电路制备工艺技术的发展，栅氧化层的尺寸越来越小，金属的层数越来越多，因而发生天线效应的可能性就越大。

为了保证半导体器件的性能，需采取措施解决天线效应。目前在CMOS工艺集成电路中，无论模拟或者数字电路，通常采用以下几种方式克服天线效应：

1、通过版图上布线处理的方式来克服天线效应；例如将过长的金属层连线打断，并经由金属通孔(Via)及上层金属层连接所打断的金属层连线，从而以减弱天线效应；再例如采用调换金属层连线的顺序以减弱天线效应。

2、通过设计放电通路的方式来克服天线效应，例如在栅极上增加二极管放电电路，公开号为CN102569289A的专利申请提供了一种消除天线效应的结构， 用于消除半导体集成电路中的MOS晶体管在制备过程中积累的游离电荷，请参考图1，两种类型的反偏二极管121和122构成了栅极天线效应积累电荷的放电通路，可熔断多晶硅或者金属材质的保险丝120连接MOS晶体管100的栅极G与反偏二极管121和122，由较大面积金属天线效应所积累的静电荷(正电荷或者负电荷)，会经由反偏二极管121和122构成的放电通路流向VDD或者GND，从而保护了MOS晶体管100的栅极氧化层不被击穿而损毁失效；并且当集成电路制备完成后，在保险丝120两端施加脉冲电源来熔断保险丝120，使得反偏二极管121和122与栅极G断开，并不会对电路本身的工作状态产生影响。

然而射频功率放大器(RF PA)，其信号功率和电压幅度往往都很大，上述两种方式均不能很好地解决其天线效应，原因如下：

1、由于射频功率放大器的信号功率和电压幅度往往都很大，通过版图上布线处理的方式来克服大功率器件的天线效应时，在版图(layout)上，不管是在金属层之间设置相应的导电插塞来改变金属层顺序的方案，还是将大面积的金属线打断的方案，都将产生新的相对较大的阻抗，这些阻抗可以给大功率器件带来较大的功率损耗。

2、通过设计放电通路的方式来克服天线效应的关键是：设计的放电通路不能对电路本身正常工作时的功能、性能带来任何影响，而且结构要简单有效，同时面积小。然而大功率器件的信号功率和电压幅度较大，可能会大大超出栅极G的输入信号的电压范围，这将导致放电二极管的PN结不能维持为反向偏置，最终被导通而影响大功率器件的性能甚至功能。同时大功率器件的电路本身相对比较复杂，引入可熔断的保险丝，会增加制造掩膜成本，且大功率器件芯片制备完成后需要电流脉冲逐个熔断保险丝，增加了复杂性及风险。

实用新型内容

本实用新型的目的在于提供一种用于消除集成电路管天线效应的电路及射频功率放大器，能够在克服天线效应的同时，不会影响集成电路各器件正常工作状态，且电路结构简单、占用芯片面积很小。

为解决上述问题，本实用新型提出一种用于消除集成电路天线效应的电路，所述集成电路包括待保护MOS晶体管及与所述待保护MOS晶体管的栅极连接的金属层互连线，所述电路包括：

第一电阻，所述第一电阻的一端连接所述待保护MOS晶体管的栅极；

第一开关，包括第一开关通路以及连接并控制所述第一开关通路通断的第一控制端，所述第一开关通路一端接地、另一端连接所述第一电阻的另一端；

第二电阻，一端连接所述第一控制端，另一端连接所述第一开关通路的另一端；

第二开关，包括第二开关通路以及连接并控制所述第二开关通路通断的第二控制端，所述第二开关通路一端接地、另一端连接所述第一电阻的另一端；

第三电阻，一端连接所述第二控制端，另一端连接所述第二开关通路的另一端。

进一步的，所述第一开关与所述第二开关的选型相同，所述第二电阻与所述第三电阻的选型相同。

进一步的，所述第一开关为NMOS晶体管，其栅极为所述第一控制端，其源极接地，其漏极连接所述第一电阻的另一端并通过所述第二电阻连接其栅极，其源极和漏极之间的通路为所述第一开关通路。

进一步的，所述第一开关为NPN三极管，其基极为所述第一控制端，其发射极接地，其集电极连接所述第一电阻的另一端并通过所述第二电阻连接其基极，其发射极和集电极之间的通路为所述第一开关通路。

进一步的，所述第二开关为NMOS晶体管，其栅极为所述第二控制端，其漏极连接所述第一电阻的另一端，其源极接地并通过所述第三电阻连接其栅极，其源极和漏极之间的通路为所述第二开关通路。

进一步的，所述第二开关为NPN三极管，其基极为所述第二控制端，其集电极连接所述第一电阻的另一端，其发射极接地并通过所述第三电阻连接其基极，其发射极和集电极之间的通路为所述第二开关通路。

进一步的，所述第一电阻、第二电阻和第三电阻中的至少一个为多晶硅电阻。

进一步的，所述第一电阻的阻值大于等于所述第二电阻和所述第三电阻的阻值之和。

进一步的，所述第一电阻的阻值大于20K欧姆。

进一步的，所述第二电阻的阻值大于10K欧姆。

进一步的，所述第三电阻的阻值大于10K欧姆。

进一步的，所述第一电阻的阻值为50千欧姆，所述第二电阻的阻值为20千欧姆，所述第三电阻的阻值为20千欧姆。

本实用新型还提供一种射频功率放大器，包括待保护的功率MOS晶体管以及上述之一的电路，所述电路连接所述功率MOS晶体管的栅极。

进一步的，所述射频功率放大器还包括连接功率MOS晶体管栅极的匹配网络电路以及连接匹配网络电路的射频天线，所述匹配网络电路与所述电路并联。

与现有技术相比，本实用新型的技术方案具有以下技术效果：

1、所述电路主要采用三个高阻值电阻以及两个开关来形成，电路结构简单，易于实现，占用芯片面积很小；

2、所述电路设置在集成电路的待保护MOS晶体管处，一端连接MOS晶体管的栅极，一端接地，从而不会影响集成电路各器件正常工作状态；

3、所述电路中，第一开关的第一控制端的连接方式和第二开关的第二控制端的连接方式恰好相反，使得集成电路中的待保护MOS晶体管的栅极上累积的正电荷能够导通第一开关的第一开关通路而释放，累积的负电荷能够导通第二开关的第二开关通路而释放，从而能够很好地消除天线效应，保护所述待保护的MOS晶体管；

4、所述电路中，第一电阻连接在待保护MOS晶体管和第一开关、第二开关之间，在集成电路正常工作时，能够对待保护MOS晶体管的栅极上通过的射频信号产生高阻效应，从而消除第一开关通路和第二开关通路对射频信号的影响；

5、所述电路中，第二电阻和第三电阻可以分别消除第一开关和第二开关中的寄生电容对射频信号的影响。

附图说明

图1是现有技术中一种消除集成电路天线效应的电路结构示意图；

图2A至2B是本实用新型具体实施例的电路的结构示意图；

图3是本实用新型具体实施例的射频功率放大器的结构示意图。

具体实施方式

本实用新型的核心思想在于提供一种用于消除集成电路天线效应的电路，所述电路包括第一电阻、第一开关、第二电阻、第二开关和第四电阻，第一开关和第二开关并联，且并联的一端通过第一电阻连接集成电路中待保护的MOS晶体管，并联的另一端接地，第二电阻串接在第一开关的控制端与第一电阻之间，第三电阻串接在第二开关的控制端与地之间，通过第一开关或第二开关的导通来分别消除由金属互连线收集至待保护MOS晶体管的栅极的正、负游离电荷。

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2A和2B，本实用新型提出一种用于消除集成电路天线效应的电路，所述电路包括第一电阻220、第一开关230、第二电阻240、第二开关250和第四电阻260，该电路适用的集成电路包括待保护MOS晶体管200及与所述待保护MOS晶体管200的栅极连接的金属层互连线210，金属互连线210通常为多层结构，主要由多层金属及连接金属层之间的导电插塞(via结构)组成，该电路主要是用于消除由金属互连线210收集至待保护MOS晶体管200的栅极的游离电荷。

其中，第一开关230包括第一开关通路231以及连接并控制所述第一开关通路231通断的第一控制端232，第二开关250包括第二开关通路251以及连接并控制所述第二开关通路251通断的第二控制端252，第一开关通路231和第二开关通路252并联，并联的一端连接第一电阻220的第二端222，另一端接地，即第一电阻220的第一端221通过金属层互连线210连接待保护MOS晶体管200栅极，第一电阻220的第二端222连接并第一开关通路231的第二端2312以及第二开关通路251的第二端2512，第一开关通路231的第二端2311和第二开关通路251的第一端2511均接地，由此不会影响集成电路各器件正常工作状态。

第二电阻240和第三电阻260的接入方式相反。第二电阻240串接在第一开关230的第一控制端232以及第一开关通路231的第二端2312之间，即第二电阻240的第一端241连接第一开关230的第一控制端232，第二端连接第一开关230的第一开关通路231的第二端2312。第三电阻260串接在第二开关250的第二控制端252以及第二开关通路251的第一端2511之间，即第三电阻260 的第一端261连接第二开关250的第二控制端252，第二端连接第二开关250的第二开关通路251的第一端2511。优选的，第一电阻220的阻值大于等于第二电阻240和第三电阻260的阻值之和。

该电路的工作原理如下：

当待保护MOS晶体管200的栅极201上累积的静电电压VG1>第一开关230的第一开关通路231导通所需的电压Vthn时，由于第一开关通路231的第二端2312与第一控制端232连接，所以集成电路工艺制造过程中在待保护MOS晶体管200的栅极201上积累的正静电荷产生的正电压，将打开第一开关通路231，并通过第一开关通路231的第一端2311释放至地(GND)，从而保护待保护MOS晶体管200的栅极201，消除了金属互连线210收集正电荷带来的天线效应；

当待保护MOS晶体管200的栅极201上累积的静电电压VG1小于第二开关250的第二开关通路251导通所需的电压-Vthn时，由于第二开关通路251的第一端2512与第二控制端252连接，所以集成电路工艺制造过程中在待保护MOS晶体管200的栅极201上积累的负静电荷产生的负电压，将打开第二开关通路251，并通过第二开关通路251的第一端2511释放至地(GND)，从而保护待保护MOS晶体管200的栅极201，消除了金属互连线210收集负电荷带来的天线效应；

第一电阻R1可采用高阻值多晶硅电阻，阻值一般大于20千欧姆，用于正常工作时对待保护MOS晶体管200上通过的射频信号产生高阻效应，消除第一开关通路231和第二开关通路251对射频信号的影响；

第二电阻R2、第三电阻R3可采用高阻值多晶硅电阻，阻值一般大于10千欧姆，分别用于消除第一开关230的寄生电容、第二开关250的寄生电容对射频信号的影响。

优选的，第一开关230与第二开关250的器件选型相同，第二电阻240与第三电阻260的器件选型相同，以使得无论在待保护MOS晶体管200的栅极201处累积的电荷是正电荷还是负电荷，本实用新型的技术方案对该待保护MOS晶体管200的保护作用是相一致的。例如，第一开关230和第二开关250为完全相同的两只NMOS晶体管、NPN三极管或三端双向可控硅开关，第二电阻240和第三电阻260为完全相同的两只高阻值多晶硅电阻。

请参考图2A，当第一开关230和第二开关250均为NMOS晶体管时，第一开关230的栅极为上述的第一控制端232，源极(即第一开关通路的第一端2311)接地，漏极(即第一开关通路的第二端2312)连接第一电阻220的第二端222，并通过所述第二电阻220连接其栅极，第一开关230的源极和漏极之间的通路为所述第一开关通路231；第二开关250的栅极为上述的第二控制端252，漏极(即第二开关通路的第二端2512)连接所述第一电阻220的第二端222，源极(即第二开关通路的第一端2511)接地，并通过所述第三电阻260连接其栅极，第二开关250的源极和漏极之间的通路为所述第二开关通路251。本实施例中，第一电阻220可以采用阻值大于20千欧姆的高阻值多晶硅电阻，例如是50千欧姆，其限制可以使第一开关通路231或第二开关通路251导通时的放点电流比较小，此时第一开关230和第二开关250可以选择宽长取值非常小的NMOS晶体管型号，例如选取的NMOS晶体管的宽为1.2微米，长为0.2微米，以节省芯片占用面积；第二电阻240和第三电阻260可以采用阻值大于等于10千欧姆的高阻值多晶硅电阻，例如均为15千欧姆。本实施例中对第一电阻、第二电阻以及第三电阻的精度要求很低，所以可以采用最小的电阻宽度，以最大化的节省芯片占用面积。该电路的具体工作原理如下：

第一开关230的栅极与漏极接在一起，当待保护MOS晶体管200的栅极201VG1>第一开关230的阈值电压Vthn时，集成电路工艺制造过程中积累正静电荷产生的正电压将打开第一开关230进行释放，以保护待保护MOS晶体管200；

第二开关250的栅极与源极接在一起；当待保护MOS晶体管200的栅极201VG1<第二开关250的阈值电压Vthn的负值(即-Vthn)时，集成电路工艺制造过程中积累负静电荷产生的负电压将打开第二开关250进行释放，以保护待保护MOS晶体管200。

请参考图2B，当第一开关230和第二开关250均为NPN三极管时，第一开关230的基极为所述第一控制端232，发射极接地，集电极连接所述第一电阻220的第二端222，并通过所述第二电阻240连接其基极，第一开关230的发射极和集电极之间的通路为第一开关通路231；第二开关250的基极为所述第二控制端252，集电极连接所述第一电阻220的第二端222，发射极接地并通过所述第三电阻260连接其基极，第二开关250的发射极和集电极之间的通路为第二开关通路251。该电路的工作原理同图2A所示的电路的工作原理基本一致，在 此不再赘述。优选的，所述第一开关的宽度和长度均小于0.13微米，所述第二开关的宽度和长度均小于0.13微米。

请参考图3，本实用新型还提供一种射频功率放大器，包括一待保护的功率MOS晶体管30、图2A或图2B所示的电路31、以及匹配网络电路32、射频天线33。其中，所述功率MOS晶体管30即待消除天线效应的MOS晶体管，实质上是图2A至2B中的待保护MOS晶体管200，功率MOS晶体管30的栅极通常连接金属层互连线300(相当于图2A和2B中的金属互连线210)，金属层互连线300通常也为多层结构，主要由多层金属及连接金属层之间的导电插塞(via结构)组成。电路31连接该功率MOS晶体管30的栅极，可以由金属互连线300收集至功率MOS晶体管30的栅极的游离电荷，即消除该功率MOS晶体管30的天线效应；所述射频天线33用于接收或者发射射频信号；所述匹配网络电路32连接所述功率MOS晶体管30的栅极以及射频天线33，并与电路31并联，用于在功率MOS晶体管30与射频天线33之间引入某种阻抗变换机制，可以在特定频率范围内进行频率响应补偿，实现在预期频率范围内达到最优化的信号传输效率，匹配网络电路32通常选取电容、电阻以及电感中的一种或两种组成，例如电感电容组成的LC电路或者电阻和电容组成的RC电路等等。

综上所述，本实用新型提供的电路，能在MOS晶体管器件进行等离子体加工时，确保MOS晶体管栅极的电荷被完全导走，避免累积电荷对MOS晶体管的栅氧化层造成损伤。本实用新型提供的射频功率放大器，其功率MOS晶体管栅极连接该电路后，器件性能大大提高。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (12)

1.一种用于消除集成电路天线效应的电路，所述集成电路包括待保护MOS晶体管及与所述待保护MOS晶体管的栅极连接的金属层互连线，其特征在于，所述用于消除集成电路天线效应的电路包括：

第一电阻，所述第一电阻的一端连接所述待保护MOS晶体管的栅极；

第一开关，包括第一开关通路以及连接并控制所述第一开关通路通断的第一控制端，所述第一开关通路一端接地、另一端连接所述第一电阻的另一端；

第二电阻，一端连接所述第一控制端，另一端连接所述第一开关通路的另一端；

第二开关，包括第二开关通路以及连接并控制所述第二开关通路通断的第二控制端，所述第二开关通路一端接地、另一端连接所述第一电阻的另一端；

第三电阻，一端连接所述第二控制端，另一端连接所述第二开关通路的另一端。

2.如权利要求1所述的电路，其特征在于，所述第一开关与所述第二开关的选型相同，所述第二电阻与所述第三电阻的选型相同。

3.如权利要求1所述的电路，其特征在于，所述第一开关为NMOS晶体管时，其栅极为所述第一控制端，其源极接地，其漏极连接所述第一电阻的另一端并通过所述第二电阻连接其栅极，其源极和漏极之间的通路为所述第一开关通路。

4.如权利要求1所述的电路，其特征在于，所述第一开关为NPN三极管，其基极为所述第一控制端，其发射极接地，其集电极连接所述第一电阻的另一端并通过所述第二电阻连接其基极，其发射极和集电极之间的通路为所述第一开关通路。

5.如权利要求1所述的电路，其特征在于，所述第二开关为NMOS晶体管时，其栅极为所述第二控制端，其漏极连接所述第一电阻的另一端，其源极接地并通过所述第三电阻连接其栅极，其源极和漏极之间的通路为所述第二开关通路。

6.如权利要求1所述的电路，其特征在于，所述第二开关为NPN三极管时，其基极为所述第二控制端，其集电极连接所述第一电阻的另一端，其发射极接地并通过所述第三电阻连接其基极，其发射极和集电极之间的通路为所述第二开关通路。

7.如权利要求1所述的电路，其特征在于，所述第一电阻、第二电阻和第三电阻中的至少一个为多晶硅电阻。

8.如权利要求1所述的电路，其特征在于，所述第一电阻的阻值大于等于所述第二电阻与所述第三电阻的阻值之和。

9.如权利要求1或8所述的电路，其特征在于，所述第一电阻的阻值大于等于20千欧姆，所述第二电阻的阻值大于等于10千欧姆，所述第三电阻的阻值大于等于10千欧姆。

10.如权利要求9所述的电路，其特征在于，所述第一电阻的阻值为50千欧姆，所述第二电阻的阻值为20千欧姆，所述第三电阻的阻值为20千欧姆。

11.一种射频功率放大器，其特征在于，包括待保护的功率MOS晶体管以及权利要求1至10中任一项所述的电路，所述电路连接所述功率MOS晶体管的栅极。

12.如权利要求11所述的射频功率放大器，其特征在于，所述射频功率放大器还包括连接功率MOS晶体管栅极的匹配网络电路以及连接匹配网络电路的射频天线，所述匹配网络电路与所述电路并联。