CN109756222A - 一种电平转换电路以及芯片系统 - Google Patents

Abstract

本申请实施例公开了一种电平转换电路，包括：四个N型金属氧化物半导体NMOS管，两个P型金属氧化物半导体PMOS管以及至少两个反相器，第一NMOS管与第二NMOS管的源极都与电源负极或地线连接，第一NMOS管漏极与第三NMOS管栅极连接，第一NMOS管栅极与第三NMOS管源极连接；第二NMOS管栅极与第四NMOS管源极连接，第二NMOS管漏极与第四NMOS管栅极连接；第一PMOS管与第二PMOS管的源极都与第一电源，即输出目标高电平的电源连接，第一PMOS管栅极与第四NMOS管栅极连接，第一PMOS管漏极与第三NMOS管漏极连接；第二PMOS管的栅极与第三NMOS管的栅极连接，第二PMOS管漏极与第四NMOS管的漏极连接；第一反相器输入端与第二NMOS管漏极连接，第一反相器输出目标输出信号，该目标输出信号的高电平为目标高电平。

Description

一种电平转换电路以及芯片系统

技术领域

本申请涉及电路领域，特别涉及一种电平转换电路以及芯片系统。

背景技术

在电子设备内中的各种电路，例如芯片电路中，时常用到不同的电压域，信号电压也随着电压域的不同需要转换为适应的电压，以进行信号或数据的传输。在电压转换中，通常需要用到由低压转高压的电平转换电路，即将输入信号的高电平转换为目标高电平输出。

现有方案提供两种不同的由低压转高压的电平转换电路，现有方案一包括两个N型金属氧化物半导体(negative channel metal oxidesemiconductor，NMOS)管、以及两个P型金属氧化物半导体(positive channelmetal oxide semiconductor，PMOS)管以及反相器，其中，两个NMOS管的源极与地线连接，漏极除了分别与PMOS管的漏极连接，同时还分别与相对的PMOS管的栅极连接，两个PMOS管的源极与电压为目标高电平的电源连接，将输入的高电平转换为目标高电平。现有方案二包括，两个NMOS管、四个PMOS管以及反相器，其中，两个NMOS管的源极与地线连接，漏极与栅极除了分别与其中两个PMOS管的漏极与栅极连接，该两个NMOS管的漏极还分别与该四个PMOS管中除该其中两个PMOS管外的其他两个PMOS管连接，该其他两个PMOS管的源极与电压为目标高电平的电源连接，将输入信号的高电平转换为目标高电平。

占空比是指在一个脉冲循环内，通电时间占一个脉冲周期总时间所占的比例。但在现有技术中，目标输出信号的占空比失真严重，若输入信号的占空比为50％，目标输出信号的占空比与50％相差较大，例如，目标输出信号的占空比将达到60％或65％等，无法满足对50％占空比的需求。

发明内容

本申请实施例提供了一种电平转换电路以及芯片系统，用于对输入信号进行电平转换，将输入信号的高电平转换为目标高电平并输出，且目标输出信号的占空比更接近输入信号的占空比。

本申请第一方面提供一种电平转换电路，可以包括：第一NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第一PMOS管，第二PMOS管，第一反相器，以及第二反相器，其中：

所述第一NMOS管与所述第二NMOS管的源极都与电源负极或地线连接，所述第一NMOS管的漏极与所述第三NMOS管的栅极连接，所述第一NMOS管的栅极与所述第三NMOS管的源极或漏极中的任意一个连接；

所述第二NMOS管的栅极与所述第四NMOS管的源极或漏极中的任意一个连接，所述第二NMOS管的漏极与所述第四NMOS管的栅极连接；

所述第一PMOS管与第二PMOS管的源极与第一电源连接，所述第一电源的输出为目标高电平，所述第一PMOS管的栅极与所述第四NMOS管的栅极连接，当所述第一NMOS管的栅极与所述第三NMOS管的源极连接，则所述第一PMOS管的漏极与所述第三NMOS管的漏极连接，当所述第一NMOS管的栅极与所述第三NMOS管的漏极连接，则所述第一PMOS管的漏极与所述第三NMOS管的源极连接；

所述第二PMOS管的栅极与所述第三NMOS管的栅极连接，当所述第二NMOS管的栅极与所述第四NMOS管的源极连接，则所述第二PMOS管的漏极与所述第四NMOS管的栅极连接，当所述第二NMOS管的栅极与所述第四NMOS管的漏极连接，则所述第二PMOS管的漏极与所述第四NMOS管的栅极连接；

所述第一反相器的输入端与所述第二NMOS管的漏极连接，所述第一反相器的输出为目标输出信号，所述第一反相器与所述第一电源以及地线连接；

所述第二反相器的输入端与输入电源连接，所述第二反相器的输出端与所述第一NMOS管的栅极连接，所述第二反相器与第二电源以及地线连接，所述第二电源的输出为待转换电平。

可选地，在一些可能的设计中，所述电平转换电路还包括：第三反相器；

所述第三反相器的输入端与所述第二反相器的输出的连接，所述第三反相器的输出端与所述第二NMOS管的栅极连接，所述第三反相器与所述第二电源以及地线连接。

可选地，在一些可能的设计中，

当所述第二反相器的输入端的输入的所述待转换电平为逻辑1的待转换高电平时，所述第一NMOS截止，所述第二NMOS导通，所述第三NMOS导通，所述第四NMOS截止，所述第一PMOS导通，所述第二PMOS截止，所述第一反相器输出目标高电平。

可选地，在一些可能的设计中，

当所述第二反相器的输入端的输入的所述待转换电平为逻辑0的低电平时，所述第一NMOS导通，所述第二NMOS截止，所述第三NMOS截止，所述第四NMOS导通，所述第一PMOS截止，所述第二PMOS导通，所述第一反相器输出低电平。

可选地，在一些可能的设计中，

所述第一NMOS管与所述第二NMOS管的沟道宽度比例为0.8-1.2之间任一比例，所述第一NMOS管的沟道宽度与所述第一PMOS管的沟道宽度为3.2-4.8之间任一比例，所述第二NMOS管的沟道宽度与所述第二PMOS管的沟道宽度为3.2-4.8之间任一比例。

可选地，在一些可能的设计中，

所述第一NMOS管与所述第二NMOS管的沟道宽度比例为1：1，所述第一NMOS管的沟道宽度与所述第一PMOS管的沟道宽度为4:1，所述第二NMOS管的沟道宽度与所述第二PMOS管的沟道宽度为4:1。

本申请第二方面提供一种芯片系统，其特征在于，包括：应用于终端设备中，该芯片系统包括至少一个处理器和通信接口，还可以包括电平转换电路；

该通信接口，和该至少一个处理器通过线路互联，电平转换电路为本申请第一方面以及任一实施方式中的电平转换电路，该电平转换电路包括本申请第一方面以及任一实施方式中包括的元件。

附图说明

图1为现有方案中的一种电平转换电路的示意图；

图2为现有方案中的另一种电平转换电路的示意图；

图3为本申请实施例中的一种输入与输出信号的波形示意图；

图4为本申请实施例中的一种电平转换电路的示意图。

具体实施方式

为解决现有技术中将输入信号通过电平转换电路转换为目标输出信号时，目标输出信号的占空比失真严重的问题，本申请实施例提供了一种电平转换电路以及芯片系统，用于对输入信号进行电平转换，将输入信号的高电平转换为目标高电平并输出，且目标输出信号的占空比更接近输入信号的占空比。

现有方案一的一种电平转换电路可以如图1所示，其中，N1与N2为NMOS，P1与P2为PMOS，C1、C2以及C3为反相器，连接方式如图所示，包括：

需要说明的是，N1即为第一NMOS，N2即为第二NMOS，P1即为第一PMOS，P2即为第二PMOS，C1即为第一反相器，C2即为第二反相器，C3即为第三反相器。

C2的输入端输入待转换的输入信号，该待转换的信号的高电平为V_L，C2的输出端与C3的输入端连接，同时C2接入待转换的高电平V_L，C3还接入地线或电源负极，C2的输出端还与N1的栅极连接；

C3的输出端与N2的栅极连接，同时C3接入电压为待转换的高电平V_L的电源，C3还接入地线或电源负极；

N1的漏极与P1的漏极以及P2的栅极连接，N1的源极与地线或电源负极连接；

N2的漏极与P2的漏极以及P1的栅极连接，N2的源极与地线或电源负极连接，N2的漏极还与C1的输入端连接；

P1的源极与V_H连接，V_H为电源正极，即V_H的输出电平为转换的目标高电平；

P2的源极与V_H连接；

C1接入电源高电平V_H以及地线或电源负，C1的输出端输出低电平或转换之后的目标高电平。

其中，当输入信号I为逻辑为‘1’的V_L时，C2的输出电压为0，C3的输出电压为V_L，N1的栅极电压为0，N1处于截止状态，N2的栅极电压为V_L，N2处于导通状态，B点的电压为0，P1的栅极电压为0，P1处于导通状态，A点的电压为V_H，即P2的栅极电压为V_H，P2处于截止状态，其中B点的电压经C1后输出为V_H；

当输入信号I为逻辑为‘0’的0时，C2的输出电压为V_L，C3的输出电压为0，N1的栅极电压为V_L，N1处于导通状态，N2的栅极为0，N2处于截止状态，A点的电压为0，即P2的栅极电压为0，P1的漏极电压为0，P2处于导通状态，B点的电压为V_H，即P1的栅极为V_H，P1处于截止状态，B点的电压V_H经过C1后输出为0。

现有方案二中另一种电平转换电路可以如图2所示，其中，N1与N2为NMOS，P1、P2、P3以及P4为PMOS，C1、C2以及C3为反相器，连接方式如图2所示，包括：

需要说明的是，本申请实施例中的N1即为第一NMOS，N2即为第二NMOS，P1即为第一PMOS，P2即为第二PMOS，P3即为第三PMOS，P4即为第四PMOS，C1即为第一反相器，C2即为第二反相器，C3即为第三反相器。

C2的输入端输入待转换的输入信号，C2的输出端与C3的输入端连接，同时C2接入待转换的电平V_L以及地线，C2的输出端还与N1的栅极连接；

C3的输出端与N2的栅极连接，同时C3接入待转换的电平V_L以及地线或电源负极；

N1的漏极与P3的漏极以及P2的栅极连接，N1的源极与地线或电源负极连接，N1的栅极还与P3的栅极连接；

N2的漏极与P4的漏极以及P1的栅极连接，N2的源极与地线或电源负极连接，N2的漏极还与C1的输入端连接，N2的栅极还与P4的栅极连接；

P1的源极与V_H连接，V_H为电源正，即V_H的输出电平为转换的目标高电平，P1的漏极与P3的源极连接；

P2的源极与V_H连接，P2的漏极与P4的源极连接；

C1接入电源高电平V_H以及地线或电源负极，C1的输出端输出低电平或转换之后的目标高电平。

其中，当输入信号I为逻辑为‘1’的V_L时，C2的输出电压为0，C3的输出电压为V_L，N1的栅极电压为0，N1处于截止状态，N2的栅极电压为V_L，N2处于导通状态，P3的栅极电压为0，P3处于导通状态，P4的栅极电压为V_L，P4处于截止状态，B点的电压为0，P1的栅极电压为0，P1处于导通状态，A点的电压为V_H，即P2的栅极电压为V_H，P2处于截止状态，其中B点的电压经C1后输出为V_H；

当输入信号I为逻辑为‘0’的0时，C2的输出电压为V_L，C3的输出电压为0，N1的栅极电压为V_L，N1处于导通状态，N2的栅极为0，N2处于截止状态，P3的栅极电压为V_L，P3处于截止状态，P4的栅极电压为0，P4处于导通状态，A点的电压为0，即P2的栅极电压为0，P1的漏极电压为0，P2处于导通状态，B点的电压为V_H，即P1的栅极为V_H，P1处于截止状态，B点的电压V_H经过C1后输出为0。

前述两种方案中电平转换电路都能实现将输入信号的高电平转换为目标高电平，但输出信号相比输入信号都出现不同程度的占空比偏差的现象，例如，以28nm工艺，C2以及C3中的NMOS管和PMOS管为0.9V器件，N1、N2、N3、N4、P1以及P2为1.8V器件，工艺角的类型TT(Typical model)、FF(FastNMOS Fast PMOS model)以及SS(Slow NMOS Slow PMOS model)为例，输入信号的频率为2.5GHz，占空比为50％，现有方案一与现有方案二的目标输出信号的占空比仿真结果可以如表1所示：

表1

其中，可以看出现有方案一与现有方案二的目标输出信号的占空比与50％偏差较大，现有方案一在SS角温度为-40℃时出现转换失败的情况，且现有方案二中，不同工艺角目标输出信号的占空比波动较大，即电平转换电路在不同的工艺角的目标输出信号的占空比波动较大。例如，在TT角时，现有方案一目标输出信号的占空比为53.6％，现有方案二的占空比为60.7％，分别与50％相差了3.6％以及10.7％，无法满足占空比50％的设计需求。

在电路的信号传输中，由于电路的阻抗，或元件的反应速度等，从电路的输入到输出之间存在延迟，如图3所示，输入信号与输出信号的波形图，其中，输入信号的上升沿与输出信号的上升沿之间的时间差值Tdr为上升的延迟，输入信号的下降沿与输出信号的下降沿之间的时间差值Tdf为下降的延迟。

进一步地，例如，现有方案一与现有方案二的传输延迟可以如表2所示，其中，延迟的单位为皮秒(picosecond，ps)。

表2

其中，现有方案一中上升的延迟与下降的延迟之间偏差较大，无法保持近似，现有方案二中上升的延迟与下降的延迟之间偏差较现有方案一更大，例如，在TT角时，现有方案一中上升的延迟为57.1ps，下降的延迟为67.6ps，上升与下降之间的差值为10.1ps，现有方案二中上升的延迟为47.1ps，下降的延迟为85.2ps，差值为38.1ps，因上升与下降的延迟偏差较大，导致输出波形占空比的改变，例如，在同一波形周期内，上升时延迟10％，下降时延迟20％，下降延迟比上升延迟慢10％，将导致高电平在周期内所占的比例提高，因此延迟的偏差可导致占空比的偏差。

前述对现有技术中的由低电平转换为高电平的转换电路进行了说明，下面对本申请实施例提供的电平转换电路进行详细阐述，请参阅图4，本申请实施例中电平转换电路示意图。

其中，N1、N2、N3以及N4为NMOS，P1与P2为PMOS，C1、C2以及C3为反相器，连接方式如图所示，包括：

需要说明的是，本申请实施例中的N1即为第一NMOS，N2即为第二NMOS，N3即为第三NMOS，N4即为第四NMOS，P1即为第一PMOS，P2即为第二PMOS，C1即为第一反相器，C2即为第二反相器，C3即为第三反相器。

C2的输入端输入待转换的输入信号，C2的输出端与C3的输入端连接，同时C2接入待转换的高电平V_L以及电源负极或地线，C2的输出端还与N1的栅极连接；

C3的输出端与N2的栅极连接，同时C3接入待转换的高电平V_L以及地线或电源负；

需要说明的是，在本申请实施例中，C3为可选的元件，若不存在C3，则N2的栅极可以与直接接入待转换的输入信号。应理解，增加C3后，N2栅极接入的信号可通过C3进行调节，在实际设计中可以通过设计需求调节。

N1的漏极与P1的漏极、P2的栅极以及N3的栅极连接，N1的源极与地线或电源负连接，N1的栅极还与N3的源极或漏极连接；

N2的漏极与P2的漏极、P1的栅极以及N4的栅极连接，N2的源极与地线或电源负连接，N2的漏极还与C1的输入端连接，N2的栅极还与N4的源极或漏极连接；

P1的源极与V_H连接，V_H为电源正，即V_H的输出电平为转换的目标高电平，P1的栅极还与N3的源极或漏极连接；

需要说明的是，若N1的栅极与N3的漏极连接，则P1的栅极与N3的源极连接，若N1的栅极与N3的源极连接，则P1的栅极与N3的漏极连接，具体此处不作限定。

P2的源极与V_H连接，P2的栅极还与N4的源极或漏极连接；

需要说明的是，若N2的栅极与N4的漏极连接，则P2的栅极与N4的源极连接，若N2的栅极与N4的源极连接，则P2的栅极与N4的漏极连接，具体此处不作限定。

C1接入电源高电平V_H以及地线或电源负，C1的输出端输出低电平或转换之后的目标高电平。

例如，输入高电平为V_L，输入低电平为0，目标高电平为V_H，当输入信号I为逻辑为‘1’的V_L时，C2的输出电压为0，C3的输出电压为V_L，N1的栅极电压为0，N1处于截止状态，N3的栅极为高电压V_H，N3导通，N3可加强P1栅极的导通，也加强了A点的电压V_H，以及B点的电压0，N2的栅极电压为V_L，N2处于导通状态，N4的栅极为0，N4处于截止状态，P1的栅极电压为0，P1处于导通状态，A点的电压为V_H，即P2的栅极电压为V_H，P2处于截止状态，其中B点的电压0经C1后输出为V_H；

当输入信号I为逻辑为‘0’的0时，C2的输出电压为V_L，C3的输出电压为0，N1的栅极电压为V_L，N1处于导通状态，A点的电压为0，即N3的栅极为0以及P2的栅极电压0，N3处于截止状态，N2的栅极为0，N2处于截止状态，即N4的栅极为V_H，N4处于导通状态，N4通过输入的II信号为0加强了P2的栅极电压0，P1的漏极电压为0，P2处于导通状态，B点的电压为V_H，即P1的栅极为V_H，P1处于截止状态，B点的电压V_H经过C1后输出为0，实现了逻辑0的传递。

在本申请实施例的电平转换电路中，添加了NMOS管N3以及N4，为进一步考虑到实际设计需求，可对NMOS管以及PMOS管的大小进行调节，P1、P2、N1、N2、N3以及N4的沟道长度一致，N1与N2的沟道宽度比例可为0.8-1.2中任一比例，N1与P1的沟道宽度比例可以为3.2-4.8中任一比例，N2与P2的沟道宽度比例可以为3.2-4.8中任一比例，例如，P1、P2、N1、N2、N3以及N4的沟道长度一致，N1与N2的沟道宽度比例为1:1，N1与P1的沟道宽度比例为4:1，N2与P2的沟道宽度比例为4:1，而N3以及N4作为反馈部分，考虑到实际设计对电路面积最小化的需求，N3与N4可以采用较小的沟道宽度。

在本申请实施例中，通过添加反馈电路，即图4中所示N3以及N4，实现了对图4所示的A点以及B点的反馈加强，加快了信号的传输速度，使输入到输出的延迟偏差更小，减少目标输出信号与输入信号之间的占空比偏差，例如，当输入50％的方波时，目标输出信号的占空比不易发生偏离，更接近50％。

实际仿真结果具体可以是，以28nm工艺，C2以及C3中的NMOS管和PMOS管为0.9V器件，N1、N2、N3、N4、P1以及P2为1.8V器件，工艺角的类型TT、FF以及SS为例，输入信号的频率为2.5GHz，占空比为50％，本申请实施例与现有方案一以及现有方案二的输出信号的占空比对比如表3所示：

表3

其中，本申请方案的占空比结果为本申请实施例提供的方案的目标输出信号的占空比，在上述表3中的仿真结果中，以TT角的结果为例，本申请方案的目标输出信号的占空比为50.4％，现有方案一的目标输出信号的占空比为53.6％，现有方案二的目标输出信号的占空比为60.7％，本申请方案的输出信号的占空比相比现有方案一以及现有方案二的目标输出信号的占空比更接近50％，在SS角的-40℃中，本申请方案的输出占空比为50.3％，现有方案一为翻转失败，因此无法测试占空比，现有方案二的输出信号的占空比为61.2％，以此为例，本申请实施例提供的方案比现有方案一以及现有方案二的目标输出信号的占空比更接近50％。

进一步地，本申请方案与现有方案一以及现有方案二的输出延迟对比如表4所示：

表4

其中，以TT角为例，本申请方案的上升的延迟59.5ps与下降的延迟61.0ps的偏差为1.5ps，现有方案一的上升延迟57.1ps与下降延迟67.6ps的偏差为10.5ps，现有方案二的上升延迟47.1ps与下降延迟85.2ps的偏差为38.1ps，本申请方案中的偏差结果低于现有方案一以及现有方案二的偏差结果，进一步地，本申请实施例提供的方案中的电平转换电路，对信号的上升沿以及下降沿的延迟偏差较小，因此，可以使目标输出信号保持输入信号的占空比，减少目标输出信号的占空比的失真。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (7)

1.一种电平转换电路，其特征在于，包括：第一N型金属氧化物半导体NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第一P型金属氧化物半导体PMOS管，第二PMOS管，第一反相器，以及第二反相器，其中：

所述第一NMOS管与所述第二NMOS管的源极都与电源负极或地线连接，所述第一NMOS管的漏极与所述第三NMOS管的栅极连接，所述第一NMOS管的栅极与所述第三NMOS管的源极或漏极中的任意一个连接；

所述第二NMOS管的栅极与所述第四NMOS管的源极或漏极中的任意一个连接，所述第二NMOS管的漏极与所述第四NMOS管的栅极连接；

所述第一PMOS管与第二PMOS管的源极与第一电源连接，所述第一电源的输出为目标高电平，所述第一PMOS管的栅极与所述第四NMOS管的栅极连接，若所述第一NMOS管的栅极与所述第三NMOS管的源极连接，则所述第一PMOS管的漏极与所述第三NMOS管的漏极连接，若所述第一NMOS管的栅极与所述第三NMOS管的漏极连接，则所述第一PMOS管的漏极与所述第三NMOS管的源极连接；

所述第二PMOS管的栅极与所述第三NMOS管的栅极连接，若所述第二NMOS管的栅极与所述第四NMOS管的源极连接，则所述第二PMOS管的漏极与所述第四NMOS管的栅极连接，若所述第二NMOS管的栅极与所述第四NMOS管的漏极连接，则所述第二PMOS管的漏极与所述第四NMOS管的栅极连接；

所述第一反相器的输入端与所述第二NMOS管的漏极连接，所述第一反相器的输出为目标输出信号，所述第一反相器与所述第一电源连接，所述第一反相器还与电源负极或地线连接；

所述第二反相器的输入端输入待转换的输入信号，所述待转换的输入信号的高电平为待转换高电平，所述第二反相器的输出端与所述第一NMOS管的栅极连接，所述第二反相器与第二电源连接，所述第二反相器还与电源负极或地线连接，所述第二电源的输出为所述待转换电平。

2.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换电路还包括第三反相器；

所述第三反相器的输入端与所述第二反相器的输出的连接，所述第三反相器的输出端与所述第二NMOS管的栅极连接，所述第三反相器与所述第二电源连接，所述第三反相器还与电源负极或地线连接。

3.根据权利要求2所述的电平转换电路，其特征在于，包括：

当所述第二反相器的输入端的输入的所述待转换电平为逻辑1的待转换高电平时，所述第一NMOS截止，所述第二NMOS导通，所述第三NMOS导通，所述第四NMOS截止，所述第一PMOS导通，所述第二PMOS截止，所述第一反相器输出所述目标高电平。

4.根据权利要求2所述的电平转换电路，其特征在于，包括：

当所述第二反相器的输入端的输入的所述待转换电平为逻辑0的低电平时，所述第一NMOS导通，所述第二NMOS截止，所述第三NMOS截止，所述第四NMOS导通，所述第一PMOS截止，所述第二PMOS导通，所述第一反相器输出低电平。

5.根据权利要求1-4中任一项所述的电平转换电路，其特征在于，包括：

所述第一NMOS管与所述第二NMOS管的沟道宽度比例为0.8-1.2之间任一比例，所述第一NMOS管的沟道宽度与所述第一PMOS管的沟道宽度为3.2-4.8之间任一比例，所述第二NMOS管的沟道宽度与所述第二PMOS管的沟道宽度为3.2-4.8之间任一比例。

6.根据权利要求5所述的电平转换电路，其特征在于，包括

所述第一NMOS管与所述第二NMOS管的沟道宽度比例为1：1，所述第一NMOS管的沟道宽度与所述第一PMOS管的沟道宽度为4:1，所述第二NMOS管的沟道宽度与所述第二PMOS管的沟道宽度为4:1。

7.一种芯片系统，其特征在于，所述芯片系统包括如权利要求1至4所述的电平转换电路。