CN106209068B - 一种基于NoC互连的差分电荷重分布容性发送器 - Google Patents

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Abstract

本发明涉及一种基于NoC互连电容型电荷重分布的发送器，包括：差分电荷重分配容性发射器电路，当输入信号Vin为低电平时，P1导通，A1点电压上升至VDD，N1导通，B1点电压降至0，同时P3截止，所以点A1和B1之间没有电流；当输入信号Vin跳为高电平时，P1和N1都截止，同时P3导通，能使点A1和B1之间电荷重新分配实现电荷再分配，降低链路电压摆幅，进而降低链路功耗；利用容性驱动模式实现链路上数据的高速传输。同时，与负载电容串联的电容实现带宽的进一步扩展。本发明实现片上网络链路上的高速低功耗传输，可用于NoC互连下的集成电路设计。

Description

一种基于NoC互连的差分电荷重分布容性发送器
技术领域
本发明涉及集成电路领域，更具体而言，本发明涉及一种基于片上网络(Network-on-Chip，NoC)互连的差分电荷重分布容性(Differential Charge-RedistributionCapacitively，DCC)发送器。
背景技术
片上网络(Network-on-Chip，NoC)是片上系统(System-on-Chip，SoC)的一种全新的通信方法，它是多核技术的主要组成部分，借鉴了分布式计算系统的通信方式，用路由和分组交换技术替代传统片上总线来完成通信任务，是今后甚大规模集成电路的新设计范式。然而随着单芯片集成核数的增加，重负载的长互连成为片上网络功耗和速度的主要瓶颈。低摆幅技术是降低功耗和改善信号传播的最有效的方法之一。目前，许多文献引入多电源技术(Multi-VDD)和共享电荷技术(Charge-Sharing，CS)来实现低摆幅，然而由于重负载带来的大的时间常数降低了翻转速度，从而限制数据速率，对于驱动长互连的发送器实现高速低功耗就非常困难。
发明内容
为了解决现有技术的上述问题，本发明提供了一种基于片上网络NoC互连的差分电荷重分布容性DCC发送器，其特征在于，所述发送器包括互相连接的两部分CMOS电路，第一部分CMOS电路用于实现差分电荷重分布，第二部分CMOS电路实现容性驱动。
优选地，所述第一部分CMOS电路包括第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第一NMOS晶体管(N1)、第二NMOS晶体管(N2)，第三电容(C3)和第四电容(C4)；
所述第一PMOS晶体管(P1)的源极和所述第二PMOS晶体管(P2)的源极相连连接电源信号VDD；
所述第一PMOS晶体管(P1)的漏极与所述第三PMOS晶体管(P3)的源极相连；所述第三PMOS晶体管(P3)的漏极与所述第一NMOS晶体管(N1)的漏极相连；所述第一NMOS晶体管(N1)源极接地；
所述第二PMOS晶体管(P2)的漏极与所述第四PMOS晶体管(P4)的源极相连；所述第四PMOS晶体管(P4)的漏极与所述第二NMOS晶体管(N2)的漏极相连；所述第二NMOS晶体管(N2)源极接地；
所述第三电容(C3)两端分别接在所述第一NMOS晶体管(N1)的源极和漏极；所述第四电容(C4)两端分别接在所述第二NMOS晶体管(N2)的源极和漏极；
所述第一PMOS晶体管(P1)的栅极、所述第四PMOS晶体管(P4)的栅极和所述第二NMOS晶体管(N2)的栅极连接输入电压信号(Vin)经过缓冲器的输出信号；
所述第二PMOS晶体管(P2)的栅极、所述第三PMOS晶体管(P3)的栅极和所述第一NMOS晶体管(N1)的栅极连接输入电压信号(Vin)经过反相器的输出信号。
优选地，所述第二部分CMOS电路包括：驱动电容第一电容(C1)和驱动电容第二电容(C2)，所述驱动电容第一电容(C1)的一端与所述第一PMOS晶体管(P1)的漏极、所述第三PMOS晶体(P3)的源极相连；
所述驱动电容第二电容(C2)的一端与所述第二PMOS晶体管(P2)的漏极、所述第四PMOS晶体管(P4)的源极相连。
本发明还提供了一种包含根据上述基于片上网络NoC互连的DCC发送器的网格型片上网络NoC链路，其特征在于，还包括发送器、长互连和接收器，DCC发送器与长互连相连接，长互连与接收器相连接，DCC发送器作为网格型片上网络链路的低摆幅发送器产生差分低摆幅信号，双绞差分互连线作为长互连抑制噪声和串扰，交流耦合电阻反馈逆变器和迟滞接收器组成接收器，用于将低摆幅信号恢复至全摆幅信号。
优选地，所述驱动电容第一电容(C1)的另一端与所述双绞差分互连线一个输入端(Wire-in2)相连，所述驱动电容第二电容(C2)的另一端与所述双绞差分互连线的另一个输入端(Wire-in1)相连。
本发明的基于电荷重分布的高速低功耗发送器利用差分电路实现电荷重分布，降低链路电压摆幅，进而降低链路功耗；利用容性驱动模式实现链路上数据的高速传输。同时，利用与负载电容串联的电容实现带宽的进一步扩展。
附图说明
图1示出了包含根据本发明优选实施例的差分电荷重分布容性(DCC)发送器的网格型片上网络(NoC)链路。
图2是根据本发明优选实施例的差分电荷重分布容性(DCC)发送器的电路图。
图3是10GHz下输入电压Vin、双绞差分互联线输入端Wire-in和双绞差分互联线输出端Wire-out的波形。
图4是根据本发明优选实施例的差分电荷重分布容性(DCC)发送器的等效模型图。
具体实施方式
下面结合附图对本发明的优选实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员所理解。
图1示出了包含根据本发明优选实施例的差分电荷重分布容性(DCC)发送器的网格型片上网络(NoC)链路，包括发送器(TX)、长互连和接收器(RX)。DCC发送器作为网格型片上网络链路的低摆幅发送器产生差分低摆幅信号，双绞差分互连线作为长互连抑制噪声和串扰，交流耦合电阻反馈逆变器和迟滞接收器组成接收器，用于将低摆幅信号恢复至全摆幅信号。
图2示出了根据本发明优选实施例的DCC发送器的电路图。其中，VDD是电源电压，Vin是输入电压，Wire-in1是双绞差分互连线的一个输入端，Wire-in2是双绞差分互连线的另一个输入端，Wire-out1是双绞差分互连线输出端，Wire-out2是双绞差分互连线输出端。
低摆幅是通过电荷重分布实现的，点A1(2)和点B1(2)上电荷重分布的过程如下：
(i)当输入信号为低电平时，P1导通，A1点电压上升至VDD，N1导通，B1点电压降至0。同时P3截止，所以点A1和B1之间没有电流。最后储存在点A1和B1的电荷量
(ii)当输入信号跳为高电平时，P1和N1都截止。同时P3导通，能使点A1和B1之间电荷重新分配。点A1和B1的电压变为：
(iii)当输入信号回到低电平，重复过程(i)。
在以上过程中，A1点的电压摆幅可计算为：
由于电路的对称性，所以A2点的电压摆幅可计算为：
驱动电容C1和C2与负载电容串联，所以互连线上的电压摆幅可计算为：
为了让两互连线延迟相同，假定C1＝C2＝C3＝C4＝CT，互连线上电压摆幅最终简化为：
根据式(7)，A1和A2点的电压摆幅取决于CT。本发明中，电压为1.2V，A1和A2点的电压摆幅位120mV，所以CT设为2/9Cw。
如图3所示，1.2V电压摆幅通过根据本发明优选实施例的DCC变为120mV。在图3中，Vin是输入电压，Wire-in是互连线输入端，Wire-out是互连线输出端。
图4为根据本发明优选实施例的DCC发送器的等效模型图。其中，i2(t)是流过P4的电流。
利用单π延迟模型建立互连延迟，电荷重分布的时间常数分析如下：
当S3截止时，电路的初始状态表示：
其中，i1(t)是流过P3的电流，是点A1的电压，是点B1的电压。
当S3导通时，电荷重新分配，则
电荷重新分配过程中，A1和B1点的电压的关系可表示：
结合式(10)、(11)、(12)，为和分别表示为：
其中，令C1＝C3＝CT，式(13)和式(14)可简化为：
根据式(15)、(16)，过程(i)和过程(ii)的总时间常数分别为：
表1中列出不同发送器的上升和下降时间。由于大的负载电阻和电容，RwCw前的系数是影响时间常数的主要因素。对于全摆幅(Full-swing)、多电源电压(Multi-VDD)和共享电荷(CS)，该系数是1/2，；而对于本发明的DCC，该系数为1/4。本发明的DCC利用容性驱动模式有效降低延迟，实现链路上数据的高速传输。
表1 不同发送器的时间常数
本发明的优点可以通过仿真结果做进一步说明。在Cadence Spectre仿真工具中，基于1.2V，130mm CMOS，金属层互连线线宽和线间距0.6um工艺下，全摆幅技术(Full-swing)的数据速率5Gb/s，功耗420fJ/b；多电源技术(Multi-VDD)的数据速率5Gb/s，功耗135fJ/b；共享电荷(CS)的数据速率5Gb/s，功耗167fJ/b，而DCC可以达到11Gb/s的数据速率，功耗仅有71fJ/b。
基于电荷重分布的高速低功耗发送器利用2mm双绞差分互连线可以达到11Gb/s的数据速率，功耗仅有71fJ/b。利用迟滞接收器，片上网络链路上的收发器可以在至少72％的睁眼度能达到8Gb/s的数据速率，功耗仅有99.5fJ/b。
上面结合附图和实施例对本发明做了详细的说明。但是，应当理解，本发明的实施例并不限于所公开的特定实施例，对该实施例的修改和其他实施例也意图被包含在所附权利要求书的范围内。尽管此处使用了特定术语，但是它们仅在通用和描述性意义上使用，而非为了限制的目的。

Claims (2)

1.一种基于片上网络NoC互连的差分电荷重分布容性DCC发送器，其特征在于，所述发送器包括互相连接的两部分CMOS电路，第一部分带有门控电容的CMOS电路用于实现差分电荷重分布，第二部分采用CMOS电容实现的容性驱动电路； 所述第一部分CMOS电路包括第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第一NMOS晶体管(N1)、第二NMOS晶体管(N2)，第三电容(C3)和第四电容(C4)；
所述第一PMOS晶体管(P1)的源极和所述第二PMOS晶体管(P2)的源极相连连接电源信号VDD；
所述第一PMOS晶体管(P1)的漏极与所述第三PMOS晶体管(P3)的源极相连；所述第三PMOS晶体管(P3)的漏极与所述第一NMOS晶体管(N1)的漏极相连；所述第一NMOS晶体管(N1)源极接地；
所述第二PMOS晶体管(P2)的漏极与所述第四PMOS晶体管(P4)的源极相连；所述第四PMOS晶体管(P4)的漏极与所述第二NMOS晶体管(N2)的漏极相连；所述第二NMOS晶体管(N2)源极接地；
所述第三电容(C3)两端分别接在所述第一NMOS晶体管(N1)的源极和漏极；所述第四电容(C4)两端分别接在所述第二NMOS晶体管(N2)的源极和漏极；
所述第一PMOS晶体管(P1)的栅极、所述第四PMOS晶体管(P4)的栅极和所述第二NMOS晶体管(N2)的栅极连接输入电压信号(Vin)经过缓冲器的输出信号；
所述第二PMOS晶体管(P2)的栅极、所述第三PMOS晶体管(P3)的栅极和所述第一NMOS晶体管(N1)的栅极连接输入电压信号(Vin)经过反相器的输出信号。
2.根据权利要求1所述的基于片上网络NoC互连的差分电荷重分布容性DCC发送器，其特征在于，所述第二部分CMOS电路包括：驱动电容第一电容(C1)和驱动电容第二电容(C2)，所述驱动电容第一电容(C1)的一端与所述第一PMOS晶体管(P1)的漏极、所述第三PMOS晶体(P3)的源极相连；
所述驱动电容第二电容(C2)的一端与所述第二PMOS晶体管(P2)的漏极、所述第四PMOS晶体管(P4)的源极相连。
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