CN209545548U - 一种信号传输电路 - Google Patents

Abstract

本实用新型公开了一种信号传输电路，包括：输入端和输出端首尾串联的分频电路模块、隔离传输模块和倍频电路模块，分频电路模块的输入端为信号传输电路的输入端，倍频电路模块的输出端为信号传输电路的输出端；分频电路模块用于将其输入信号的频率降低为脉宽提高为2ⁿ倍后输出；隔离传输模块用于将其输入端的信号隔离传输至其输出端；倍频电路模块用于将其输入信号的频率提高2ⁿ倍后输出；其中n为大于或等于1的自然数。本实用新型能在不改变数字隔离器IC传输速率上限的基础上将系统的最大传输速率提高至2ⁿ倍。

Description

一种信号传输电路

技术领域

本实用新型涉及信号传输领域，尤其涉及一种可以提升系统最大传输速率的电路。

背景技术

随着科学技术的进步，数字信号的传输朝着高频化的方向发展，高传输速率已成为数字信号传输领域的发展趋势。现在的数字隔离传输IC由比较器、触发器等逻辑电路构成，虽然现在的集成工艺已经很先进，但比较器和内部驱动的延时依然限制着数字隔离IC的最大传输速率。

目前提高数字隔离器IC传输速率的方法主要通过调整内部结构来实现，但这种方法依然无法摆脱比较器以及内部驱动电路延时的限制。在数字信号频率较高时，信号的脉宽短，比较器延时和内部驱动电路延时使得内部逻辑器件无法识别短脉宽信号，最大传输速率依然受到比较器和内部驱动电路延时限制。调整内部结构的方法只能缓解比较器延时和内部驱动电路延时对最大传输速率的影响，但无法避免其对最大传输速率的限制。

实用新型内容

有鉴于此，本实用新型所要解决的技术问题是提供一种信号传输电路，在不改变数字隔离器IC传输速率上限的基础上提高系统的最大传输速率，这样既可避免数字隔离IC内部比较器延时和驱动电路延时对最大传输速率的限制。

为达到如上所述的目的，本实用新型提供的技术方案如下：

一种信号传输电路，其特征在于，包括：输入端和输出端首尾串联的分频电路模块、隔离传输模块和倍频电路模块，分频电路模块的输入端为信号传输电路的输入端，倍频电路模块的输出端为信号传输电路的输出端；

分频电路模块用于将其输入信号的频率降低为脉宽提高为2ⁿ倍后输出；隔离传输模块用于将其输入端的信号隔离传输至其输出端；倍频电路模块用于将其输入信号的频率提高2ⁿ倍后输出；其中n为大于或等于1的自然数。

当n为1时，作为信号传输电路的第一种具体的实施方式，其特征在于：分频电路模块包括电阻R1、电阻R2、电阻R3、电容C1、MOS管Q1、JK触发器U1和JK触发器U2，JK触发器U1为上升沿触发JK触发器，JK触发器U2为下降沿触发JK触发器；隔离传输模块包括数字隔离器U3；倍频电路模块包括异或门XOR；电阻R3的一端为信号传输电路的输入端，电阻R3的另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连，MOS管Q1的源极接原边地、栅极与电阻R2一端相连，电阻R2的另一端与电容C1一端和电阻R1一端相连，电容C1的另一端用于连接原边供电电源，电阻R1的另一端接原边地，JK触发器U1、U2的J端和K端都用于连接原边供电电源，JK触发器U1的Q端与数字隔离器U3的第一输入端相连，JK触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的第一输出端和第二输出端与分别与异或门XOR的两个输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，异或门XOR的输出端为信号传输电路的输出端。

当n为2时，作为信号传输电路的一种具体的实施方式，其特征在于：分频电路模块包括电阻R1、电阻R2、电阻R3、电容C1、MOS管Q1和JK触发器U1至U6，JK触发器U1、U3、U5为上升沿触发JK触发器，JK触发器U2、U4、U6为下降沿触发JK触发器；隔离传输模块包括数字隔离器U7和U8；倍频电路模块包括异或门XOR1、XOR2和XOR3；电阻R3的一端为信号传输电路的输入端，电阻R3的另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连，MOS管Q1的源极接原边地、栅极与电阻R2一端相连，电阻R2的另一端与电容C1一端和电阻R1一端相连，电容C1的另一端用于连接原边供电电源，电阻R1的另一端接原边地，JK触发器U1至U6的J端和K端都用于连接原边供电电源，JK触发器U1的Q端与JK触发器U3、JK触发器U4的CLK端相连，JK触发器U2的Q端与JK触发器U5、JK触发器U6的CLK端相连，JK触发器U3的Q端与数字隔离器U7的第一输入端相连，JK触发器U4的Q端与数字隔离器U7的第二输入端相连，JK触发器U5的Q端与数字隔离器U8的第一输入端相连，JK触发器U6的Q端与数字隔离器U8的第二输入端相连，数字隔离器U7的第一输出端和第二输出端与异或门XOR1的两个输入端相连，数字隔离器U8的第一输出端和第二输出端分别与异或门XOR2的两个输入端相连，数字隔离器U7和U8的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，异或门XOR1、XOR2的输出端分别与异或门XOR3的两个输入端相连，异或门XOR3的输出端为信号传输电路的输出端。

当n为1时，作为信号传输电路的第二种具体的实施方式，其特征在于：分频电路模块包括缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、非门NOT1、与门AND1、与门AND2和D触发器U1、U2；隔离传输模块包括数字隔离器U3；倍频电路模块包括与门AND3、与门AND4、或非门NOR和非门NOT2；缓冲器BUF1的输入端用于与时钟信号CLK相连、输出端与与门AND1的一个输入端和缓冲器BUF2输入端相连，缓冲器BUF2的输出端与D触发器U1的CLK端相连，与门AND1的另一个输入端为信号传输电路的输入端、输出端与D触发器U1的D端相连，D触发器U1的Q端与数字隔离器U3的第一输入端相连，非门NOT1的输入端用于与时钟信号CLK相连、输出端与与门AND2的一个输入端和缓冲器BUF3的输入端相连，缓冲器BUF3的输出端与D触发器U2的CLK端相连，与门AND2的另一个输入端与信号传输电路的输入端相连、输出端与D触发器U2的D端相连，D触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，数字隔离器U3的第一输出端接与门AND3的一个输入端、第二输出端接与门AND4的一个输入端，与门AND3的另一个输入端与缓冲器BUF2的输出端相连，与门AND4的另一个输入端与缓冲器BUF3的输出端相连，与门AND3、AND4的输出端分别与或非门NOR的两个输入端相连，或非门NOR的输出端与非门NOT2的输入端相连，非门NOT2的输出端为信号传输电路的输出端。

当n为1时，作为信号传输电路的第三种具体的实施方式，其特征在于：分频电路模块包括缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、非门NOT1、与门AND1、与门AND2和D触发器U1、U2；隔离传输模块包括数字隔离器U3；倍频电路模块包括与门AND3、与门AND4和或门；缓冲器BUF1的输入端用于与时钟信号CLK相连、输出端与与门AND1的一个输入端和缓冲器BUF2输入端相连，缓冲器BUF2的输出端与D触发器U1的CLK端相连，与门AND1的另一个输入端为信号传输电路的输入端、输出端与D触发器U1的D端相连，D触发器U1的Q端与数字隔离器U3的第一输入端相连，非门NOT1的输入端用于与时钟信号CLK相连、输出端与与门AND2的一个输入端和缓冲器BUF3的输入端相连，缓冲器BUF3的输出端与D触发器U2的CLK端相连，与门AND2的另一个输入端与输入信号IN信号传输电路的输入端相连、输出端与D触发器U2的D端相连，D触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，数字隔离器U3的第一输出端接与门AND3的一个输入端、第二输出端接与门AND4的一个输入端，与门AND3的另一个输入端与缓冲器BUF2的输出端相连，与门AND4的另一个输入端与缓冲器BUF3的输出端相连，与门AND3、AND4的输出端分别与或门的两个输入端相连，或门的输出端为信号传输电路的输出端。

作为分频电路模块的一种具体的实施方式，其特征在于，包括：启动电路和n级分频输出电路；第1级至第n级分频输出电路依次包括2⁰、2¹、……、2^(n-1)个分频输出电路组，各分频输出电路组包括一个上升沿触发JK触发器和一个下降沿触发JK触发器；启动电路的输入端为分频电路模块的输入端，启动电路在上电启动过程中输出的为低电平，启动完成后才将输入信号输出至第1级分频输出电路；

第1级分频输出电路连接关系为：上升沿触发JK触发器的CLK端和下降沿触发JK触发器的CLK端相连接后连接至启动电路的输出端，上升沿触发JK触发器的Q端和下降沿触发JK触发器的Q端各形成一路输出端，上升沿触发JK触发器和下降沿触发JK触发器的J端、K端都连接至原边供电电源；

其它级分频输出电路连接关系为：各组上升沿触发JK触发器和下降沿触发JK触发器的J端、K端都连接至原边供电电源，各组上升沿触发JK触发器的CLK端和下降沿触发JK触发器的CLK端相连接后分别连接至上一级的一路输出端，各组上升沿触发JK触发器的Q端和下降沿触发JK触发器的Q端各形成一路输出端，最后一级的各路输出端为分频电路模块的输出端。

优选地，启动电路包括：电阻R1、电阻R2、电阻R3、电容C1和MOS管Q1；电阻R3的一端为启动电路的输入端，电阻R3的另一端和MOS管Q1的漏极连接点为启动电路的输出端，MOS管Q1的源极接原边地，电容C1的一端用于连接供电电源，电容C1的另一端经电阻R1后接原边地，电容C1的另一端还经电阻R2后连接MOS管Q1的栅极。

进一步地，隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别依次连接最后一级分频输出电路中一个分频输出电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^(n-2)、……、2⁰个合并电路组，各合并电路组包括第一异或门；

第1级合并电路连接关系为：各合并电路组中的第一异或门的输入端为倍频电路模块的输入端，各合并电路组中的第一异或门的两个输入端与一个数字隔离器的两个输出端相连接、输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第一异或门的两个输入端依次连接至上一级合并电路的输出端、输出端形成一路输出端，最后一级中的第一异或门的输出端为倍频电路模块的输出端。

作为分频电路模块的另外一种具体的实施方式，其特征在于，包括：n级分频电路；第1级至第n级分频电路依次包括2⁰、2¹、……、2^(n-1)个分频电路组，各分频电路组包括第一与门、第二与门、第一缓冲器、第二缓冲器、第三缓冲器、第一非门、第一D触发器和第二D触发器；

第1级分频电路连接关系为：第1级分频电路包括一个分频电路组，该分频电路组中的第一缓冲器的输入端与第一非门的输入端相连接后形成该分频电路组的时钟信号输入端，第一缓冲器的输出端同时连接第一与门的一个输入端和第二缓冲器的输入端，第一与门的另一个输入端与第二与门的一个输入端相连接后形成该分频电路组的输入端，也是分频电路模块的输入端，第二与门的另一个输入端同时与第一非门的输出端和第三缓冲器的输入端相连接，第一与门、第二与门的输出端分别连接至第一D触发器、第二D触发器的D端，第二缓冲器、第三缓冲器的输出端和分别连接至第一D触发器、第二D触发器的CLK端，第一D触发器和第二D触发器的Q端各形成一路输出端；

其它级分频电路连接关系为：各分频电路组的内部连接关系与第1级中分频电路组的内部连接关系相同，各分频电路组的输入端与上一级分频电路的一个输出端相连接，各时钟信号输入端用于输入对应级的时钟信号，各分频电路组中第一D触发器和第二D触发器的两个Q端各形成一路输出端，最后一级分频电路组的各路输出端为分频电路模块的输出端。

进一步地，隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别连接最后一级分频电路中一个分频电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^{(n -2)}、……、2⁰个合并电路组，各合并电路组包括第三与门、第四与门、第二非门和第一或非门；

第1级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端为倍频电路模块的输入端，并分别连接至一个数字隔离器的两个输出端，第三与门、第四与门的另一个输入端分别连接至最后一级分频电路中与对应数字隔离器相连接的分频电路组中第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端与第一或非门的两个输入端分别相连接，第一或非门的输出端连接第二非门的输入端，第二非门的输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端分别依次连接至上一级合并电路的一个输出端，第三与门、第四与门的另一个输入端连接至对应级分频电路中与对应数字隔离器相连接的分频电路组的第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端分别与第一或非门的两个输入端相连接，第一或非门输出端连接第二非门的输入端，第二非门的输出端形成一路输出端，其中最后一级的第二非门的输出端为倍频电路模块的输出端；对应关系为第n级合并电路对应第1级分频电路、第n-1级合并电路对应第2级分频电路、……、第1级合并电路对应第n级分频电路。

或者进一步地，隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别连接最后一级分频电路中一个分频电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^(n-2)、……、2⁰个合并电路组，各合并电路组包括第三与门、第四与门和第一或门；

第1级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端为倍频电路模块的输入端，并分别连接至一个数字隔离器的两个输出端，第三与门、第四与门的另一个输入端分别连接至最后一级分频电路中与对应数字隔离器相连接的分频电路组中第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端与第一或门的两个输入端分别相连接，第一或门的输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端分别依次连接至上一级合并电路的一个输出端，第三与门、第四与门的另一个输入端连接至对应级分频电路中与对应数字隔离器相连接的分频电路组的第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端分别与第一或门的两个输入端相连接，第一或门的输出端形成一路输出端，其中最后一级的第一或门的输出端为倍频电路模块的输出端；对应关系为第n级合并电路对应第1级分频电路、第n-1级合并电路对应第2级分频电路、……、第1级合并电路对应第n级分频电路。

本实用新型的工作原理在实施例进行分析说明，在此不赘述，本实用新型有益效果为提供了一种信号传输电路，通过使输入信号的频率降低后通过数字隔离器，再将其频率提高并还原为原始输入信号，可以实现在不改变数字隔离IC基础上提高系统的最大传输速率。

附图说明

图1为本实用新型的原理框图；

图2为本实用新型第一实施例电路原理图；

图3为本实用新型第一实施例电路的工作时序图；

图4为本实用新型第二实施例电路原理图；

图5为本实用新型第二实施例电路的工作时序图。

图6为本实用新型第三实施例电路原理图；

图7为本实用新型第三实施例电路的工作时序图。

具体实施方式

图1为本实用新型的原理框图，本实用新型的实用新型构思为在信号传输系统中，先将输入信号进行分频处理，使输入信号的频率降低为原来的一半，再将降频后的信号通过数字隔离器进行隔离传输，最后将数字隔离器输出的信号进行倍频处理，将信号还原为原始信号，从而实现将数字隔离器的最大传输速率提高一倍。基于先分频再倍频的思路，分频、倍频电路可以进行n级嵌套，从而实现将系统的最大传输速率提高至2ⁿ倍，分频、倍频电路的n级嵌套亦属于本实用新型的保护范围。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

第一实施例

图2为本实用新型信号传输电路第一实施例原理图，实用新型第一实施例原理图包含电容C1、电阻R1、电阻R2、电阻R3、MOS管Q1、上升沿触发JK触发器U1、下降沿触发JK触发器U2、数字隔离器U3、异或门XOR，VDD1为原边供电电源，VDD2为副边供电电源，IN是输入信号，VO是输出信号。电阻R3的一端与信号传输电路的输入端连接，输入信号IN，另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连。MOS管Q1的源极接地，栅极与电阻R2一端相连，电阻R2的另一端与电容C1和电阻R1相连，电容C1的另一端接VDD1，电阻R1的另一端接地。JK触发器U1、U2的J端和K端都接VDD1，JK触发器U1的Q端与数字隔离器U3的IN1相连，JK触发器U2的Q端与数字隔离器U3的IN2相连，数字隔离器U3原边VDD接原边供电电源VDD1，副边VDD接副边供电电源VDD2。数字隔离器U3的第一出端VO1和第二输出端VO2与异或门XOR的两个输入端相连，异或门XOR的输出端为信号传输电路的输出端，输出信号VO。

图3为本实用新型第一实施例电路的工作时序图。在图3工作时序图中，IN为输入信号，UI_Q为JK触发器U1的Q输出端信号，U2_Q为JK触发器U2的Q输出端信号，U3_VO1为数字隔离器U3的第一输出端VO1输出信号，U3_VO2为数字隔离器U3的第二输出端VO2输出信号，VO为信号传输电路输出信号。

本实施例电路的工作过程可以分为四个部分：

第一部分(启动电路)：包括电阻R1、电阻R2、电阻R3、电容C1和MOS管Q1，在电路上电时，电容C1两端的电压为0，MOS管Q1导通，输入信号接地。随着电容两端的电压不断升高，开关管Q1将被关断，输入信号送入JK触发器中，电路启动完成。因此，在电路启动过程中输入信号为低电平，启动完成后输入信号为IN。电路启动时系统输入为低电平，因此JK触发器U1和U2在电路启动时Q端都为低电平。

第二部分(分频输出电路)：包括JK触发器U1和U2，通过电路的连接，JK触发器U1和U2被设置为翻转功能，在上升沿触发的JK触发器中，当输入信号出现上升沿时，JK触发器的Q输出端电平发生翻转，此时JK触发器Q输出端的频率为输入信号的频率的一半，输入信号实现了降频处理。除此之外，Q输出端信号的上升沿和下降沿与输入信号的上升沿对应，即上升沿触发的JK触发器记录输入信号的上升沿。同理，在下降沿触发的JK触发器中，当输入信号出现下降沿时，JK触发器的Q输出端电平发生翻转，此时JK触发器Q输出端的频率为输入信号的频率的一半，输入信号实现了降频处理，下降沿触发的JK触发器记录输入信号的下降沿。由于JK触发器U1和U2在电路启动时Q端都为低电平，在电路正常工作时，JK触发器U1和U2只在输入信号为高电平时电平相异，电路的工作时序可以参数图3。

第三部分(隔离传输模块)：包括数字隔离器U3，在第二部分中输入信号被降低一半，此时频率被降低的信号可以正常通过数字隔离器实现隔离器传输。

第四部分(倍频电路模块)：包括异或门XOR，由于在电路正常工作时，JK触发器U1和U2只在输入信号为高电平时电平相异，数字隔离器U3输出的信号VO1、VO2通过异或门XOR后频率被提升一倍，信号被还原为原始信号。

通过以上四个部分的处理，本实用新型实施例的分频、倍频电路在不改变数字隔离器IC的传输速率上限的基础上实现了将系统的最大传输速率提高两倍。

实用新型实用新型实用新型实用新型

第二实施例

图4为本实用新型信号传输电路第二实施例原理图。实用新型第二实施例为分频、倍频电路的二级嵌套，第二实施例在第一实施例的基础上再嵌套一个分频、倍频电路，使输入信号经过一级分频电路后再进行二分频，从而将输入信号四分频，如此可以将系统的最大传输速率提高4倍。

第二实施例原理图包含电容C1、电阻R1、电阻R2、电阻R3、MOS管Q1、上升沿触发的JK触发器U1、下降沿触发的JK触发器U2、上升沿触发的JK触发器U3、下降沿触发的JK触发器U4、上升沿触发的JK触发器U5、下降沿触发的JK触发器U6、数字隔离器U7、数字隔离器U8、异或门XOR1、异或门XOR2、异或门XOR3，VDD1为原边供电电源，VDD2为副边供电电源，IN是输入信号，VO是输出信号。

电阻R3的一端与输入信号相连，另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连。MOS管Q1的源极接地，栅极与电阻R2一端相连，电阻R2的另一端与电容C1和电阻R1相连，电容C1的另一端接VDD1，电阻R1的另一端接地。JK触发器U1、U2、U3、U4、U5、U6的J端和K端都接VDD1，JK触发器U1的Q端与JK触发器U3、JK触发器U4的CLK端相连，JK触发器U2的Q端与JK触发器U5、JK触发器U6的CLK端相连，JK触发器U3的Q端与数字隔离器U7的IN1相连，JK触发器U4的Q端与数字隔离器U7的IN2相连，JK触发器U5的Q端与数字隔离器U8的IN1相连，JK触发器U6的Q端与数字隔离器U8的IN2相连，数字隔离器U7、U8原边VDD接原边供电电源VDD1，副边VDD接副边供电电源VDD2。数字隔离器U7的第一输出端输出端VO1和第二输出端输出端VO2与异或门XOR1的两个输入端相连，数字隔离器U8的第一输出端输出端VO1和第二输出端输出端VO2与异或门XOR2的两个输入端相连，异或门XOR1、XOR2的输出端与异或门XOR3的两个输入端相连，异或门XOR3的输出端为信号传输电路的输出端VO。

图5为本实用新型第二实施例电路的工作时序图。在图5工作时序图中，IN为输入信号，UI_Q为JK触发器U1的Q输出端信号，U3_Q为JK触发器U3的Q输出端信号，U4_Q为JK触发器U4的Q输出端信号，XOR1为异或门XOR1的输出信号，VO为系统输出信号。

本实施例电路的工作过程可以分为四个部分：

第一部分(启动电路)：与第一实施例相同，在此不赘述。

第二部分(分频输出电路)：包括JK触发器U1、U2、U3、U4、U5和U6。JK触发器U1、U2的工作原理与第一实施例相同，在此不赘述，本实施例JK触发器U3、U4对JK触发器U1的输出信号进行二分频，JK触发器U5、U6对JK触发器U2的输出信号进行二分频，至此，JK触发器U3、U4、U5、U6的Q端输出信号为系统输入信号的四分频信号。由于JK触发器U1、U2、U3、U4、U5、U6在电路启动时Q端都为低电平，在电路正常工作时，JK触发器U1和U2、U3和U4、U5和U6只在输入信号为高电平时电平相异，电路的工作时序可以参数图5。

第三部分(隔离传输模块)：包括数字隔离器U7、U8，在第二部分中输入信号的频率被降低为四分之一，此时频率被降低的信号可以正常通过数字隔离器实现隔离器传输。

第四部分(倍频电路模块)：包括异或门XOR1、XOR2和XOR3，由于在电路正常工作时，JK触发器U3和U4、U5和U6只在输入信号为高电平时电平相异，数字隔离器U7的输出信号VO1、VO2通过异或门XOR1后频率被提升一倍，信号被还原为JK触发器U1的Q端输出信号，数字隔离器U8的输出信号VO1、VO2通过异或门XOR2后被还原为JK触发器U2的Q端输出信号，异或门XOR1和XOR2的输出信号通过异或门XOR3后被还原为原始信号。

通过以上四个部分的处理，本实用新型提供的分频、倍频电路在不改变数字隔离器IC的传输速率上限的基础上实现了将系统的最大传输速率提高四倍。

第三实施例

图6为本实用新型信号传输电路第三实施例原理图，实用新型。第三实施例原理图包含缓冲器BUF1、BUF2、BUF3，与门AND1、AND2、AND3、AND4，或非门NOR，非门NOT1、NOT2，D触发器U1、U2，数字隔离器U3，VDD1为原边供电电源，VDD2为副边供电电源，IN是输入信号，CLK是时钟信号，VO是输出信号。他们之间的连接关系为：缓冲器BUF1的输入端与时钟信号CLK相连，输出端与与门AND1的一个输入端和缓冲器BUF2输入端相连，缓冲器BUF2的输出端与D触发器U1的CLK端端相连。与门AND1的另一个输入端与输入信号IN相连，输出端与D触发器U1的D端相连，D触发器U1的Q端与数字隔离器U3的IN1相连。非门NOT1的输入端与时钟信号CLK相连，输出端与与门AND2的一个输入端和缓冲器BUF3的输入端相连。缓冲器BUF3的输出端与D触发器U2的CLK端端相连，与门AND2的另一个输入端与输入信号IN相连，输出端与D触发器U2的D端相连，D触发器U2的Q端与数字隔离器U3的IN2相连。数字隔离器U3的原边VDD接原边供电电源VDD1，副边VDD接副边供电电源VDD2，输出端VO1接与门AND3的一个输入端，输出端VO2接与门AND4的一个输入端。与门AND3的另一个输入端与缓冲器BUF2的输出端相连，与门AND4的另一个输入端与缓冲器BUF3的输出端相连，与门AND3、AND4的输出端与或非门NOR的两个输入端相连，或非门NOR的输出端与非门NOT2的输入端相连，非门NOT2的输出端与系统输出端VO相连。

图7为本实用新型第三实施例电路的工作时序图。在图7工作时序图中，IN为输入信号，CLK为时钟信号，AND1为与门AND1的输出信号，U1_Q为D触发器U1的输出信号，AND2为与门AND2的输出信号，U2_Q为D触发器U2的输出信号，U3_VO1为数字隔离器U3的第一输出端VO1输出信号，U3_VO2为数字隔离器U3的第二输出端VO2输出信号，AND3为与门AND3的输出信号，AND4为与门AND4的输出信号，VO为系统的输出信号。

第三实施例的原理为将输入信号的奇数位和偶数位进行分离传输，使输入信号分解为奇数位信号和偶数位信号两路信号，此时输入信号的频率降低为原来的一半，降频后的奇数位信号和偶数位信号分别通过数字隔离器进行隔离器传输，最后通过倍频电路将数字隔离器输出的奇数位信号和偶数位信号合并在一起，将其还原为原始输入信号，即可实现将数字隔离器的最大传输速率提高一倍。

第三实施例电路的工作过程可以分为三个部分：

第一部分(分频电路模块)：包括分频电路，分频电路包括缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、非门NOT1、与门AND1、与门AND2，和D触发器U1、U2。设时钟信号CLK的奇数位为0，偶数位为1，输入信号IN与时钟信号CLK进行与运算，则与门AND1的输出信号偶数位信号与输入信号相同，奇数位信号为0，此信号再经过上升沿触发的D触发器，D触发器的时钟信号由时钟信号CLK提供，则D触发器将把奇数位的0替换成前一位偶数位，因此D触发器U1输出输入信号的偶数位部分。与门AND2和D触发器U2的工作过程亦然，时钟信号CLK经过非运算后与输入信号IN进行与运算，与门AND2的输出信号奇数位信号与输入信号相同，偶数位信号为0，D触发器U2的输出信号为输入信号的奇数位部分，至此D触发器U1、U2输出的信号脉宽为输入信号的一倍，信号实现了降频，电路的工作时序可以参数图7。

第二部分(隔离传输模块)：包括数字隔离器U3，在第一部分中输入信号被降低一半，此时频率被降低的信号可以正常通过数字隔离器实现隔离器传输。

第三部分(倍频电路模块)：包括与门AND3、与门AND4、或非门NOR和非门NOT2，与第一部分原理相同，数字隔离器U3的输出信号VO1与时钟信号CLK进行与运算，与门AND3的输出信号偶数位信号与原使信号相同，奇数位信号为0的信号，与门AND4的输出信号奇数位与原使信号相同，偶数位为0的信号，两路信号再经过或运算后被还原为原始信号。

通过以上三个部分的处理，实施例二提供的分频、倍频电路在不改变数字隔离器IC的传输速率上限的基础上实现了将系统的最大传输速率提高两倍。

以上实施例的说明只是用于帮助理解本申请的实用新型构思，并不用以限制本实用新型，对于本技术领域的普通技术人员来说，凡在不脱离本实用新型原理的前提下，还可进行修改、等同替换、改进等，如将第三实施例的或非门NOR和非门NOT2替换为一个或门，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。另外，本专利申请文件中涉及到的所有“连接”、“接”和“相连”等关系，均并非单指构件直接相接，而是指可根据具体实施情况，通过添加或减少联接辅件，来组成更优的联接结构。

Claims (11)

1.一种信号传输电路，其特征在于，包括：输入端和输出端首尾串联的分频电路模块、隔离传输模块和倍频电路模块，分频电路模块的输入端为信号传输电路的输入端，倍频电路模块的输出端为信号传输电路的输出端；

分频电路模块用于将其输入信号的频率降低为脉宽提高为2ⁿ倍后输出；隔离传输模块用于将其输入端的信号隔离传输至其输出端；倍频电路模块用于将其输入信号的频率提高2ⁿ倍后输出；其中n为大于或等于1的自然数。

2.根据权利要求1所述的信号传输电路，其特征在于：n为1；分频电路模块包括电阻R1、电阻R2、电阻R3、电容C1、MOS管Q1、JK触发器U1和JK触发器U2，JK触发器U1为上升沿触发JK触发器，JK触发器U2为下降沿触发JK触发器；隔离传输模块包括数字隔离器U3；倍频电路模块包括异或门XOR；电阻R3的一端为信号传输电路的输入端，电阻R3的另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连，MOS管Q1的源极接原边地、栅极与电阻R2一端相连，电阻R2的另一端与电容C1一端和电阻R1一端相连，电容C1的另一端用于连接原边供电电源，电阻R1的另一端接原边地，JK触发器U1、U2的J端和K端都用于连接原边供电电源，JK触发器U1的Q端与数字隔离器U3的第一输入端相连，JK触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的第一输出端和第二输出端与分别与异或门XOR的两个输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，异或门XOR的输出端为信号传输电路的输出端。

3.根据权利要求1所述的信号传输电路，其特征在于：n为2；分频电路模块包括电阻R1、电阻R2、电阻R3、电容C1、MOS管Q1和JK触发器U1至U6，JK触发器U1、U3、U5为上升沿触发JK触发器，JK触发器U2、U4、U6为下降沿触发JK触发器；隔离传输模块包括数字隔离器U7和U8；倍频电路模块包括异或门XOR1、XOR2和XOR3；电阻R3的一端为信号传输电路的输入端，电阻R3的另一端与JK触发器U1、JK触发器U2的CLK端和MOS管Q1的漏极相连，MOS管Q1的源极接原边地、栅极与电阻R2一端相连，电阻R2的另一端与电容C1一端和电阻R1一端相连，电容C1的另一端用于连接原边供电电源，电阻R1的另一端接原边地，JK触发器U1至U6的J端和K端都用于连接原边供电电源，JK触发器U1的Q端与JK触发器U3、JK触发器U4的CLK端相连，JK触发器U2的Q端与JK触发器U5、JK触发器U6的CLK端相连，JK触发器U3的Q端与数字隔离器U7的第一输入端相连，JK触发器U4的Q端与数字隔离器U7的第二输入端相连，JK触发器U5的Q端与数字隔离器U8的第一输入端相连，JK触发器U6的Q端与数字隔离器U8的第二输入端相连，数字隔离器U7的第一输出端和第二输出端与异或门XOR1的两个输入端相连，数字隔离器U8的第一输出端和第二输出端分别与异或门XOR2的两个输入端相连，数字隔离器U7和U8的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，异或门XOR1、XOR2的输出端分别与异或门XOR3的两个输入端相连，异或门XOR3的输出端为信号传输电路的输出端。

4.根据权利要求1所述的信号传输电路，其特征在于：n为1；分频电路模块包括缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、非门NOT1、与门AND1、与门AND2和D触发器U1、U2；隔离传输模块包括数字隔离器U3；倍频电路模块包括与门AND3、与门AND4、或非门NOR和非门NOT2；缓冲器BUF1的输入端用于与时钟信号CLK相连、输出端与与门AND1的一个输入端和缓冲器BUF2输入端相连，缓冲器BUF2的输出端与D触发器U1的CLK端相连，与门AND1的另一个输入端为信号传输电路的输入端、输出端与D触发器U1的D端相连，D触发器U1的Q端与数字隔离器U3的第一输入端相连，非门NOT1的输入端用于与时钟信号CLK相连、输出端与与门AND2的一个输入端和缓冲器BUF3的输入端相连，缓冲器BUF3的输出端与D触发器U2的CLK端相连，与门AND2的另一个输入端与信号传输电路的输入端相连、输出端与D触发器U2的D端相连，D触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，数字隔离器U3的第一输出端接与门AND3的一个输入端、第二输出端接与门AND4的一个输入端，与门AND3的另一个输入端与缓冲器BUF2的输出端相连，与门AND4的另一个输入端与缓冲器BUF3的输出端相连，与门AND3、AND4的输出端分别与或非门NOR的两个输入端相连，或非门NOR的输出端与非门NOT2的输入端相连，非门NOT2的输出端为信号传输电路的输出端。

5.根据权利要求1所述的信号传输电路，其特征在于：n为1；分频电路模块包括缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、非门NOT1、与门AND1、与门AND2和D触发器U1、U2；隔离传输模块包括数字隔离器U3；倍频电路模块包括与门AND3、与门AND4和或门；缓冲器BUF1的输入端用于与时钟信号CLK相连、输出端与与门AND1的一个输入端和缓冲器BUF2输入端相连，缓冲器BUF2的输出端与D触发器U1的CLK端相连，与门AND1的另一个输入端为信号传输电路的输入端、输出端与D触发器U1的D端相连，D触发器U1的Q端与数字隔离器U3的第一输入端相连，非门NOT1的输入端用于与时钟信号CLK相连、输出端与与门AND2的一个输入端和缓冲器BUF3的输入端相连，缓冲器BUF3的输出端与D触发器U2的CLK端相连，与门AND2的另一个输入端与输入信号IN信号传输电路的输入端相连、输出端与D触发器U2的D端相连，D触发器U2的Q端与数字隔离器U3的第二输入端相连，数字隔离器U3的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，数字隔离器U3的第一输出端接与门AND3的一个输入端、第二输出端接与门AND4的一个输入端，与门AND3的另一个输入端与缓冲器BUF2的输出端相连，与门AND4的另一个输入端与缓冲器BUF3的输出端相连，与门AND3、AND4的输出端分别与或门的两个输入端相连，或门的输出端为信号传输电路的输出端。

6.根据权利要求1所述的信号传输电路，其特征在于，分频电路模块包括：启动电路和n级分频输出电路；第1级至第n级分频输出电路依次包括2⁰、2¹、……、2^(n-1)个分频输出电路组，各分频输出电路组包括一个上升沿触发JK触发器和一个下降沿触发JK触发器；启动电路的输入端为分频电路模块的输入端，启动电路在上电启动过程中输出的为低电平，启动完成后才将输入信号输出至第1级分频输出电路；

第1级分频输出电路连接关系为：上升沿触发JK触发器的CLK端和下降沿触发JK触发器的CLK端相连接后连接至启动电路的输出端，上升沿触发JK触发器的Q端和下降沿触发JK触发器的Q端各形成一路输出端，上升沿触发JK触发器和下降沿触发JK触发器的J端、K端都连接至原边供电电源；

其它级分频输出电路连接关系为：各组上升沿触发JK触发器和下降沿触发JK触发器的J端、K端都连接至原边供电电源，各组上升沿触发JK触发器的CLK端和下降沿触发JK触发器的CLK端相连接后分别连接至上一级的一路输出端，各组上升沿触发JK触发器的Q端和下降沿触发JK触发器的Q端各形成一路输出端，最后一级的各路输出端为分频电路模块的输出端。

7.根据权利要求6所述的信号传输电路，其特征在于，启动电路包括：电阻R1、电阻R2、电阻R3、电容C1和MOS管Q1；电阻R3的一端为启动电路的输入端，电阻R3的另一端和MOS管Q1的漏极连接点为启动电路的输出端，MOS管Q1的源极接原边地，电容C1的一端用于连接供电电源，电容C1的另一端经电阻R1后接原边地，电容C1的另一端还经电阻R2后连接MOS管Q1的栅极。

8.根据权利要求6所述的信号传输电路，其特征在于：隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别依次连接最后一级分频输出电路中一个分频输出电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^(n-2)、……、2⁰个合并电路组，各合并电路组包括第一异或门；

第1级合并电路连接关系为：各合并电路组中的第一异或门的输入端为倍频电路模块的输入端，各合并电路组中的第一异或门的两个输入端与一个数字隔离器的两个输出端相连接、输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第一异或门的两个输入端依次连接至上一级合并电路的输出端、输出端形成一路输出端，最后一级中的第一异或门的输出端为倍频电路模块的输出端。

9.根据权利要求1所述的信号传输电路，其特征在于，分频电路模块包括：n级分频电路；第1级至第n级分频电路依次包括2⁰、2¹、……、2^(n-1)个分频电路组，各分频电路组包括第一与门、第二与门、第一缓冲器、第二缓冲器、第三缓冲器、第一非门、第一D触发器和第二D触发器；

第1级分频电路连接关系为：第1级分频电路包括一个分频电路组，该分频电路组中的第一缓冲器的输入端与第一非门的输入端相连接后形成该分频电路组的时钟信号输入端，第一缓冲器的输出端同时连接第一与门的一个输入端和第二缓冲器的输入端，第一与门的另一个输入端与第二与门的一个输入端相连接后形成该分频电路组的输入端，也是分频电路模块的输入端，第二与门的另一个输入端同时与第一非门的输出端和第三缓冲器的输入端相连接，第一与门、第二与门的输出端分别连接至第一D触发器、第二D触发器的D端，第二缓冲器、第三缓冲器的输出端和分别连接至第一D触发器、第二D触发器的CLK端，第一D触发器和第二D触发器的Q端各形成一路输出端；

其它级分频电路连接关系为：各分频电路组的内部连接关系与第1级中分频电路组的内部连接关系相同，各分频电路组的输入端与上一级分频电路的一个输出端相连接，各时钟信号输入端用于输入对应级的时钟信号，各分频电路组中第一D触发器和第二D触发器的两个Q端各形成一路输出端，最后一级分频电路组的各路输出端为分频电路模块的输出端。

10.根据权利要求9所述的信号传输电路，其特征在于：隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别连接最后一级分频电路中一个分频电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^(n-2)、……、2⁰个合并电路组，各合并电路组包括第三与门、第四与门、第二非门和第一或非门；

第1级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端为倍频电路模块的输入端，并分别连接至一个数字隔离器的两个输出端，第三与门、第四与门的另一个输入端分别连接至最后一级分频电路中与对应数字隔离器相连接的分频电路组中第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端与第一或非门的两个输入端分别相连接，第一或非门的输出端连接第二非门的输入端，第二非门的输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端分别依次连接至上一级合并电路的一个输出端，第三与门、第四与门的另一个输入端连接至对应级分频电路中与对应数字隔离器相连接的分频电路组的第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端分别与第一或非门的两个输入端相连接，第一或非门输出端连接第二非门的输入端，第二非门的输出端形成一路输出端，其中最后一级的第二非门的输出端为倍频电路模块的输出端；对应关系为第n级合并电路对应第1级分频电路、第n-1级合并电路对应第2级分频电路、……、第1级合并电路对应第n级分频电路。

11.根据权利要求9所述的信号传输电路，其特征在于：隔离传输模块包括2^(n-1)个数字隔离器，各数字隔离器包括两个输入端、两个输出端、原边VDD端、副边VDD端、原边GND端、副边GND端，各数字隔离器的原边VDD端连接至原边供电电源、副边VDD端连接至副边供电电源、原边GND端连接至原边地、副边GND端连接至副边地，各数字隔离器的两个输入端分别连接最后一级分频电路中一个分频电路组的两个输出端；倍频电路模块包括n级合并电路，第1级至第n级合并电路依次包括2^(n-1)、2^(n-2)、……、2⁰个合并电路组，各合并电路组包括第三与门、第四与门和第一或门；

第1级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端为倍频电路模块的输入端，并分别连接至一个数字隔离器的两个输出端，第三与门、第四与门的另一个输入端分别连接至最后一级分频电路中与对应数字隔离器相连接的分频电路组中第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端与第一或门的两个输入端分别相连接，第一或门的输出端形成一路输出端；

其它级合并电路连接关系为：各合并电路组中的第三与门、第四与门的一个输入端分别依次连接至上一级合并电路的一个输出端，第三与门、第四与门的另一个输入端连接至对应级分频电路中与对应数字隔离器相连接的分频电路组的第一D触发器的CLK端、第二D触发器的CLK端，第三与门、第四与门的输出端分别与第一或门的两个输入端相连接，第一或门的输出端形成一路输出端，其中最后一级的第一或门的输出端为倍频电路模块的输出端；对应关系为第n级合并电路对应第1级分频电路、第n-1级合并电路对应第2级分频电路、……、第1级合并电路对应第n级分频电路。