TWI518868B - 積體電路 - Google Patents

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Description

積體電路
本發明是有關於一種積體電路，且特別是有關於一種高速信號的積體電路。
一般電路板上往往配置多個積體電路(integrated circuit,IC)。這些積體電路可能需要共同耦接至電路板上的同一個高速匯流排，以接收同一個高速信號。所述高速信號包括行動式工業處理器介面(Mobile Industry Processor Interface,MIPI)信號、低壓差動信號(low voltage differential signal,LVDS)或是其他高速信號。
這些傳統積體電路各自直接電性耦接至同一個高速匯流排。然而，因積體電路的接腳(pin)上的電容性、接腳至高速匯流排之間信號線的阻抗以及高速匯流排之終端電阻彼此之間的匹配性等因素，會影響高速信號的傳送效率及速度。
本發明提供一種積體電路，可以盡量縮短積體電路與電 路板上的高速匯流排之間信號線的長度。
本發明的一種積體電路包括第一高速信號輸入接腳、第一共同節點、第一高速信號輸出接腳以及核心電路。第一高速信號輸入接腳配置於該積體電路的封裝上。第一共同節點配置於該積體電路中。第一共同節點直接電性耦接至第一高速信號輸入接腳。第一高速信號輸出接腳配置於該封裝上。第一高速信號輸出接腳直接電性耦接至第一共同節點。核心電路配置於該積體電路中。核心電路的第一高速信號輸入端直接電性耦接至該第一共同節點。
在本發明的一實施例中，上述的積體電路更包括第二高速信號輸入接腳、第二共同節點以及第二高速信號輸出接腳。第二高速信號輸入接腳配置於該封裝上。該第一高速信號輸入接腳與該第二高速信號輸入接腳互為差動對。第二共同節點配置於該積體電路中。第二共同節點直接電性耦接至該第二高速信號輸入接腳。第二高速信號輸出接腳配置於該封裝上。該第二高速信號輸出接腳直接電性耦接至該第二共同節點。該第一高速信號輸出接腳與該第二高速信號輸出接腳互為差動對。其中，該核心電路的第二高速信號輸入端直接電性耦接至該第二共同節點。
基於上述，本發明實施例將積體電路與電路板上的高速匯流排之間的信號線內嵌至積體電路中，因此可以盡量縮短積體電路與電路板上的高速匯流排之間信號線的長度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。
100、200、300、400‧‧‧電路板
110、210、310‧‧‧差動匯流排線
120、130、220、230、320、420、430‧‧‧積體電路
140、240、340、440‧‧‧信號源
150、160、250、260‧‧‧信號線
321‧‧‧第一高速信號輸入接腳
322‧‧‧第二高速信號輸入接腳
323‧‧‧第二高速信號輸出接腳
324‧‧‧第一高速信號輸出接腳
325、425‧‧‧阻抗控制電路
326、426‧‧‧核心電路
410‧‧‧匯流排線
421‧‧‧高速信號輸入接腳
424‧‧‧高速信號輸出接腳
CN‧‧‧共同節點
CN1‧‧‧第一共同節點
CN2‧‧‧第二共同節點
圖1是在電路板上多個積體電路共同耦接至同一個高速匯流排的一種範例連接方式示意圖。
圖2是在電路板上多個積體電路共同耦接至同一個高速匯流排的另一種範例連接方式示意圖。
圖3是依照本發明實施例說明一種積體電路的應用情境示意圖。
圖4是依照本發明另一實施例說明一種積體電路的應用情境示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是在電路板100上多個積體電路共同耦接至同一個差動匯流排線110的一種範例連接方式示意圖。電路板100可以是任何類型的電路板，例如印刷電路板(Printed Circuit Board,PCB)、可撓性電路板(flexible circuit board)等。配置在電路板100上的積體電路120與積體電路130均共同耦接至同一個差動匯流排線110，以接收信號源140所提供的高速信號。所述高速信號包括行動式工業處理器介面(Mobile Industry Processor Interface,MIPI)信號、低壓差動信號(low voltage differential signal,LVDS)或是其他高速信號。
以MIPI信號串接兩顆積體電路為例，如圖1所示。積體電路120與積體電路130分別透過信號線150與信號線160共同耦接至差動匯流排線110。另外，積體電路120與積體電路130內部各自配置一個終端電阻。理想上，從差動匯流排線110分接至各積體電路的信號線150與160，其等效阻抗需倍增於分接積體電路數，以及終端電阻的阻值亦需倍增於分接積體電路數，以達到阻抗匹配，使信號傳輸的效率及速度得以優化。例如，圖1所示從差動匯流排線110分接的積體電路數為2。假設差動匯流排線110的阻抗為100Ω，則信號線150與160的阻抗為200Ω，而終端電阻的阻值亦為200Ω。
然而，因為積體電路接腳(pin)上的電容性、信號線及終端電阻的不匹配等因素，會對信號的傳送造成影響。另外，信號線150與160的等效阻抗的倍增，以及終端電阻的倍增，皆會 使前述對信號傳送所造成的影響更加嚴重，干擾高頻信號的傳輸。圖1所示連接方式所需的布局(layout)面積較大，穿層較多，電路板設計不易。
圖2是在電路板200上多個積體電路共同耦接至同一個差動匯流排線210的另一種範例連接方式示意圖。電路板200可以是任何類型的電路板，例如印刷電路板、可撓性電路板等。配置在電路板200上的積體電路220與積體電路230均共同耦接至同一個差動匯流排線210，以接收信號源240所提供的高速信號。所述高速信號包括MIPI信號、LVDS或是其他高速信號。
以MIPI信號串接兩顆IC為例，如圖2所示。積體電路220與積體電路230分別透過信號線250與信號線260共同耦接至差動匯流排線210。由於積體電路230被配置於差動匯流排線210的末端，因此積體電路230內部配置一個終端電阻。積體電路220內部則不需要配置終端電阻。為減少其他因素的影響，本實施例可設計從差動匯流排線210分接至積體電路220的信號線250的等效阻抗相等於從差動匯流排線210分接至積體電路230的信號線260的等效阻抗。假設差動匯流排線210的阻抗為100Ω，則信號線250與260的阻抗亦為100Ω，而配置在積體電路230內部的終端電阻的阻值亦為100Ω。然而，在分接至不同積體電路的分接節點阻抗會有不匹配的現象產生。例如，信號線250的線長越長，影響高頻信號的傳輸越劇烈。所以，在設計電路板200的布局時，須使信號線250盡量縮短，以接近理想的阻抗匹配。
圖3是依照本發明實施例說明一種積體電路的應用情境示意圖。電路板300可以是任何類型的電路板，例如印刷電路板、可撓性電路板等。配置在電路板300上的積體電路320與積體電路230均共同耦接至同一個差動匯流排線310(如圖3以粗線條所繪之差動線對)，以接收信號源340所提供的高速(高頻)差動信號。所述高速差動信號包括MIPI信號、LVDS或是其他差動信號。圖3所示實施例可以參照圖2的相關說明而類推之。不同於圖2所示實施例之處，在於圖3所示實施例將積體電路320與電路板300上的差動匯流排310之間的信號線內嵌至積體電路320中。因此，圖3所示實施例可以盡量縮短積體電路320與差動匯流排310之間的分支信號線的長度。
請參照圖3，積體電路320包括第一高速信號輸入接腳321、第二高速信號輸入接腳322、第一高速信號輸出接腳324、第二高速信號輸出接腳323、阻抗控制電路325以及核心電路326。阻抗控制電路325與核心電路326配置於積體電路320中。第一高速信號輸入接腳321、第二高速信號輸入接腳322、第一高速信號輸出接腳324與第二高速信號輸出接腳323配置於積體電路320的封裝上，以便焊接在電路板300上。其中，第一高速信號輸入接腳321與第二高速信號輸入接腳322互為差動對，而第一高速信號輸出接腳324與第二高速信號輸出接腳323互為差動對。
阻抗控制電路325包括第一共同節點CN1與第二共同節 點CN2。第一高速信號輸入接腳321與第一高速信號輸出接腳324共同直接電性耦接至第一共同節點CN1。第二高速信號輸入接腳322與第二高速信號輸出接腳323共同直接電性耦接至第二共同節點CN2。信號源340與積體電路320之間的差動匯流排310耦接至第一高速信號輸入接腳321與第二高速信號輸入接腳322。，積體電路320與積體電路230之間的差動匯流排310耦接至第一高速信號輸出接腳324與第二高速信號輸出接腳323。也就是說，電路板300上的差動匯流排310的部份路徑被內嵌至積體電路320的阻抗控制電路325中。對於同一信號線(差動匯流排310)，在同一積體電路320上同時擁有輸入的接腳(高速信號輸入接腳321與322)和輸出的接腳(高速信號輸出接腳323與324)。積體電路320外部的信號源340可以透過第一高速信號輸入接腳321、第一共同節點CN1與第一高速信號輸出接腳324而將高速(高頻)差動信號的第一端信號傳輸至其他積體電路(例如積體電路230)，以及該信號源340可以透過第二高速信號輸入接腳322、第二共同節點CN2與第二高速信號輸出接腳323而將該高速(高頻)差動信號的第二端信號傳輸至所述其他積體電路230。
核心電路326的第一高速信號輸入端直接電性耦接至第一共同節點CN1。核心電路326的第二高速信號輸入端直接電性耦接至第二共同節點CN2。於本實施例中，核心電路326包括第一輸入緩衝器以及第二輸入緩衝器。第一輸入緩衝器的輸入端耦接至核心電路326的該第一高速信號輸入端，而第二輸入緩衝器 的輸入端耦接至核心電路326的該第二高速信號輸入端。因此，核心電路326可以透過第一高速信號輸入接腳321與第二高速信號輸入接腳322接收差動匯流排線310之高速(高頻)差動信號。除此之外，由於積體電路320與差動匯流排310之間的信號線(即核心電路326至共同節點CN1與CN2之間的信號線)內嵌至積體電路320中，使得積體電路320與差動匯流排線310之間的分支信號線的長度可以盡量縮短，以接近理想的阻抗匹配。
在積體電路布局設計過程中，設計者可以藉由調整阻抗控制電路325的設計參數來進行阻抗控制，使得阻抗匹配的能力可達到最佳化，進而改善高速(高頻)信號傳輸效率。若第一高速信號輸入接腳321至第一共同節點CN1之間的第一高速信號線被配置在第n層導電層，第n層導電層至第n+1層導電層的距離為H，第n層導電層至第n-1層導電層的距離為H1，所述第一高速信號線的寬度為W，所述第一高速信號線的高度為T，而積體電路320的介電係數為εr，則所述第一高速信號線的特徵阻抗Z0為
阻抗控制電路325的其他信號線(例如第二高速信號輸入接腳322至第二共同節點CN2之間的第二高速信號線)亦可以參照所述第一高速信號線的相關說明。假設所述第一高速信號線(高速信號輸入接腳321至第一共同節點CN1之間的信號線)與 所述第二高速信號線(高速信號輸入接腳322至第二共同節點CN2之間的信號線)的特徵阻抗均為Z0，所述第一高速信號線與所述第二高速信號線均被配置在第n層導電層，第n-1層導電層至第n+1層導電層的距離為H2，而所述第一高速信號線與所述第二高速信號線的距離為S，則所述第一高速信號線與所述第二高速信號線的差動特徵阻抗Zdiff為
依照不同積體電路的厚度以及不同材質，設計者可調整信號線的寬度W、高度T以及/或是距離S，以便跟積體電路外部差動匯流排310的阻抗匹配，而使高速(高頻)信號達到最好的傳輸效率。
圖4是依照本發明另一實施例說明一種積體電路的應用情境示意圖。電路板400可以是任何類型的電路板，例如印刷電路板、可撓性電路板等。配置在電路板400上的積體電路420與積體電路430均共同耦接至同一個匯流排線410(如圖4以粗線條所繪之差動線對)，以接收信號源440所提供的高速(高頻)信號。圖4所示實施例可以參照圖2與圖3的相關說明而類推之。不同於圖3所示實施例之處，在於圖4所示匯流排線410傳送單端信號，而不是差動信號。
請參照圖4，積體電路420包括高速信號輸入接腳421、高速信號輸出接腳424、阻抗控制電路425以及核心電路426。阻 抗控制電路425與核心電路426配置於積體電路420中。高速信號輸入接腳421與高速信號輸出接腳424配置於積體電路420的封裝上，以便焊接在電路板400上。
阻抗控制電路425包括共同節點CN。高速信號輸入接腳421與高速信號輸出接腳424共同直接電性耦接至共同節點CN。信號源440與積體電路420之間的匯流排線410耦接至高速信號輸入接腳421。積體電路420與積體電路430之間的匯流排線410耦接至高速信號輸出接腳424。也就是說，電路板400上的匯流排線410的部份路徑被內嵌至積體電路420的阻抗控制電路425中。對於同一匯流排線線410，在同一積體電路420上同時擁有輸入的接腳421和輸出的接腳424。積體電路420外部的信號源440可以透過高速信號輸入接腳421、共同節點CN與高速信號輸出接腳424而將高速(高頻)信號傳輸至其他積體電路(例如積體電路430)。
核心電路426的高速信號輸入端直接電性耦接至共同節點CN。於本實施例中，核心電路426包括輸入緩衝器。所述輸入緩衝器的輸入端耦接至核心電路426的該高速信號輸入端。因此，核心電路426可以透過高速信號輸入接腳421接收匯流排線410之高速(高頻)信號。除此之外，由於積體電路420與匯流排線410之間的信號線(即核心電路426至共同節點CN之間的信號線)內嵌至積體電路420中，使得積體電路420與匯流排線410之間的分支信號線的長度可以盡量縮短，以接近理想的阻抗匹配。
在積體電路布局設計過程中，設計者可以藉由調整阻抗 控制電路425的設計參數來進行阻抗控制，使得阻抗匹配的能力可達到最佳化，進而改善高速(高頻)信號傳輸效率。假設高速信號輸入接腳421至共同節點CN之間的高速信號線被配置在第n層導電層，第n層導電層至第n+1層導電層的距離為H，第n層導電層至第n-1層導電層的距離為H1，所述高速信號線的寬度為W，所述高速信號線的高度為T，而積體電路420的介電係數為εr，則所述高速信號線的特徵阻抗Z0為
依照不同積體電路的厚度以及不同材質，設計者可調整信號線的寬度W以及/或是高度T，以便跟積體電路外部匯流排線410的阻抗匹配，而使高速(高頻)信號達到最好的傳輸效率。
綜上所述，本發明諸實施例將積體電路與電路板上的高速匯流排之間的分支信號線內嵌至積體電路中，因此可以盡量縮短積體電路與電路板上的高速匯流排之間的分支信號線的長度。因此，上述諸實施例所述積體電路可以滿足「使高速匯流排之分支信號線盡量縮短」的布局設計需求，進而使高速(高頻)信號傳輸路徑更接近理想的阻抗匹配。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
230、320‧‧‧積體電路
300‧‧‧電路板
310‧‧‧差動匯流排線
340‧‧‧信號源
321‧‧‧第一高速信號輸入接腳
322‧‧‧第二高速信號輸入接腳
323‧‧‧第二高速信號輸出接腳
324‧‧‧第一高速信號輸出接腳
325‧‧‧阻抗控制電路
326‧‧‧核心電路
CN1‧‧‧第一共同節點
CN2‧‧‧第二共同節點

Claims (10)

  1. 一種積體電路晶片，包括：一第一高速信號輸入接腳，配置於該積體電路晶片的一封裝上；一第一共同節點，配置於該積體電路晶片中，該第一共同節點直接電性耦接至該第一高速信號輸入接腳；一第一高速信號輸出接腳，配置於該封裝上，該第一高速信號輸出接腳直接電性耦接至該第一共同節點；以及一核心電路，配置於該積體電路晶片中，該核心電路的一第一高速信號輸入端直接電性耦接至該第一共同節點。
  2. 如申請專利範圍第1項所述的積體電路晶片，其中該核心電路包括：一第一輸入緩衝器，其輸入端耦接至該核心電路的該第一高速信號輸入端。
  3. 如申請專利範圍第1項所述的積體電路晶片，其中該核心電路透過該第一高速信號輸入接腳接收一電路板上一匯流排線的一高速信號。
  4. 如申請專利範圍第1項所述的積體電路晶片，其中該積體電路晶片外部的一信號源透過該第一高速信號輸入接腳、該第一共同節點與該第一高速信號輸出接腳而將一高速信號傳輸至其他積體電路晶片。
  5. 如申請專利範圍第1項所述的積體電路晶片，其中若該第 一高速信號輸入接腳至該第一共同節點之間的一第一高速信號線被配置在第n層導電層，第n層導電層至第n+1層導電層的距離為H，第n層導電層至第n-1層導電層的距離為H1，該第一高速信號線的寬度為W，該第一高速信號線的高度為T，而該積體電路晶片的介電係數為εr，則該第一高速信號線的特徵阻抗Z0為
  6. 如申請專利範圍第1項所述的積體電路晶片，更包括一第二高速信號輸入接腳，配置於該封裝上，其中該第一高速信號輸入接腳與該第二高速信號輸入接腳互為差動對；一第二共同節點，配置於該積體電路晶片中，該第二共同節點直接電性耦接至該第二高速信號輸入接腳；以及一第二高速信號輸出接腳，配置於該封裝上，該第二高速信號輸出接腳直接電性耦接至該第二共同節點，其中該第一高速信號輸出接腳與該第二高速信號輸出接腳互為差動對；其中該核心電路的一第二高速信號輸入端直接電性耦接至該第二共同節點。
  7. 如申請專利範圍第6項所述的積體電路晶片，其中該核心電路包括：一第一輸入緩衝器，其輸入端耦接至該核心電路的該第一高速信號輸入端；以及一第二輸入緩衝器，其輸入端耦接至該核心電路的該第二高 速信號輸入端。
  8. 如申請專利範圍第6項所述的積體電路晶片，其中該核心電路透過該第一高速信號輸入接腳與該第二高速信號輸入接腳接收一電路板上一差動匯流排線的一高速差動信號。
  9. 如申請專利範圍第6項所述的積體電路晶片，其中該積體電路晶片外部的一信號源透過該第一高速信號輸入接腳、該第一共同節點與該第一高速信號輸出接腳而將一高速差動信號的一第一端信號傳輸至其他積體電路晶片，以及該信號源透過該第二高速信號輸入接腳、該第二共同節點與該第二高速信號輸出接腳而將該高速差動信號的一第二端信號傳輸至所述其他積體電路晶片。
  10. 如申請專利範圍第6項所述的積體電路晶片，其中若該第一高速信號輸入接腳至該第一共同節點之間的一第一高速信號線與該第二高速信號輸入接腳至該第二共同節點之間的一第二高速信號線均被配置在第n層導電層，第n-1層導電層至第n+1層導電層的距離為H2，該第一高速信號線與該第二高速信號線的特徵阻抗為Z0，而該第一高速信號線與該第二高速信號線的距離為S，則該第一高速信號線與該第二高速信號線的差動特徵阻抗Zdiff為
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