CN103996677B - 集成电路 - Google Patents

Abstract

本发明提供一种集成电路，包括高速信号输入引脚、共同节点、高速信号输出引脚以及核心电路。高速信号输入引脚与高速信号输出引脚配置于集成电路的封装上。共同节点与核心电路配置于该集成电路中。共同节点直接电性耦接至高速信号输入引脚。高速信号输出引脚直接电性耦接至共同节点。核心电路的高速信号输入端直接电性耦接至该共同节点。

Description

集成电路

技术领域

本发明是有关于一种集成电路，且特别是有关于一种高速信号的集成电路。

背景技术

一般电路板上往往配置多个集成电路(integrated circuit，IC)。这些集成电路可能需要共同耦接至电路板上的同一个高速总线，以接收同一个高速信号。所述高速信号包括移动产业处理器接口(Mobile Industry Processor Interface，MIPI)信号、低压差分信号(low vol tage differential signal，LVDS)或是其他高速信号。

这些传统集成电路各自直接电性耦接至同一个高速总线。然而，因集成电路的引脚(pin)上的电容性、引脚至高速总线之间信号线的阻抗以及高速总线的终端电阻彼此之间的匹配性等因素，会影响高速信号的传送效率及速度。

发明内容

本发明提供一种集成电路，可以尽量缩短集成电路与电路板上的高速总线之间信号线的长度。

本发明的一种集成电路包括第一高速信号输入引脚、第一共同节点、第一高速信号输出引脚以及核心电路。第一高速信号输入引脚配置于该集成电路的封装上。第一共同节点配置于该集成电路中。第一共同节点直接电性耦接至第一高速信号输入引脚。第一高速信号输出引脚配置于该封装上。第一高速信号输出引脚直接电性耦接至第一共同节点。核心电路配置于该集成电路中。核心电路的第一高速信号输入端直接电性耦接至该第一共同节点。

在本发明的一实施例中，上述的集成电路还包括第二高速信号输入引脚、第二共同节点以及第二高速信号输出引脚。第二高速信号输入引脚配置于该封装上。该第一高速信号输入引脚与该第二高速信号输入引脚互为差分对(differential pair)。第二共同节点配置于该集成电路中。第二共同节点直接电性耦接至该第二高速信号输入引脚。第二高速信号输出引脚配置于该封装上。该第二高速信号输出引脚直接电性耦接至该第二共同节点。该第一高速信号输出引脚与该第二高速信号输出引脚互为差分对。其中，该核心电路的第二高速信号输入端直接电性耦接至该第二共同节点。

基于上述，本发明实施例将集成电路与电路板上的高速总线之间的信号线内嵌至集成电路中，因此可以尽量缩短集成电路与电路板上的高速总线之间信号线的长度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是在电路板上多个集成电路共同耦接至同一个高速总线的一种范例连接方式示意图；

图2是在电路板上多个集成电路共同耦接至同一个高速总线的另一种范例连接方式示意图；

图3是本发明实施例说明的一种集成电路的应用情境示意图；

图4是本发明另一实施例说明的一种集成电路的应用情境示意图。

附图标记说明：

100、200、300、400：电路板；

110、210、310：差分总线；

120、130、220、230、320、420、430：集成电路；

140、240、340、440：信号源；

150、160、250、260：信号线；

321：第一高速信号输入引脚；

322：第二高速信号输入引脚；

323：第二高速信号输出引脚；

324：第一高速信号输出引脚；

325、425：阻抗控制电路；

326、426：核心电路；

410：总线；

421：高速信号输入引脚；

424：高速信号输出引脚；

CN：共同节点；

CN1：第一共同节点；

CN2：第二共同节点。

具体实施方式

在本案说明书全文(包括权利要求书)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图1是在电路板100上多个集成电路共同耦接至同一个差分总线110的一种范例连接方式示意图。电路板100可以是任何类型的电路板，例如印刷电路板(Printed CircuitBoard，PCB)、柔性电路板(flexible circuit board)等。配置在电路板100上的集成电路120与集成电路130均共同耦接至同一个差分总线110，以接收信号源140所提供的高速信号。所述高速信号包括移动产业处理器接口(Mobile Industry Processor Interface，MIPI)信号、低压差分信号(low voltage differential signal，LVDS)或是其他高速信号。

以MIPI信号串接两个集成电路为例，如图1所示。集成电路120与集成电路130分别通过信号线150与信号线160共同耦接至差分总线110。另外，集成电路120与集成电路130内部各自配置一个终端电阻。理想上，从差分总线110分接至各集成电路的信号线150与160，其等效阻抗需倍增于分接集成电路数，以及终端电阻的阻值也需倍增于分接集成电路数，以达到阻抗匹配，使信号传输的效率及速度得以优化。例如，图1所示从差分总线110分接的集成电路数为2。假设差分总线110的阻抗为100Ω，则信号线150与160的阻抗为200Ω，而终端电阻的阻值也为200Ω。

然而，因为集成电路引脚(pin)上的电容性、信号线及终端电阻的不匹配等因素，会对信号的传送造成影响。另外，信号线150与160的等效阻抗的倍增，以及终端电阻的倍增，都会使前述对信号传送所造成的影响更加严重，干扰高频信号的传输。图1所示连接方式所需的布局(layout)面积较大，穿层较多，电路板设计不易。

图2是在电路板200上多个集成电路共同耦接至同一个差分总线210的另一种范例连接方式示意图。电路板200可以是任何类型的电路板，例如印刷电路板、柔性电路板等。配置在电路板200上的集成电路220与集成电路230均共同耦接至同一个差分总线210，以接收信号源240所提供的高速信号。所述高速信号包括MIPI信号、LVDS或是其他高速信号。

以MIPI信号串接两个集成电路为例，如图2所示。集成电路220与集成电路230分别通过信号线250与信号线260共同耦接至差分总线210。由于集成电路230被配置于差分总线210的末端，因此集成电路230内部配置一个终端电阻。集成电路220内部则不需要配置终端电阻。为减少其他因素的影响，本实施例可设计从差分总线210分接至集成电路220的信号线250的等效阻抗相等于从差分总线210分接至集成电路230的信号线260的等效阻抗。假设差分总线210的阻抗为100Ω，则信号线250与260的阻抗也为100Ω，而配置在集成电路230内部的终端电阻的阻值也为100Ω。然而，在分接至不同集成电路的分接节点阻抗会有不匹配的现象产生。例如，信号线250的线长越长，影响高频信号的传输越剧烈。所以，在设计电路板200的布局时，须使信号线250尽量缩短，以接近理想的阻抗匹配。

图3是本发明实施例说明的一种集成电路的应用情境示意图。电路板300可以是任何类型的电路板，例如印刷电路板、柔性电路板等。配置在电路板300上的集成电路320与集成电路230均共同耦接至同一个差分总线310(如图3以粗线条示出的差分线对)，以接收信号源340所提供的高速(高频)差分信号。所述高速差分信号包括MIPI信号、LVDS或是其他差分信号。图3所示实施例可以参照图2的相关说明而类推。不同于图2所示实施例之处，在于图3所示实施例将集成电路320与电路板300上的差分总线310之间的信号线内嵌至集成电路320中。因此，图3所示实施例可以尽量缩短集成电路320与差分总线310之间的分支信号线的长度。

请参照图3，集成电路320包括第一高速信号输入引脚321、第二高速信号输入引脚322、第一高速信号输出引脚324、第二高速信号输出引脚323、阻抗控制电路325以及核心电路326。阻抗控制电路325与核心电路326配置于集成电路320中。第一高速信号输入引脚321、第二高速信号输入引脚322、第一高速信号输出引脚324与第二高速信号输出引脚323配置于集成电路320的封装上，以便焊接在电路板300上。其中，第一高速信号输入引脚321与第二高速信号输入引脚322互为差分对(differential pair)，而第一高速信号输出引脚324与第二高速信号输出引脚323互为差分对。

阻抗控制电路325包括第一共同节点CN1与第二共同节点CN2。第一高速信号输入引脚321与第一高速信号输出引脚324共同直接电性耦接至第一共同节点CN1。第二高速信号输入引脚322与第二高速信号输出引脚323共同直接电性耦接至第二共同节点CN2。信号源340与集成电路320之间的差分总线310耦接至第一高速信号输入引脚321与第二高速信号输入引脚322。集成电路320与集成电路230之间的差分总线310耦接至第一高速信号输出引脚324与第二高速信号输出引脚323。也就是说，电路板300上的差分总线310的部份路径被内嵌至集成电路320的阻抗控制电路325中。对于同一信号线(差分总线310)，在同一集成电路320上同时拥有输入的引脚(高速信号输入引脚321与322)和输出的引脚(高速信号输出引脚323与324)。集成电路320外部的信号源340可以通过第一高速信号输入引脚321、第一共同节点CN1与第一高速信号输出引脚324而将高速(高频)差分信号的第一端信号传输至其他集成电路(例如集成电路230)，以及该信号源340可以通过第二高速信号输入引脚322、第二共同节点CN2与第二高速信号输出引脚323而将该高速(高频)差分信号的第二端信号传输至所述其他集成电路230。

核心电路326的第一高速信号输入端直接电性耦接至第一共同节点CN1。核心电路326的第二高速信号输入端直接电性耦接至第二共同节点CN2。在本实施例中，核心电路326包括第一输入缓冲器以及第二输入缓冲器。第一输入缓冲器的输入端耦接至核心电路326的该第一高速信号输入端，而第二输入缓冲器的输入端耦接至核心电路326的该第二高速信号输入端。因此，核心电路326可以通过第一高速信号输入引脚321与第二高速信号输入引脚322接收差分总线310的高速(高频)差分信号。除此之外，由于集成电路320与差分总线310之间的信号线(即核心电路326至共同节点CN1与CN2之间的信号线)内嵌至集成电路320中，使得集成电路320与差分总线310之间的分支信号线的长度可以尽量缩短，以接近理想的阻抗匹配。

在集成电路布局设计过程中，设计者可以通过调整阻抗控制电路325的设计参数来进行阻抗控制，使得阻抗匹配的能力可达到最佳化，进而改善高速(高频)信号传输效率。若第一高速信号输入引脚321至第一共同节点CN1之间的第一高速信号线被配置在第n层导电层，第n层导电层至第n+1层导电层的距离为H，第n层导电层至第n-1层导电层的距离为H₁，所述第一高速信号线的宽度为W，所述第一高速信号线的高度为T，而集成电路320的介电常数为εr，则所述第一高速信号线的特征阻抗Z0为

$Z_0=\frac{80}{\sqrt{{\mathrm{\ϵ}}_r}}\mathrm{Ln}\left[\frac{1.9(2H+T)}{0.8W+T}\right](1-\frac{H}{4H_1}).$

阻抗控制电路325的其他信号线(例如第二高速信号输入引脚322至第二共同节点CN2之间的第二高速信号线)也可以参照所述第一高速信号线的相关说明。假设所述第一高速信号线(高速信号输入引脚321至第一共同节点CN1之间的信号线)与所述第二高速信号线(高速信号输入引脚322至第二共同节点CN2之间的信号线)的特征阻抗均为Z₀，所述第一高速信号线与所述第二高速信号线均被配置在第n层导电层，第n-1层导电层至第n+1层导电层的距离为H₂，而所述第一高速信号线与所述第二高速信号线的距离为S，则所述第一高速信号线与所述第二高速信号线的差分特征阻抗Z_diff为

$Z_{\mathrm{diff}}=2\×Z_0\×(1-0.347\×e^{-2.9\×\frac{S}{H_2}}).$

依照不同集成电路的厚度以及不同材质，设计者可调整信号线的宽度W、高度T以及/或是距离S，以便跟集成电路外部差分总线310的阻抗匹配，而使高速(高频)信号达到最好的传输效率。

图4是本发明另一实施例说明的一种集成电路的应用情境示意图。电路板400可以是任何类型的电路板，例如印刷电路板、柔性电路板等。配置在电路板400上的集成电路420与集成电路430均共同耦接至同一个总线410(如图4以粗线条示出的差分线对)，以接收信号源440所提供的高速(高频)信号。图4所示实施例可以参照图2与图3的相关说明而类推。不同于图3所示实施例之处，在于图4所示总线410传送单端信号，而不是差分信号。

请参照图4，集成电路420包括高速信号输入引脚421、高速信号输出引脚424、阻抗控制电路425以及核心电路426。阻抗控制电路425与核心电路426配置于集成电路420中。高速信号输入引脚421与高速信号输出引脚424配置于集成电路420的封装上，以便焊接在电路板400上。

阻抗控制电路425包括共同节点CN。高速信号输入引脚421与高速信号输出引脚424共同直接电性耦接至共同节点CN。信号源440与集成电路420之间的总线410耦接至高速信号输入引脚421。集成电路420与集成电路430之间的总线410耦接至高速信号输出引脚424。也就是说，电路板400上的总线410的部份路径被内嵌至集成电路420的阻抗控制电路425中。对于同一总线410，在同一集成电路420上同时拥有输入的引脚421和输出的引脚424。集成电路420外部的信号源440可以通过高速信号输入引脚421、共同节点CN与高速信号输出引脚424而将高速(高频)信号传输至其他集成电路(例如集成电路430)。

核心电路426的高速信号输入端直接电性耦接至共同节点CN。在本实施例中，核心电路426包括输入缓冲器。所述输入缓冲器的输入端耦接至核心电路426的该高速信号输入端。因此，核心电路426可以通过高速信号输入引脚421接收总线410的高速(高频)信号。除此之外，由于集成电路420与总线410之间的信号线(即核心电路426至共同节点CN之间的信号线)内嵌至集成电路420中，使得集成电路420与总线410之间的分支信号线的长度可以尽量缩短，以接近理想的阻抗匹配。

在集成电路布局设计过程中，设计者可以通过调整阻抗控制电路425的设计参数来进行阻抗控制，使得阻抗匹配的能力可达到最佳化，进而改善高速(高频)信号传输效率。假设高速信号输入引脚421至共同节点CN之间的高速信号线被配置在第n层导电层，第n层导电层至第n+1层导电层的距离为H，第n层导电层至第n-1层导电层的距离为H1，所述高速信号线的宽度为W，所述高速信号线的高度为T，而集成电路420的介电常数为εr，则所述高速信号线的特征阻抗Z₀为

$Z_0=\frac{80}{\sqrt{{\mathrm{\ϵ}}_r}}\mathrm{Ln}\left[\frac{1.9(2H+T)}{0.8W+T}\right](1-\frac{H}{4H_1}).$

依照不同集成电路的厚度以及不同材质，设计者可调整信号线的宽度W以及/或是高度T，以便跟集成电路外部差分总线410的阻抗匹配，而使高速(高频)信号达到最好的传输效率。

综上所述，本发明诸实施例将集成电路与电路板上的高速总线之间的分支信号线内嵌至集成电路中，因此可以尽量缩短集成电路与电路板上的高速总线之间的分支信号线的长度。因此，上述诸实施例所述集成电路可以满是使高速总线的分支信号线尽量缩短的布局设计需求，进而使高速(高频)信号传输路径更接近理想的阻抗匹配。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种集成电路，其特征在于，包括：

一第一高速信号输入引脚，配置于该集成电路的一封装上；

一阻抗控制电路，包括一第一共同节点，该第一共同节点配置于该集成电路中，该第一共同节点直接电性耦接至该第一高速信号输入引脚；

一第一高速信号输出引脚，配置于该封装上，该第一高速信号输出引脚直接电性耦接至该第一共同节点；以及

一核心电路，配置于该集成电路中，该核心电路的一第一高速信号输入端直接电性耦接至该第一共同节点。

2.根据权利要求1所述的集成电路，其特征在于，该核心电路包括：

一第一输入缓冲器，其输入端耦接至该核心电路的该第一高速信号输入端。

3.根据权利要求1所述的集成电路，其特征在于，该核心电路通过该第一高速信号输入引脚接收一电路板上一总线的一高速信号。

4.根据权利要求1所述的集成电路，其特征在于，该集成电路外部的一信号源通过该第一高速信号输入引脚、该第一共同节点与该第一高速信号输出引脚而将一高速信号传输至其他集成电路。

5.根据权利要求1所述的集成电路，其特征在于，若该第一高速信号输入引脚至该第一共同节点之间的一第一高速信号线被配置在第n层导电层，第n层导电层至第n+1层导电层的距离为H，第n层导电层至第n-1层导电层的距离为H₁，该第一高速信号线的宽度为W，该第一高速信号线的高度为T，而该集成电路的介电常数为ε_r，则该第一高速信号线的特征阻抗Z₀为

$Z_0=\frac{80}{\sqrt{{\mathrm{\ϵ}}_r}}Ln\[\frac{1.9(2H+T)}{0.8W+T}\](1-\frac{H}{4H_1}).$

6.根据权利要求1所述的集成电路，其特征在于，还包括

一第二高速信号输入引脚，配置于该封装上，其中该第一高速信号输入引脚与该第二高速信号输入引脚互为差分对；

一第二共同节点，配置于该集成电路中，该第二共同节点直接电性耦接至该第二高速信号输入引脚；以及

一第二高速信号输出引脚，配置于该封装上，该第二高速信号输出引脚直接电性耦接至该第二共同节点，其中该第一高速信号输出引脚与该第二高速信号输出引脚互为差分对；

其中该核心电路的一第二高速信号输入端直接电性耦接至该第二共同节点。

7.根据权利要求6所述的集成电路，其特征在于，该核心电路包括：

一第一输入缓冲器，其输入端耦接至该核心电路的该第一高速信号输入端；以及

一第二输入缓冲器，其输入端耦接至该核心电路的该第二高速信号输入端。

8.根据权利要求6所述的集成电路，其特征在于，该核心电路通过该第一高速信号输入引脚与该第二高速信号输入引脚接收一电路板上一差分总线的一高速差分信号。

9.根据权利要求6所述的集成电路，其特征在于，该集成电路外部的一信号源通过该第一高速信号输入引脚、该第一共同节点与该第一高速信号输出引脚而将一高速差分信号的一第一端信号传输至其他集成电路，以及该信号源通过该第二高速信号输入引脚、该第二共同节点与该第二高速信号输出引脚而将该高速差分信号的一第二端信号传输至所述其他集成电路。

10.根据权利要求6所述的集成电路，其特征在于，若该第一高速信号输入引脚至该第一共同节点之间的一第一高速信号线与该第二高速信号输入引脚至该第二共同节点之间的一第二高速信号线均被配置在第n层导电层，第n-1层导电层至第n+1层导电层的距离为H₂，该第一高速信号线与该第二高速信号线的特征阻抗为Z₀，而该第一高速信号线与该第二高速信号线的距离为S，则该第一高速信号线与该第二高速信号线的差分特征阻抗Z_diff为

$Z_{diff}=2\×Z_0\×(1-0.347\×e^{-2.9\×\frac{S}{H_2}}).$