CN102435935A - 扫描测试方法 - Google Patents
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Abstract
一种扫描测试方法，包括：在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，第一存储器存储地址的顺序与关键节点的次序相匹配，扫描测试图形包括与关键节点相对应的输入图形、与输入图形相对应的标准输出结果；按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试；获取与输入图形相对应输出结果，将输出结果与标准输出结果进行比较，并将比较结果按照关键节点的次序依次写入第二存储器中，第二存储器存储地址的顺序与关键节点的次序相匹配；基于第二存储器中的比较结果，获知与第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态。本发明可以降低扫描测试成本。
Description
技术领域
本发明涉及集成电路测试领域，尤其涉及一种集成电路的扫描测试方法。
背景技术
随着电子产品向小型化方向发展，在手提电脑、CPU电路、微型移动通信电路(手机等)、数字音视频电路、通信整机、数码相机等消费类电子领域的大规模集成电路(Integrated Circuit，IC)和超大规模集成电路(Very LargeScale Integration，VLSI)，要求半导体芯片的外形做得更小更薄。
在集成电路制造过程中，需要对形成的集成电路进行测试，以确保它能基本满足器件的特征或设计规格书，具体地，所述测试通常包括电压、电流、时序和功能的验证。如果测试出的结果不符合规格书，那么集成电路会被测试过程判为失效。
现有的集成电路测试包括功能测试(function test)、扫描测试(scan test)等多种测试程序。其中功能测试是向集成电路输入信号，然后测试集成电路的输出信号，以验证所述集成电路是否能正确实现所设计的逻辑功能。而通常所述IC和VLSI会包含上百万甚至上千万电子元件。如何验证所述电子元件是否处于正常工作的状态，则需要进行扫描测试。通过扫描测试的方式，可以提高集成电路的可靠性，同时，研发人员可以根据扫描测试的结果对集成电路进行修正，以提高集成电路的良率。
所述集成电路的扫描测试指的是，将集成电路内所有电子元件串联为一测试通路，并将每个集成电路的关键节点均连接至一个移位寄存器，进行扫描测试时，向所述集成电路的测试通路输入扫描测试图形(scan pattern)，并将关键节点的输出结果写入移位寄存器，从而可以获知关键节点处对应的电子元件工作是否正常。
实际应用中，由于所述IC和VLSI会包含上百万甚至上千万电子元件，而每个电子元件对应的扫描测试图形有所不同，在向所述集成电路的各个电子元件依次输入对应的扫描测试图形时，扫描测试机台需提供每通道上百兆的存储深度的存储器，以记录依次序排列的各个扫描测试图形。这对存储器的要求较高，从而增加了扫描测试的成本。
发明内容
本发明解决的问题是提供一种可降低测试成本的扫描测试方法。
为了解决上述问题，本发明提供一种扫描测试方法，包括：在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，所述第一存储器存储地址的顺序与所述关键节点的次序相匹配，所述扫描测试图形包括与关键节点相对应的输入图形、与所述输入图形相对应的标准输出结果；按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试；获取与所述输入图形相对应输出结果，将所述输出结果与标准输出结果进行比较，并将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中，所述第二存储器存储地址的顺序与所述关键节点的次序相匹配；基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态。
可选地，所述扫描测试方法采用Kalos测试机台进行测试，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤之前，将集成电路的扫描测试图形转换为与第一存储器相匹配的格式。
可选地，所述第一存储器为数据缓冲存储器，所述将集成电路的扫描测试图形转换为第一存储器相匹配的格式的步骤包括：将扫描测试图形转换为HEX格式。
可选地，包括：若集成电路的关键节点的输出结果不确定，在所述按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试的步骤之前，在第二存储器中与所述关键节点相对应的存储地址处预先进行标记，在将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中的步骤中，所述第二存储器中预先进行标记的存储地址处不再写入比较结果。
可选地，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤包括：依次写入与各集成电路的关键节点相对应的输入图形，在写完输入图形之后，开始写入与所述集成电路的关键节点相对应的标准输出结果。
可选地，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤包括：写入与第一关键节点相对应的输入图形，随后在相邻存储地址写入与所述第一关键节点相对应的标准输出结果，之后在相邻存储地址写入与所述第二关键节点对应的输入图形，随后在相邻存储地址写入与所述第二关键节点相对应的标准输出结果，直至将所有的输入图形和输出结果写入第一存储器中。
可选地，所述将所述输出结果与标准输出结果进行比较，并将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中的步骤包括：如果所述输出结果与所述标准输出结果相同，在所述第二存储器相应存储地址处写入“0”，如果所述输出结果与所述标准输出结果不相同，在所述第二存储器相应存储地址处写入“1”。
可选地，所述基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态的步骤包括：相对于在第二存储器中写入比较结果之前，如果第二存储器中“1”的个数有所增加，则所述集成电路未通过扫描测试，如果第二存储器中“1”的个数未增加，则所述集成电路通过了扫描测试。
可选地，所述基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态的步骤包括：基于所述第二存储器中增加的“1”的存储地址获知集成电路中未处于正常工作状态的关键节点的位置。
与现有技术相比，本发明具有以下优点：
1.按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，所述第一存储器存储地址的顺序与所述关键节点的次序相匹配，因此基于所述存储地址，可以获知各电子元件对应的扫描测试图形的顺序，从而对第一存储器的存储深度的要求较低，降低了扫描测试成本。
2.所述扫描测试方法可在对存储器进行测试的Kalos测试机台上进行，降低了扫描测试的成本。
附图说明
图1是本发明扫描测试方法一实施方式的流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
现有技术中，存储器测试机台的价格较低。然而对存储器进行测试时使用的测试图形为有规律的变化的测试图形，并且至少有两个较大的DRAM存储器用来存储代码或用来收集被测存储器的失效信息，这与逻辑集成电路测试图形有所不同(对应于集成电路中上千万电子元件，其对应的扫描测试图形有所不同)。为了降低集成电路扫描测试的成本，本发明的发明提供一种可在存储器测试机台上实现逻辑集成电路扫描测试的方法。
为了解决现有技术的问题，本发明提供一种扫描测试方法，参考图1示出了本发明扫描测试方法一实施方式的流程示意图，所述扫描测试方法大致包括以下步骤：
S1，在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，所述第一存储器存储地址的顺序与所述关键节点的次序相匹配，所述扫描测试图形包括与关键节点相对应的输入图形、与所述输入图形相对应的标准输出结果；
S2，按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试；
S3，获取与所述输入图形相对应输出结果，将所述输出结果与标准输出结果进行比较，并将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中，所述第二存储器存储地址的顺序与所述关键节点的次序相匹配；
S4，基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态。
下面结合具体实施例和附图，对本发明扫描测试方法的技术方案做详细介绍。
执行步骤S1，本实施例中，采用进行存储器测试的Kalos测试机台进行测试，但是本发明并不限制于此。所述Kalos测试机台包括分别用来存储测试图形、用来存储测试结果的存储器。
所述Kalos测试机台中第一存储器为用于存储测试图形的存储器，具体地，所述第一存储器为数据缓冲存储器(Data Buffer Memory，DBM)。
较佳地，在将扫描测试图形写入所述第一存储器之前，需将集成电路的扫描测试图形转换为与第一存储器相匹配的格式。具体地，将扫描测试图形转换为与DBM相匹配的HEX格式。例如，所述扫描测试图形为2进制，而所述HEX格式的数据为16进制。
在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，所述第一存储器存储地址的顺序与所述关键节点的次序相匹配。在进行扫描测试时，集成电路中关键节点会依次接收到与其对应的扫描测试图形，此处所述关键节点的次序指的是按照关键节点接收扫描测试图形的次序。由于第一存储器中每个存储单元均有相应的存储地址，在第一存储器中存储扫描测试图形时，依照关键节点的次序在存储地址对应的存储单元中存储信息，从而使第一存储器中存储扫描测试图形的存储地址的顺序与所述关键节点的次序相同。
此处，所述扫描测试图形包括输入图形、以及与所述输入图形相对应的标准输出结果。具体地，在第一存储器中按照第一存储器存储地址依次写入扫描测试图形时，可从第一存储器存储地址开始在不同的存储地址依次写入与各集成电路的关键节点相对应的输入图形。在写完输入图形之后，开始写入与所述集成电路的关键节点相对应的标准输出结果。在其他实施例中，还可以是从第一存储器存储地址开始写入与第一关键节点相对应的输入图形，随后在相邻存储地址写入与所述第一关键节点相对应的标准输出结果，之后在相邻存储地址写入与所述第二关键节点对应的输入图形，随后在相邻存储地址写入与所述第二关键节点相对应的标准输出结果，……，直至将所有的输入图形和输出结果写入第一存储器中。本发明对扫描测试图形的写入方式不做限制。
需要说明的是，此处所述与输入图形相对应的标准输出结果指的是，向集成电路的关键节点输入所述输入图形时，电子元件处于正常工作状态时应该输出的输出结果。由于集成电路的设计方式是已知的，在向集成电路输入特定输入图形时，集成电路中关键节点的输出结果亦为已知。
由于所述扫描测试图形按照第一存储器的存储地址依次写入，因此基于所述存储地址，可以获知各电子元件对应的扫描测试图形的顺序，从而无需为每一个通道分别准备一个存储深度较大的存储器，使用Kalos测试机台的数据缓冲存储器即可，降低了扫描测试的成本。
此外，在Kalos测试机台中的第一存储器的不同存储地址位置处记录的输入图形为不具有周期性的图形。
执行步骤S2，由于扫描测试图形的写入方式已知，按照第一存储器的存储地址，依次将输入图形输入至集成电路中，对集成电路的关键节点进行扫描测试。
执行步骤S3，在向集成电路的关键节点输入所述输入图形的同时，与所述集成电路关键节点相对应的移位寄存器中会保存输出结果，从所述移位寄存器中获取与所述集成电路关键节点相对应的输出结果。
从所述第一存储器中的相应存储地址处获得与所述集成电路关键节点相对应的标准输出结果，对所述输出结果和标准输出结果进行比较。如果相同，表示所述关键节点处于正常工作状态，如果不相同，标示所述关键节点处于失效状态。
具体地，如果所述输出结果和标准输出结果相同，记录比较结果为“0”，如果所述输出结果和标准输出结果不相同，记录比较结果为“1”，并将所述记录结果发送至第二存储器中，本实施例中从第二存储器中的起始地址开始记录所述比较结果，但是本发明并不限制于此。
执行步骤S4，Kalos测试机台包括第二存储器，用于存储比较结果。具体地，不断地向所述集成电路的关键节点输入所述输入图形进行测试，之后进行比较，并将比较结果输入至第二存储器中。这样所述第二存储器从起始地址依序存储了各集成电路关键节点相对应的比较结果。
具体地，由于比较结果为“1”表示关键节点处于失效状态，计算所述第二存储器中“1”的数量，如果与第二存储器中写入比较结果之前相比，第二存储器中“1”的数量有所增加，那么所述集成电路没有通过扫描测试。由于本实施例中，所述第二存储器之前未写入“1”，因此如果最终第二存储器中“1”的数量大于0，那么所述集成电路没有通过扫描测试，基于所述“1”的存储地址位置可以获得与所述存储地址位置对应的集成电路的关键节点位置，从而可对所述集成电路关键节点处的电子元件进行定位分析。
需要说明的是，在上述实施例中以集成电路的每个关键节点具有确定的标准输出结果为例，但是实际应用中，集成电路的部分关键节点的输出结果可以是不确定的，例如，所述关键节点输出结果可以是“1”，也可以是“0”。
对于集成电路的部分关键节点的输出结果不确定(例如所述部分关键节点的输出结果有可能为“1”，也有可能为“0”，所述“1”“0”的输出结果都是关键节点正常工作时的输出结果)的实施例，需在对集成电路进行扫描测试之前，在第二存储器中与所述关键节点相对应的存储地址处预先进行标记，所述第二存储器中预先进行标记的存储地址处不再写入比较结果，具体地可以标记为“1”，但是本发明对此不做限制。
这样，在执行步骤S4时，与在第二存储器中写入比较结果之前相比，如果第二存储器中“1”的数量没有增加，则表示集成电路关键节点的各电子元件处于正常工作状态，如果第二存储器中“1”的数量有所增加则表示集成电路未通过所述扫描测试，从而对集成电路实现了扫描测试。
由于Kalos测试机台可执行上述步骤S1～S4，本发明的集成电路扫描测试方法可以再用于进行存储器测试的测试机台上进行，从而节省了测试成本。
此外，需要说明的是，上述实施例以在进行存储器测试的测试机台上进行集成电路扫描测试为例，但是本发明并不限制于此，还可以是在其他测试机台上进行所述集成电路扫描测试，因为本发明对逻辑集成电路每个信号的测试图形的存储深度要求不高，可以降低测试成本。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种扫描测试方法，其特征在于，包括：
在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形，所述第一存储器存储地址的顺序与所述关键节点的次序相匹配，所述扫描测试图形包括与关键节点相对应的输入图形、与所述输入图形相对应的标准输出结果；
按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试；
获取与所述输入图形相对应输出结果，将所述输出结果与标准输出结果进行比较，并将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中，所述第二存储器存储地址的顺序与所述关键节点的次序相匹配；
基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态。
2.如权利要求1所述的扫描测试方法，其特征在于，所述扫描测试方法采用Kalos测试机台进行测试，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤之前，将集成电路的扫描测试图形转换为与第一存储器相匹配的格式。
3.如权利要求2所述的扫描测试方法，其特征在于，所述第一存储器为数据缓冲存储器，所述将集成电路的扫描测试图形转换为第一存储器相匹配的格式的步骤包括：将扫描测试图形转换为HEX格式。
4.如权利要求1所述的扫描测试方法，其特征在于，包括：若集成电路的关键节点的输出结果不确定，在所述按照第一存储器存储地址的顺序依次将输入图形输入至集成电路中进行扫描测试的步骤之前，在第二存储器中与所述关键节点相对应的存储地址处预先进行标记，在将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中的步骤中，所述第二存储器中预先进行标记的存储地址处不再写入比较结果。
5.如权利要求1所述的扫描测试方法，其特征在于，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤包括：依次写入与各集成电路的关键节点相对应的输入图形，在写完输入图形之后，开始写入与所述集成电路的关键节点相对应的标准输出结果。
6.如权利要求1所述的扫描测试方法，其特征在于，所述在第一存储器中按照集成电路中关键节点的次序依次写入与关键节点相对应的扫描测试图形的步骤包括：写入与第一关键节点相对应的输入图形，随后在相邻存储地址写入与所述第一关键节点相对应的标准输出结果，之后在相邻存储地址写入与所述第二关键节点对应的输入图形，随后在相邻存储地址写入与所述第二关键节点相对应的标准输出结果，直至将所有的输入图形和输出结果写入第一存储器中。
7.如权利要求1所述的扫描测试方法，其特征在于，所述将所述输出结果与标准输出结果进行比较，并将所述比较结果按照集成电路中关键节点的次序依次写入第二存储器中的步骤包括：如果所述输出结果与所述标准输出结果相同，在所述第二存储器相应存储地址处写入“0”，如果所述输出结果与所述标准输出结果不相同，在所述第二存储器相应存储地址处写入“1”。
8.如权利要求7所述的扫描测试方法，其特征在于，所述基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态的步骤包括：相对于在第二存储器中写入比较结果之前，如果第二存储器中“1”的个数有所增加，则所述集成电路未通过扫描测试，如果第二存储器中“1”的个数未增加，则所述集成电路通过了扫描测试。
9.如权利要求8所述的扫描测试方法，其特征在于，所述基于所述第二存储器中的比较结果，获知与所述第二存储器存储地址相对应的集成电路中关键节点是否处于正常工作状态的步骤包括：基于所述第二存储器中增加的“1”的存储地址获知集成电路中未处于正常工作状态的关键节点的位置。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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