CN210270062U - 数字量产测试机 - Google Patents
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Abstract
本申请公开了一种数字量产测试机，其中，所述数字量产测试机通过向量读取模块读取存储于外部设备中的数字测试向量，使得所述数字测试向量的规模不再受限于FPGA内置的RAM的存储能力的限制，只需设置能够满足存储要求的外部设备即可，并且由于所述时钟模块提供了不同的第一时钟信号和第二时钟信号，使得所述数据缓存模块可以根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，从而实现存储于外部设备中的数字测试向量的读取和缓存，解决了在量产测试的过程中，由于测试向量的规模较大，而导致的FPGA内置的RAM无法满足存储要求的问题。
Description
技术领域
本申请涉及集成电路技术领域，更具体地说，涉及一种数字量产测试机。
背景技术
芯片(Integrated Circuit，IC)，也称为集成电路，是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
在芯片封装完成之后，出厂之前，还需要对芯片进行量产测试，现在的数模混合芯片设计中，不单单是测试模拟设计的性能，对于数字逻辑单元较多的数模混合芯片，带复杂数字设计的，一定要做扫描链测试，以提高产品的供货良率。而在现有技术中的量产测试过程中，用于量产测试的测试向量通常存储在FPGA(现场可编程门阵列，Field－Programmable Gate Array)内置的RAM(随机存取存储器，RandomAccess Memory)中。但是对于测试向量规模较大的待测芯片而言，FPGA内置的RAM并不能够满足测试向量的存储要求。
实用新型内容
为解决上述技术问题，本申请提供了一种数字量产测试机，以解决在量产测试的过程中，由于测试向量的规模较大，而导致的FPGA内置的RAM无法满足存储要求的问题。
为解决上述技术问题，本申请实施例提供了如下技术方案：
一种数字量产测试机，包括：时钟模块、向量读取模块和数据缓存模块；其中，
所述时钟模块用于向所述数据缓存模块提供第一时钟信号和第二时钟信号；
所述向量读取模块用于读取存储于外部设备中的数字测试向量；
所述数据缓存模块用于根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，并根据缓存的数字测试向量生成激励信号向待测芯片传输。
可选的，所述数据缓存模块还用于获取所述待测芯片传输的待测数据。
可选的，还包括：数据比较模块；
所述数据比较模块用于接收上位机发送的第三时钟信号，并根据所述第三时钟信号工作，和用于在工作模式时，比较所述待测数据与期待数据，并根据比较结果获得待测芯片的向量测试结果。
可选的，所述数据比较模块还用于接收上位机发送的触发信号，并在接收到所述触发信号后，进入工作模式。
可选的，所述向量读取模块为硬核处理器系统；
所述硬核处理器系统根据所述第一时钟信号工作。
从上述技术方案可以看出，本申请实施例提供了一种数字量产测试机，其中，所述数字量产测试机通过向量读取模块读取存储于外部设备中的数字测试向量，使得所述数字测试向量的规模不再受限于FPGA内置的RAM的存储能力的限制，只需设置能够满足存储要求的外部设备即可，并且由于所述时钟模块提供了不同的第一时钟信号和第二时钟信号，使得所述数据缓存模块可以根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，从而实现存储于外部设备中的数字测试向量的读取和缓存，解决了在量产测试的过程中，由于测试向量的规模较大，而导致的FPGA内置的RAM无法满足存储要求的问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为对芯片进行扫描链测试的框架结构示意图；
图2为本申请的一个实施例提供的一种数字量产测试机的结构示意图；
图3为本申请的另一个实施例提供的一种数字量产测试机的结构示意图；
图4为本申请的一个实施例提供的一种作为数据比较模块24的I2C主机的状态机；
图5为本申请的一个实施例提供的一种激励信号获取方法的流程示意图；
图6为本申请的另一个实施例提供的一种激励信号获取方法的流程示意图；
图7为本申请的一个实施例提供的一种待测数据比较方法的流程示意图；
图8为本申请的另一个实施例提供的一种待测数据比较方法的流程示意图。
具体实施方式
正如背景技术所述，数模混合设计的芯片在交付使用之前，都需要对芯片进行扫描链测试，参考图1，图1为对待测芯片进行扫描链测试的框架示意图，在图1中示出了上位机、待测芯片的数字单元和模拟单元以及FPGA模块；待测芯片的模拟单元接收两个电流源传输的工作电压，即第一电压VBAT和第二电压VDDIO。
对于在量产测试过程中，所需的数字测试向量的规模较小的待测芯片而言，可以直接将数字测试向量存放在FPGA模块内置的RAM中。但是对于所需的数字测试向量的规模较大的待测芯片而言，FPGA模块内置的RAM无法满足该数字测试向量的存放要求。
有鉴于此，本申请实施例提供了一种数字量产测试机，包括：时钟模块、向量读取模块和数据缓存模块；其中，
所述时钟模块用于向所述数据缓存模块提供第一时钟信号和第二时钟信号；
所述向量读取模块用于读取存储于外部设备中的数字测试向量；
所述数据缓存模块用于根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，并根据缓存的数字测试向量生成激励信号向待测芯片传输。
所述数字量产测试机通过向量读取模块读取存储于外部设备中的数字测试向量，使得所述数字测试向量的规模不再受限于FPGA内置的RAM的存储能力的限制，只需设置能够满足存储要求的外部设备即可，并且由于所述时钟模块提供了不同的第一时钟信号和第二时钟信号，使得所述数据缓存模块可以根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，从而实现存储于外部设备中的数字测试向量的读取和缓存，解决了在量产测试的过程中，由于测试向量的规模较大，而导致的FPGA内置的RAM无法满足存储要求的问题。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种数字量产测试机，如图2所示，包括：时钟模块21、向量读取模块22和数据缓存模块23；其中，
所述时钟模块21用于向所述数据缓存模块23提供第一时钟信号和第二时钟信号；
所述向量读取模块22用于读取存储于外部设备10中的数字测试向量；
所述数据缓存模块23用于根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块22读取的数字测试向量，并根据缓存的数字测试向量生成激励信号向待测芯片30传输。
在本实施例中的数字量产测试机20中，所述时钟模块21提供的第一时钟信号和第二时钟信号不相同，且所述第一时钟信号和第二时钟信号供给不同的模块，以使数字量产测试机20中划分为多个利用不同时钟信号进行工作的时钟域(图2中的CK1和CK2所示区域，CK1区域中的时钟模块21、向量读取模块22和部分数据缓存模块23为工作在第一时钟信号中的区域，CK2中的部分数据缓存模块23为工作在第二时钟信号中的区域)，为数据缓存模块23能够以乒乓缓存(ping-pongfifo)的方式缓存所述向量读取模块22读取的数字测试向量提供了基础。
另外，在本实施例中，所述向量读取模块22需要具备读取存储于外部设备10中的数字测试向量的功能。
在本申请的一个实施例中，所述向量读取模块22可以是Altera FPGA自带的硬核处理器系统(Hardware Processor System，HPS)，所述硬核处理器系统根据所述第一时钟信号工作；在本申请的其他实施例中，所述向量读取模块22还可以是单独的硬核处理器系统等具备读取存储于外部设备10中的数字测试向量的功能的设备。本申请对此并不做限定，具体视实际情况而定。
可选的，所述外部设备10只需要具备存储数字测试向量的功能即可，例如可以是SD卡(Secure DigitalMemory Card)或硬盘(HardDiskDrive)等存储介质。本申请对此并不做限定。
在上述实施例的基础上，在本申请的一个实施例中，所述数据缓存模块23还用于获取所述待测芯片30传输的待测数据。
在本实施例中，所述待测数据是指待测芯片30接收到所述激励信号后，反馈给数据缓存模块23的测试信号，根据所述期待信号可以判断所述待测芯片30是否能够通过量产测试。
在上述实施例的基础上，在本申请的另一个实施例中，如图3所示，所述数字量产测试机20还包括：数据比较模块24；
所述数据比较模块24用于接收上位机40发送的第三时钟信号，并根据所述第三时钟信号工作，和用于在工作模式时，比较所述待测数据与期待数据，并根据比较结果获得待测芯片30的向量测试结果。
在本实施例中，所述数据比较模块24根据不同于第一时钟信号和第二时钟信号的第三时钟信号工作，使得所述数字量产测试机20中增加了一个时钟域(CK3，CK3区域中的数据比较模块24根据第三时钟信号工作)。
可选的，所述数据比较模块24可以为I2C(Inter－Integrated Circuit)主机。
所述数据比较模块24还用于接收上位机40发送的触发信号，并在接收到所述触发信号后，进入工作模式。
即所述数据比较模块24是否进行工作需要由上位机40进行配置。在本实施例中，所述数据比较模块24内嵌于所述数字量产测试机20中，使得所述数字量产测试机20可以具备对待测芯片30内部的寄存器进行读写操作并且比较所述待测数据与期待数据的功能，并可以将获得的待测芯片30的向量测试结果反馈给上位机40。
下面的一些实施例对数据比较模块24对待测芯片30进行读写操作的过程进行了具体说明。
在实际的测试过程中，数据比较模块24先对待测芯片30写入数据，在读出数据，然后比对读出的数据是否为期待数据，这样循环对多个待测芯片30的内部寄存器进行写读操作后，依然都是期待数据，则可以认为待测芯片30的内部寄存器工作正常。
本申请的一个具体实施例给出了一种内嵌的数据比较模块24对待测芯片30的内部寄存器的读写测试的具体流程。
在阶段1(启动阶段)，数字测试向量机、待测芯片30和上位机40均进行上电操作。
在阶段2(量产测试阶段)中，上位机40通过配置模式，向数字比较模块发送触发信号，以将数字比较模块配置为工作模式；并且向量读取模块22开始以定时轮询读取模式工作，进行数字测试向量的读取。
在阶段3(读写测试阶段)中，数字比较模块在向量读取模块22的协同下，进行待测芯片30中的数据的读写；具体地，写操作包括：向量读取模块22往I2C地址空间发送写命令，数字比较模块解析该写命令，启动I2C Master写，待测芯片30的芯片I2C从机解析写命令，写入相应的数据；在写操作结束后，进行读操作，具体地，读操作包括：向量读取模块22往I2C地址空间发送读命令，数字比较模块解析该读命令，启动I2C Master读，待测芯片30的芯片I2C从机解析读命令，送出相应的待测数据，数据比较模块24存储待测芯片30送出的待测数据；在读操作结束后，向量读取模块22继续往I2C地址空间发送读命令，数据比较模块24对该读命令进行解析，并对存储的待测数据与期待数据进行比较，不一致时，向量读取模块22记录不一致次数，一致时，判断量产测试是否完成，完成后根据向量读取模块22记录的不一致次数获得待测芯片30的向量测试结果，以供上位机40进行向量测试结果的读取。
参考图4，图4为本申请的一个实施例给出的作为数据比较模块24的I2C主机的状态机。
在图4中的状态机说明参考表1和表2。
表1：I2C主机的状态机
在表1中，SCL表示第三时钟信号。
表2：信号功能表
相应的，本申请实施例还提供了一种激励信号获取方法，如图5所示，应用于待测芯片的数字向量测试，所述激励信号获取方法包括：
S101：获取第一时钟信号和第二时钟信号；
S102：获取从外部设备中读取的数字测试向量；
S103：根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量；
S104：根据缓存的数字测试向量生成激励信号向待测芯片传输。
本申请实施例提供的激励信号获取方法基于上述任一实施例所述的数字量产测试机实现。即步骤S101中获取的第一时钟信号和第二时钟信号由数字量产测试机的时钟模块提供；步骤S102中从外部设备中读取的数字测试向量由向量读取模块提供。
参考图6，在本申请的一个实施例中，所述激励信号获取方法包括：
S201：获取第一时钟信号和第二时钟信号；
S202：获取从外部设备中读取的数字测试向量；
S203：根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量；
S204：根据缓存的数字测试向量生成激励信号向待测芯片传输。
S205：获取所述待测芯片传输的待测数据。
在本实施例中，所述待测数据是指待测芯片接收到所述激励信号后，反馈给数据缓存模块的测试信号，根据所述期待信号可以判断所述待测芯片是否能够通过量产测试。
相应的，本申请实施例还提供了一种待测数据比较方法，如图7所示，应用于待测芯片的数字向量测试，所述待测数据比较方法包括：
S301：获取上位机发送的第三时钟信号；
S302：获取所述待测芯片发送的待测数据，所述待测数据为待测芯片接收到所述激励信号后，根据所述激励信号获得的数据；所述激励信号为根据以乒乓缓存的方式缓存的数字测试向量生成的激励信号；
S303：在工作模式时，比较所述待测数据与期待数据，并根据比较结果获得待测芯片的向量测试结果。
本申请实施例提供的待测数据比较方法基于包括数据比较模块的数字量产测试机实现。
可选的，如图8所示，所述待测数据比较方法包括：
S401：获取上位机发送的第三时钟信号；
S402：获取所述待测芯片发送的待测数据，所述待测数据为待测芯片接收到所述激励信号后，根据所述激励信号获得的数据；所述激励信号为根据以乒乓缓存的方式缓存的数字测试向量生成的激励信号；
S403：接收上位机发送的触发信号，并在接收到所述触发信号后，进入工作模式；
S404：在工作模式时，比较所述待测数据与期待数据，并根据比较结果获得待测芯片的向量测试结果。
综上所述，本申请实施例提供了一种数字量产测试机，其中，所述数字量产测试机通过向量读取模块读取存储于外部设备中的数字测试向量，使得所述数字测试向量的规模不再受限于FPGA内置的RAM的存储能力的限制，只需设置能够满足存储要求的外部设备即可，并且由于所述时钟模块提供了不同的第一时钟信号和第二时钟信号，使得所述数据缓存模块可以根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，从而实现存储于外部设备中的数字测试向量的读取和缓存，解决了在量产测试的过程中，由于测试向量的规模较大，而导致的FPGA内置的RAM无法满足存储要求的问题。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (5)
1.一种数字量产测试机，其特征在于，包括：时钟模块、向量读取模块和数据缓存模块；其中，
所述时钟模块用于向所述数据缓存模块提供第一时钟信号和第二时钟信号；
所述向量读取模块用于读取存储于外部设备中的数字测试向量；
所述数据缓存模块用于根据所述第一时钟信号和第二时钟信号，以乒乓缓存的方式缓存所述向量读取模块读取的数字测试向量，并根据缓存的数字测试向量生成激励信号向待测芯片传输；
所述向量读取模块为硬核处理器系统。
2.根据权利要求1所述的数字量产测试机，其特征在于，所述数据缓存模块还用于获取所述待测芯片传输的待测数据。
3.根据权利要求2所述的数字量产测试机，其特征在于，还包括：数据比较模块；
所述数据比较模块用于接收上位机发送的第三时钟信号，并根据所述第三时钟信号工作，和用于在工作模式时，比较所述待测数据与期待数据，并根据比较结果获得待测芯片的向量测试结果。
4.根据权利要求3所述的数字量产测试机，其特征在于，所述数据比较模块还用于接收上位机发送的触发信号，并在接收到所述触发信号后，进入工作模式。
5.根据权利要求1所述的数字量产测试机，其特征在于，所述向量读取模块为硬核处理器系统；
所述硬核处理器系统根据所述第一时钟信号工作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920101806.8U CN210270062U (zh) | 2019-01-22 | 2019-01-22 | 数字量产测试机 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920101806.8U CN210270062U (zh) | 2019-01-22 | 2019-01-22 | 数字量产测试机 |
Publications (1)
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| CN210270062U true CN210270062U (zh) | 2020-04-07 |
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Family Applications (1)
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| CN201920101806.8U Active CN210270062U (zh) | 2019-01-22 | 2019-01-22 | 数字量产测试机 |
Country Status (1)
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| CN (1) | CN210270062U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109581199A (zh) * | 2019-01-22 | 2019-04-05 | 上海艾为电子技术股份有限公司 | 数字量产测试机、激励信号获取方法及待测数据比较方法 |
| CN112802538A (zh) * | 2021-01-06 | 2021-05-14 | 上海华岭集成电路技术股份有限公司 | 一种增加测试机向量深度的方法 |
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2019
- 2019-01-22 CN CN201920101806.8U patent/CN210270062U/zh active Active
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