JP2013140152A - スタックドメモリのためのバウンダリスキャンチェーン - Google Patents

スタックドメモリのためのバウンダリスキャンチェーン Download PDF

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Abstract

【課題】スタックドメモリのためのバウンダリスキャンチェーンを提供することである。
【解決手段】本発明の一態様は、システム要素と、１以上のメモリダイレイヤを有するメモリスタックであって、各メモリダイレイヤは、複数の入出力（Ｉ／Ｏ）セルと前記Ｉ／Ｏセルのバウンダリスキャンチェーンとを有する、前記メモリスタックと、を有する記憶装置であって、メモリダイレイヤのバウンダリスキャンチェーンは、前記Ｉ／Ｏセルのそれぞれのスキャンチェーン部であって、前記Ｉ／Ｏセルのスキャンチェーン部は、第１スキャンロジックマルチプレクサとスキャンロジックラッチとを有し、前記スキャンロジックラッチの入力は、前記第１スキャンロジックマルチプレクサの出力に結合される、前記スキャンチェーン部と、前記スキャンチェーンにコマンド信号を提供するデコーダと、を有する記憶装置に関する。
【選択図】図２

Description

本発明の実施例は、一般に電子デバイスの分野に関し、より詳細にはスタックドメモリのためのバウンダリスキャンチェーンに関する。
計算処理のためのより稠密なメモリを提供するため、複数の密接に結合したメモリ要素を有する記憶装置（３Ｄスタックドメモリ又はスタックドメモリと呼ばれてもよい）に関するコンセプトが開発されてきた。
３Ｄスタックドメモリは、メモリスタックと呼ばれてもよいＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の結合されたレイヤ又はパッケージを含む。スタックドメモリは、単一のデバイス又はパッケージに大量のコンピュータメモリを提供するのに利用され、当該デバイス又はパッケージはまた、メモリコントローラやＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのシステムコンポーネントを有してもよい。
スタックドメモリのテストは、各記憶装置の製造コストが従来の単一レイヤ記憶装置と比較されるため、特に重要である。
しかしながら、このような記憶装置のテストは、大きなコストを必要とするかもしれない。例えば、Ｉ／Ｏ接続のテストは、スタックドメモリ装置に特定のハードウェアが含まれることを要求するかもしれないが、当該ハードウェアは、複雑な記憶装置の限られたスペースを大量に利用し、メモリスペースの減少と製造コストの増大を招く。
本発明の一課題は、スタックドメモリのためのバウンダリスキャンチェーンを提供することである。
上記課題を解決するため、本発明の一態様は、システム要素と、１以上のメモリダイレイヤを有するメモリスタックであって、各メモリダイレイヤは、複数の入出力（Ｉ／Ｏ）セルと前記Ｉ／Ｏセルのバウンダリスキャンチェーンとを有する、前記メモリスタックと、を有する記憶装置であって、メモリダイレイヤのバウンダリスキャンチェーンは、前記Ｉ／Ｏセルのそれぞれのスキャンチェーン部であって、前記Ｉ／Ｏセルのスキャンチェーン部は、第１スキャンロジックマルチプレクサとスキャンロジックラッチとを有し、前記スキャンロジックラッチの入力は、前記第１スキャンロジックマルチプレクサの出力に結合される、前記スキャンチェーン部と、前記スキャンチェーンにコマンド信号を提供するデコーダと、を有する記憶装置に関する。
上述した態様によると、スタックドメモリのためのバウンダリスキャンチェーンを提供することができる。
図１は、３Ｄスタックドメモリの一実施例を示す。 図２は、記憶装置のためのバウンダリスキャンチェーンの一実施例を示す。 図３は、バウンダリスキャンチェーンの一実施例におけるスキャンチェーンルーティングの一実施例を示す。 図４は、バウンダリスキャンチェーンを有する装置又はシステムの一実施例におけるコマンド符号化の図である。 図５は、バウンダリスキャンチェーンを有する装置又はシステムの一実施例のタイミング図を示す。 図６Ａは、シリアルイン・シリアルアウトテストプロセスを有するスタックドメモリ装置のバウンダリスキャンの処理を示すフローチャートである。 図６Ｂは、シリアルイン・パラレルアウトテストプロセスを有するスタックドメモリ装置のバウンダリスキャンの処理を示すフローチャートである。 図７は、スタックドメモリ装置を有する装置又はシステムの一実施例を示すブロック図である。 図８は、スタックドメモリのテストのためのバウンダリスキャンチェーンを有する計算システムの一実施例を示す。
本発明の実施例は、一般にスタックドメモリのためのバウンダリスキャンチェーンに関する。
ここで用いられる“３Ｄスタックドメモリ”（３Ｄは３次元を示す）又は“スタックドメモリ”とは、１以上の結合されたメモリダイレイヤ、メモリパッケージ又は他のメモリ要素を含むコンピュータメモリを意味する。当該メモリは、垂直方向又は水平方向（隣り合って）にスタックされてもよいし、又は一緒に結合されたメモリ要素を有してもよい。特に、スタックドメモリＤＲＡＭデバイス又はシステムは、複数のＤＲＡＭダイレイヤを有する記憶装置を含む。スタックドメモリ装置はまた、システムレイヤ又は要素と呼ばれるシステム要素を装置内に有してもよく、システムレイヤは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリコントローラ及び他の関連するシステム要素などの要素を有してもよい。システムレイヤは、ロジックチップ又はシステム・オン・チップ（ＳｏＣ）を有してもよい。スタックドメモリ装置は、ダイレイヤ間の相互接続を提供するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を有してもよい。一部の実施例では、ロジックチップは、アプリケーションプロセッサ又はＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であってもよい。
“バウンダリスキャンチェーン”とは、相互接続のテストを可能にするため、電子デバイス内の相互接続されたテスト要素セットを意味する。
一部の実施例では、装置、システム又はプロセスは、ＴＳＶを有するスタックドＤＲＡＭ上のＩＯへの電気的なアクセスを提供する。一部の実施例では、バウンダリスキャンチェーンは、スタックドメモリの要素のテストのために設けられる。一部の実施例では、バウンダリスキャンチェーンは、ＩＯセルとのシリアル及びパラレルな入出力を可能にし、ＴＳＶ接続されたスタック内のダイ間の適切な接続性の検証を可能にする。
電子デバイス内のＴＳＶの利用は、新興技術である。このようなデバイスの設計及び製造へのチャレンジの中に、Ｉ／Ｏセルへの物理的アクセスがある。従来のデバイスは、複雑な実装を要するか、又はシリアル出力のみを可能にするスキャンチェーンによるアクセスのニーズに対処する。相互接続テストのための工業規格（ＩＥＥＥ１１４９．１やＩＥＥＥ１５００など）があり、これらの規格は一般に複雑であり、主としてボードテストんもチップ間の相互接続のために設計されている。従来のデバイス及び処理では、典型的なスキャンチェーンは、コマンドデコーダ、複数のレジスタ及びＩ／Ｏセル毎に２つのラッチ（フリップフロップ要素）を要求するチェーンを有する。しかしながら、これは、スタックドメモリ装置のＩ／Ｏ相互接続のための多数のハードウェアを要求する。
一部の実施例では、装置、システム又は方法は、スタックドメモリにおいて“ベア（ｂａｒｅ）”又は軽量なバウンダリスキャンチェーンを実現する。一部の実施例では、スキャンチェーンはさらに、縮小したコマンド復号化ロジックを利用する。スキャンチェーンの実施例は、ロジックゲートが大きなシリコンエリアを要求するＤＲＡＭアーキテクチャにおける実装に適している。
一部の実施例では、スキャンチェーンは、シリアル出力に限定されず、パラレル出力をサポートする。一部の実施例では、パラレル出力は、メモリスタック内のダイ間相互接続テストとメモリスタックからＳｏＣ又はメモリコントローラへのダイ間相互接続テストを可能にする。
一部の実施例では、バウンダリスキャンチェーンは、スタートアップ時のテストなど、メーカーにおけるスタックドメモリのテスト及び動作のためのテストのために複数の状況において利用されてもよい。一部の実施例では、バウンダリスキャンチェーンは、ＳｏＣ又は他のロジック要素を付属する前に、メモリのサプライヤにおけるＴＳＶ接続のテスト及びデバッグ処理を可能にする。一部の実施例では、バウンダリスキャンチェーン要素はまた、適切な接続を検証し、接続不備を絶縁及び診断するためのＳｏＣの付属後に利用されてもよい。
図１は、３Ｄスタックドメモリの一実施例を示す。図では、３Ｄスタックドメモリ装置１００は、メモリスタックとも呼ばれる１以上のＤＲＡＭメモリダイレイヤ１２０に結合されたシステム要素１１０（ロジックチップ又はコントローラダイと呼ばれる）を有する。一部の実施例では、システム要素は、システム・オン・チップ（ＳｏＣ）又は他の同様の要素であってもよい。この図及び以降の図の各要素は説明のために提供され、スケーリングして描画されていない。図１は、システム要素１１０が１以上のメモリダイレイヤ１２０のメモリスタックの下方に結合される実施例を示しているが、各実施例は当該構成に限定されない。例えば、一部の実施例では、システム要素１１０は、メモリスタック１２０に隣接して配置され、メモリスタック１２０と隣り合った構成において結合されてもよい。各ダイレイヤは、１以上のスライス又は部分を有してもよく、１以上の異なるチャネルを有してもよい。各ダイレイヤは、熱問題に対処するため、温度補償されたセルフリフレッシュ（ＴＣＳＲ）回路を有してもよく、ＴＣＳＲ及びモードレジスタ（ＭＲ）は、デバイスの管理ロジックの一部であり、ＭＣは、ＴＣＳＲによるリフレッシュレートの調整のための熱オフセットビットを有してもよい。ダイレイヤ及びシステム要素は共に、熱結合されてもよい。
この図では、ＤＲＡＭメモリダイレイヤは、４つのメモリダイレイヤを有し、これらのレイヤは、第１メモリダイレイヤ１３０、第２メモリダイレイヤ１４０、第３メモリダイレイヤ１５０及び第４メモリダイレイヤ１６０である。しかしながら、各実施例は、メモリスタック１２０内の特定の個数のメモリダイレイヤに限定されず、より多数又は少数のメモリダイレイヤを有してもよい。システム要素１１０は、メモリスタック１２０のためのメモリコントローラ１１２を有する。一部の実施例では、各メモリダイレイヤ（図の第４メモリダイレイヤ１６０などの先頭の又は最も外側のメモリダイレイヤを除く）は、メモリダイレイヤのシリコン基板を通過するパスを提供する複数のスルーシリコンビア（ＴＳＶ）を有する。
一部の実施例では、各メモリダイレイヤは、システム要素１１０又は他のダイレイヤとの接続用のインタフェースを有する。ここでは、第１メモリダイレイヤ１３０は、第１メモリダイレイヤ１３０とシステム要素１１０との間の結合用の第１インタフェース１２５を有し、第２メモリダイレイヤ１４０は、第２メモリダイレイヤ１４０と第１メモリダイレイヤ１３０との間の結合用の第２インタフェース１３５を有し、第３メモリダイレイヤ１５０は、第３メモリダイレイヤ１５０と第２メモリダイレイヤ１４０との間の結合用の第３インタフェース１４５を有し、第４メモリダイレイヤ１６０は、第４メモリダイレイヤ１６０と第３メモリダイレイヤ１５０との間の結合用の第４インタフェース１５５を有する。
一部の実施例では、スタックドメモリ装置１００は、メモリ装置１００のＩ／Ｏセルのテストを可能にするため、各メモリダイレイヤのバウンダリスキャンチェーン１７５を有する。一部の実施例では、バウンダリスキャンチェーン１７５は、図２に示される要素を有してもよく、スキャンチェーンは、各Ｉ／Ｏセルについて単一のラッチと１又は２つのマルチプレクサとを必要とする。
図２は、記憶装置のためのバウンダリスキャンチェーンの一実施例を示す。一部の実施例では、メモリダイのためのスキャンチェーン２００は、複数のＩ／Ｏセル２０５のテストを提供する。この図では、図示される回路要素は、通常の記憶動作のためのメモリロジック要素（非斜線要素）又はＩ／Ｏセルのテストのためのスキャンロジック要素（斜線要素）である。一部の実施例では、各Ｉ／Ｏセルは、さらなるラッチ要素（スキャンロジックラッチと呼ばれる）と１つの（ＣＡ（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ ｂｕｓ）ピン用）又は２つの（ＤＱ（Ｄａｔａ）ピン用）２入力マルチプレクサ（第１及び第２スキャンロジックマルチプレクサと呼ばれる）を含むスキャンチェーン部を有する。
一部の実施例では、スキャンチェーン部の第１スキャンロジックマルチプレクサの出力は、スキャンチェーン部のスキャンロジックラッチへの入力に結合される。一部の実施例では、スキャンチェーン部の第１スキャンロジックマルチプレクサへの第１入力は、第１メモリロジック入力ドライバ及び入力メモリロジックラッチによって駆動されるＩ／Ｏからの信号と結合され、第２入力は、前のスキャンチェーン部又は（第１スキャンチェーン部の場合）シリアルデータ入力（ＳＤＩ）のスキャンロジックラッチの出力である。最後のスキャンチェーン部の出力は、シリアルデータ出力（ＳＤＯ）に結合される。各ＣＡ部のスキャンロジックラッチの出力はさらに、ＣＡ Ｉ／Ｏセルへの出力信号を駆動するため、スキャンロジック出力ドライバに結合される。各ＤＱ部のスキャンロジックラッチの出力はさらに、ＤＱ部の第２スキャンロジックマルチプレクサの第１入力に結合される。一部の実施例では、各ＤＱスキャンチェーン部の第２スキャンロジックマルチプレクサは、ＤＱセルのメモリロジック出力ラッチに結合された第２入力と、ＤＱセルへの出力信号を駆動するメモリロジック出力ドライバに結合された出力とを有する。一部の実施例では、スキャンロジック要素はさらに、スキャンロジックデコーダ要素に結合される。一部の実施例では、スキャンロジックデコーダは、各Ｉ／Ｏ出力への信号、各第１スキャンロジックマルチプレクサへのイネーブル信号、各第２スキャンロジックマルチプレクサへのイネーブル信号、及び各スキャンロジックラッチへのクロック信号を提供してもよい。
一部の実施例では、第１及び第２スキャンロジックマルチプレクサは、シリアルデータ又はパラレルデータインを選択し、通常のデータ又はスキャンデータアウトを選択してもよい。
例えば、Ｉ／ＯセルＣＡｎの第１スキャンチェーン部２１０は、第１スキャンロジックマルチプレクサ２１４とスキャンロジックラッチ２１６とを有する第１スキャン回路２１２を有する。第１スキャンチェーン部２１０はさらに、本例ではＣＡｎなどのスキャンテスト用の各ＣＡ Ｉ／Ｏセルへの信号を駆動するスキャンロジック出力ドライバ２１７を有する。各ＣＡ Ｉ／Ｏセルはまた、メモリロジック入力ドライバ２２１に結合され、各ＤＱセルは、メモリロジック出力ドライバ２３７とメモリロジック入力ドライバ２４１と結合される。スキャンロジックラッチ２１６の出力は、スキャンロジックドライバ２１７の入力と、スキャン回路２３２を有するスキャンチェーン部２３０とＤＱｎのための第２スキャンロジックマルチプレクサ２３５として示される次のスキャンロジック部とに結合される。図示されるように、スキャンロジックデコーダ２５０は、各スキャンロジック出力ドライバ（２１７など）及び各メモリロジック出力ドライバ（２３７など）に、各第１スキャンロジックマルチプレクサ（２１４など）のイネーブルピンに、各第２スキャンロジックマルチプレクサ（２３５など）のイネーブルピンに、及び各スキャンロジックラッチ（２１６及び２３２など）のクロックピンに結合される。デコーダへの入力は、ＳＳＥＮ（検知信号）、ＣＳ＿ｎ（チップセレクト）、ＳＣＫ（スキャンクロック）、ＳＳＨ＿ｎ（スキャンシフト）及びＳＯＥ＿ｎ（スキャン出力イネーブル）である。
一部の実施例では、バウンダリスキャンチェーンは、動作において限定的な影響しか提供しない。一部の実施例では、通常の信号処理に対する直接的な影響は、ＤＱリードパスにおけるマルチプレクサ遅延（２３５などの第２スキャンロジックマルチプレクサを介し）である。一部の実施例では、ＣＡピンは、通常は入力専用であるが、スキャン処理については、パラレルデータアウトのための小さなドライバ（２１７などのスキャンロジック出力ドライバ）が設けられる。
一部の実施例では、バウンダリスキャンチェーンは、ダイ毎に４つの独立したチェ寝ると、スタックにおける４つまでのダイとを有するＷｉｄｅ ＩＯ ＤＲＡＭにおいて実現される。このような実現形態では、ＳＳＥＮ信号は、すべてのチャネル及びダイに共通である。各チャネルは、ＳＣＫ、ＳＳＨ及びＳＯＥ（Ｓｃａｎ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）の１つのコピーを有する。各チャネルはまた、ダイ毎にＣＳ信号を有する（チャネル毎に４つまでのＣＳ又はスタック毎に１６までのＣＳ）。ＣＳは、チャネル及びダイに一意的に結ばれた信号である。一部の実施例では、独立したＣＳ制御が、パラレルリード／ライト処理中に利用される。一部の実施例では、信号は、スキャンロジック及びメモリロジック処理の制御のためにスキャンロジックデコーダに提供される。
図３は、メモリダイのバウンダリスキャンチェーンの一実施例におけるスキャンチェーンルーティングの一実施例を示す。一部の実施例では、バウンダリスキャンチェーンは、シリアルデータインピン（ＳＤＩ３００）からシリアルデータアウトピン（ＳＤＯ３５０）に提供される。
本例では、シリアル処理におけるチェーンをイグジットするための第１セルがＡ０であり、最後尾がＤＱ１１２となるように、チェーンがルーティングされる。この実現形態では、パワー、ＮＣ（Ｎｏ Ｃｏｎｎｅｃｔ）、ＤＡ（Ｄｉｒｅｃｔ Ａｃｃｅｓｓ）、ＤＡ（ｏ）、ＴＥＳＴ、ＣＳ＿ｎ、ＳＳＥＮ（）、ＳＳＨ＿ｎ、ＳＤＩ、ＳＣＫ、ＳＤＯ、ＳＯＥ＿ｎ、ＲＳＴ＿ｎ及びＶＰＩＮのためのＴＳＶ接続が、スキャンチェーンから排除されている。一部の実施例では、１以上の未使用のアドレスピン（将来のより稠密性の高いＤＲＡＭなどのより稠密なメモリに利用される）が、スキャンチェーンのルーティングに含まれる。
図４は、バウンダリスキャンチェーンを有する装置又はシステムの一実施例におけるコマンド符号化の図である。一部の実施例では、図４に示される符号化は、図２に示されるスキャンロジックデコーダ２５０などのデコーダ又は同様の要素に提供される。一部の実施例では、シリアルスキャンイン４０５又はスキャンイン／アウト４１０が、スキャンチェーンを既知の値に初期化するのに利用され、スキャンアウト４１５が、チェーンの各ノードの状態を読むのに利用され、パラレル入力４２０が、すべてのピンの状態を同時に取得するのに利用され、パラレルドライブは、何れの情報がスキャンチェーンにロードされても、ドライブアウトするのに利用されてもよい。スキャン非イネーブルコマンド符号化４２５（ＳＥＮ＝‘０’）がまた示される。スキャンは、通常はＤＣ接続性テストに利用される低速の能力である。しかしながら、一部の実施例では、スタックドメモリ上のパラレル処理は、１つのダイ上にデータを駆動し、かなり正確な遅延により他のダイ上のデータを取得し、これにより、ＡＣ及び速度に関連するテストを可能にする。
図５は、バウンダリスキャンチェーンを有する装置又はシステムの一実施例のタイミング図である。この図では、ＳＳＥＮ ５０５，ＳＳＨ＿ｎ ５１０，ＳＯＥ＿ｎ ５１５，ＳＣＫ ５２０，ＣＳ＿０ ５２５，ＣＳ＿１ ５３０及びＤＱ又はＣＡ ５３５のシグナリングが、パラレルデータアウト期間及びパラレルデータイン期間について示される。
ＳＳＥＮ ５０５をイネーブルにすると、検知期間ｔＳＥＳが開始され、当該期間は、パラレルアウト検知期間の終了までの２０ｎｓ（ナノ秒）である。ＳＯＥ＿ｎ（５１０）及びＳＳＨ＿ｎ（５１５）をイネーブルにし（‘１’）、チップ選択ＣＳ＿０を‘０’に移行すると、パラレルアウト期間が開示される。その後、パラレルイン期間は、ＳＣＫ＝‘１’になると開始され、ＳＳＨ＿ｎが‘０’に戻ると終了する。
図６Ａは、シリアルイン・シリアルアウトテストプロセスを含むスタックドメモリ装置のバウンダリスキャンのプロセスを示すフローチャートである。一部の実施例では、複数の記憶装置（何れかのメモリダイレイヤ又は他のメモリ要素を参照する）を有するメモリスタックを含む記憶装置では、シリアルイン・シリアルアウトスキャンチェーン処理６００は、シリアルデータ入力ファンクション６０５を用いて第１デバイス（Ｄｅｖｉｃｅ Ａ）のスキャンチェーンに所望のデータをロードし、メモリスタックのその他のデバイスの１つ（Ｄｅｖｉｃｅ Ｂ）６１０を選択することを含む。一部の実施例では、Ｄｅｖｉｃｅ Ａはシリアル出力モードに置かれ、Ｄｅｖｉｃｅ Ｂはシリアル入力モード６１５に置かれる。一部の実施例では、スキャンチェーンは、Ｄｅｖｉｃｅ ＡからＤｅｖｉｃｅ Ｂ６２０にスキャンデータを接続するため、シリアルデータイン／アウトモードを用いてクロック処理される。
一部の実施例では、Ｄｅｖｉｃｅ Ｂのシリアルデータ出力ピンからのデータが観察される（６２５）。Ｄｅｖｉｃｅ Ｂのシリアルデータ出力ピンからのテストパターンは、Ｄｅｖｉｃｅ Ａにクロック処理されるパターンと同じであるべきである。一部の実施例では、Ｄｅｖｉｃｅ ＢからのテストパターンがＤｅｖｉｃｅ Ａへのテストパターンに一致する場合（６３０）、スキャンテストは成功し（６３５）、そうでない場合、エラー状態があり、スキャンテストは不成功となる（６４０）。
図６Ｂは、シリアルインパラレルアウトテストプロセスを有するスタックドメモリ装置のバウンダリスキャンのプロセスを示すフローチャートである。一部の実施例では、複数の記憶装置を有するメモリスタックを含む記憶装置では、シリアルイン・パラレルアウトスキャンチェーン処理６５０は、シリアルデータ入力ファンクションを用いて第１デバイス（Ｄｅｖｉｃｅ Ａ）のスキャンチェーンに所望のデータをロードし（６５５）、メモリスタックのその他の装置の１つ（Ｄｅｖｉｃｅ Ｂ）を選択する（６６０）ことを含む。一部の実施例では、Ｄｅｖｉｃｅ Ａはパラレル出力モードに置かれ、Ｄｅｖｉｃｅ Ｂはパラレル入力モードに置かれる。スキャンクロックのライジングエッジ（又は他の実現形態ではフォーリングエッジ）において、データはＤｅｖｉｃｅ ＡからＤｅｖｉｃｅ Ｂにコピーされる（６６５）。
一部の実施例では、Ｄｅｖｉｃｅ Ｂのスキャンチェーンは、シリアルデータイン／アウトモード６７０においてクロック処理され、パラレルモードにおいてＤｅｖｉｃｅ Ａから受信したデータのシリアル出力を提供する。一部の実施例では、Ｄｅｖｉｃｅ Ｂのシリアルデータ出力ピンからのデータが観察される（６７５）。一部の実施例では、Ｄｅｖｉｃｅ ＢからのテストパターンがＤｅｖｉｃｅ Ａへのテストパターンに一致する場合（６８０）、テストは成功し（６８５）、そうでない場合、エラー状態となる（６９０）。
スタックドメモリは、記憶装置のメモリダイレイヤ数に応じて多数の異なる計算環境で利用されてもよい。図７は、スタックドメモリ装置を有する装置又はシステムの一実施例を示すブロック図である。計算装置７００は、ラップトップ又はノードブックコンピュータ、ネットブック、タブレットコンピュータ（独立したキーボードを有しないタッチ画面を有する装置、タッチ画面とキーボードとの双方を有する装置、“インスタントオン”動作と呼ばれるクイックスタートを有する装置、及び“オールウェイズコネクト”と呼ばれる動作においてネットワークに一般に接続される装置を含む）、携帯電話又はスマートフォン、無線対応電子リーダ、又は他の無線モバイル装置を含む計算装置を表す。コンポーネントのあるものは全体的に示され、当該装置のすべてのコンポーネントが必ずしも装置６００に示されていないことが理解されるであろう。これらのコンポーネントは、１以上のバス又は他の接続７０５により接続されてもよい。
デバイス７００は、デバイス７００の主要な処理動作を実行するプロセッサ７１０を有する。プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジック装置又は他の処理手段などの１以上の物理装置を含むことが可能である。プロセッサ７１０により実行される処理動作は、アプリケーション、デバイスファンクション又は双方が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、ユーザ又は他の装置によりＩ／Ｏ（入出力）関連の処理、電力管理に関連する処理、デバイス７００を他のデバイスに接続することに関連する処理を含む。処理動作はまた、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ又は双方に関連する処理を含むものであってもよい。
一実施例では、デバイス７００は、計算装置にオーディオファンクションを提供することに関連するハードウェア（オーディオハードウェアやオーディオ回路など）及びソフトウェア（ドライバやコーデックなど）コンポーネントを表すオーディオサブシステム７２０を有する。オーディオファンクションは、スピーカー、ヘッドフォン、双方、オーディオ出力、マイクロフォン入力を含むことが可能である。このようなファンクションのためのデバイスは、デバイス７００に一体化可能であり、又はデバイス７００に接続可能である。一実施例では、ユーザは、プロセッサ７１０により受信及び処理されるオーディオコマンドを提供することによって、デバイス７００とやりとりする。
ディスプレイサブシステム７３０は、ユーザが計算装置とやりとりするための視覚、触覚又は双方の要素を有するディスプレイを提供するハードウェア（表示装置など）及びソフトウェア（ドライバなど）コンポーネントを表す。ディスプレイサブシステム７３０は、ユーザにディスプレイを提供するのに利用される画面又はハードウェア装置を有するディスプレイインタフェース７３２を有する。一実施例では、ディスプレイインタフェース７３２は、ディスプレイに関連する少なくとも一部の処理を実行するプロセッサ７１０から独立したロジックを有する。一実施例では、ディスプレイサブシステム７３０は、出力と入力との双方をユーザに提供するタッチ画面装置を含む。
Ｉ／Ｏコントローラ７４０は、ユーザとのやりとりに関連するハードウェア装置及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０、ディスプレイサブシステム７３０又はこれらのサブシステムの双方の一部であるハードウェアを管理するよう動作可能である。さらに、Ｉ／Ｏコントローラ７４０は、ユーザがシステムとやりとりするためのデバイス７００に接続するさらなるデバイスの接続ピンを示す。例えば、デバイス７００に付属可能なデバイスは、マイクロフォンデバイス、スピーカー又はストレオシステム、ビデオシステム又は他の表示装置、キーボード又はキーパッド装置、又はカードリーダや他のデバイスなどの特定のアプリケーションにより使用される他のＩ／Ｏデバイスを含むものであってもよい。
上述されるように、Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０、ディスプレイサブシステム７３０又はこれらの双方のサブシステムとやりとりしてもよい。例えば、マイクロフォン又は他のオーディオデバイスを介した入力は、デバイス７００の１以上のアプリケーション又はファンクションのための入力又はコマンドを提供可能である。他の例では、ディスプレイサブシステムがタッチ画面を有する場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ７４０により少なくとも部分的に管理可能な入力装置として動作する。また、Ｉ／Ｏコントローラ７４０により管理されるＩ／Ｏファンクションを提供するためのデバイス７００上のさらなるボタン又はスイッチがあってもよい。
一実施例では、Ｉ／Ｏコントローラ７４０は、デバイス７００に搭載可能な加速度計、カメラ、光センサ又は他の環境センサ、又は他のハードウェアなどのデバイスを管理する。入力は、直接的なユーザとのやりとりの一部とすることが可能であり、動作に影響を与える環境入力をシステムに提供するものとすることが可能である（ノイズのためのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の特徴など）。
一実施例では、デバイス７００は、バッテリ電力の使用、バッテリの充電及び電力セービング処理に関連する機能を管理する電力管理７５０を有する。
一部の実施例では、メモリサブシステム７６０は、情報をデバイス７００に格納するための記憶装置を含む。プロセッサ７１０は、メモリサブシステム７６０の要素にデータを読み書きする。メモリは、不揮発性記憶装置（記憶装置への電力が中断された場合に変更されない状態を有する）、揮発性記憶装置（記憶装置への電力が中断された場合に非決定的な状態を有する）又は双方のメモリを有することが可能である。メモリ７６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書又は他のデータを、システム７００のアプリケーション及びファンクションの実行に関連するシステムデータ（長期又は一時的）と共に格納可能である。
一部の実施例では、メモリサブシステム７６０は、１以上のメモリダイレイヤとシステム要素とを有するスタックドメモリ装置７６２を有する。一部の実施例では、スタックドメモリ装置７６２の各メモリダイレイヤ又は他の記憶要素は、メモリのＩ／Ｏセルのテストのため、図２に示されるようなバウンダリスキャンチェーン７６４を有する。
接続手段７７０は、デバイス７００が外部のデバイスと通信することを可能にするためのハードウェア装置（無線通信、有線通信又は双方のためのコネクタ及び通信ハードウェアなど）及びソフトウェアコンポーネント（ドライバ、プロトコルスタックなど）を有する。デバイスは、他の計算装置、無線アクセスポイント又は基地局などの別のデバイスと共に、ヘッドセット、プリンタ又は他の装置などの周辺装置とすることも可能である。
接続手段７７０は、複数の異なるタイプの接続手段を有することが可能である。一般化のため、デバイス７００は、セルラ接続手段７７２と無線接続手段７７４とを備えて示される。セルラ接続手段７７２は、一般に４Ｇ／ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）又は変形若しくは派生、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）又は変形若しくは派生、ＴＤＭ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｅｘｉｎｇ）又は変形若しくは派生、又は他のセルラサービス規格を介し提供されるものなど、無線キャリアにより提供されるセルラネットワーク接続手段を表す。無線接続手段７７４は、セルラでない無線接続手段を表し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、ワイドエリアネットワーク（ＷｉＭａｘなど）、及び他の無線通信を表す。接続手段は、１以上の全方向性又は指向性アンテナ７７６を有してもよい。
周辺接続７８０は、周辺接続を行うためのハードウェアインタフェース及びコネクタと共に、ソフトウェアコンポーネント（ドライバ、プロトコルスタックなど）を有する。デバイス７００は、他の計算装置への周辺装置（“ｔｏ”７８２）と共に、周辺装置（“ｆｒｏｍ”７８４）をそれに接続させることが可能であることが理解されるであろう。デバイス７００は、デバイス７００上のコンテンツの管理（ダウンロード、アップロード、変更又は同期など）などの目的のため、他の計算装置に接続するための“ドッキング”コネクタを通常有する。さらに、ドッキングコネクタは、デバイス７００が、例えば、オーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする周辺装置に接続することを可能にする。
専用のドッキングコネクタ又は他の専用の接続ハードウェアに加えて、デバイス７００は、通常の又は規格に基づくコネクタを介し周辺接続７８０を行うことが可能である。通常のタイプとは、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コネクタ（いくつかの異なるハードウェアインタフェースの何れを含むことが可能である）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むディスプレイポート、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、Ｆｉｒｅｗｉｒｅ又は他のタイプを含むことが可能である。
図８は、スタックドメモリのテストのためのバウンダリスキャンチェーンを含む計算システムの一実施例を示す。計算システムは、コンピュータ、サーバ、ゲームコンソール又は他の計算装置を含むものであってもよい。この図では、本開示に関連のある特定の規格及び周知のコンポーネントは図示されていない。一部の実施例では、計算システム８００は、データの送信のため、インターコネクト又はクロスバー８０５又は他の通信手段を有する。計算システム８００は、情報を処理するためインターコネクト８０５に結合される１以上のプロセッサ８１０などの処理手段を有してもよい。プロセッサ８１０は、１以上の物理プロセッサと１以上の論理プロセッサとを有してもよい。インターコネクト８０５は、簡単化のため単一のインターコネクトとして示されるが、複数の異なるンターコネクト又はバスを表してもよく、このようなインターコネクトへのコンポーネントの接続は可変的であってもよい。図８に示されるインターコネクト８０５は、適切なブリッジ、アダプタ又はコントローラにより接続される１以上の独立した物理バス、ポイント・ツー・ポイント接続又は双方を表す抽象化したものである。
一部の実施例では、計算システム８００はさらに、プロセッサ８１０により実行される命令及び情報を格納するメインメモリ８１２として、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又は他のダイナミック記憶装置又は要素を有する。ＲＡＭメモリは、メモリコンテンツのリフレッシュ処理を要求するＤＲＡＭ（Ｄｙｍａｎｉｃ ＲＡＭ）と、コストは増加するがコンテンツのリフレッシュ処理を要求しないＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）とを含む。一部の実施例では、メインメモリは、計算システムのユーザによるネットワークブラウジング活動で利用するブラウザアプリケーションを含むアプリケーションのアクティブストレージを含むものであってもよい。ＤＲＡＭメモリは、信号を制御するためのクロック信号を有するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）と、ＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ−Ｏｕｔ） ＤＲＡＭとを含むものであってもよい。一部の実施例では、システムのメモリは、特定のレジスタ又は他の特定用途メモリを含むものであってもよい。
一部の実施例では、メインメモリ８１２は、スタックドメモリ装置の各メモリダイレイヤ又は他のメモリ要素が、図２に示されるような、メモリのＩ／Ｏセルのテストのためのバウンダリスキャンチェーン８１５を有するスタックドメモリ８１４を有する。
計算システム８００はまた、プロセッサ８１０のための静的な情報及び命令を格納するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）８１６又は他の静的ストレージ装置を有してもよい。計算システム８００は、特定の要素の格納のための１以上の不揮発性メモリ要素８１８を有してもよい。
一部の実施例では、計算システム８００は１以上の入力装置８３０を有し、当該入力装置は、キーボード、マウス、タッチパッド、ボイスコマンド認識、ジェスチャ認識又は計算システムに入力を提供する他の装置の１以上を含む。
計算システム８００はまた、インターコネクト８０５を介し出力ディスプレイ８４０に結合されてもよい。一部の実施例では、ディスプレイ８４０は、ユーザに情報又はコンテンツを表示するため、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）又は他の何れかのディスプレイ技術を含むものであってもよい。一部の環境では、ディスプレイ８４０は、入力装置の少なくとも一部として利用されるタッチ画面を有してもよい。一部の環境では、ディスプレイ８４０は、音声情報を提供するスピーカーなどのオーディオ装置であってもよいし、またそれを含むものであってもよい。
１以上の送信機又は受信機８４５はまた、インターコネクト８０５に結合されてもよい。一部の実施例では、計算システム８００は、データの送受信のための１以上のポート８５０を有してもよい。計算システム８００はさらに、無線信号を介しデータの受信のための１以上の全方向性又は指向性アンテナを有してもよい。
計算システム８００はまた、電力を提供又は生成するための電源、バッテリ、ソーラセル、フューエルセル又は他のシステム又はデバイスを有してもよい電力装置又はシステム８６０を有してもよい。電力装置又はシステム８６０により提供される電力は、計算システム８００の要素に必要とされるように分配されてもよい。
上記記載では、説明のために、本発明の完全な理解を提供するのに多数の具体的な詳細が提供された。しかしながら、本発明はこれらの具体的な詳細なしに実現されてもよいことは、当業者に明らかであろう。他の例では、周知の構成及び装置はブロック図の形式により示される。図示されたコンポーネント間の中間的な構成があってもよい。ここに開示又は図示されるコンポーネントは、開示又は図示されないさらなる入力又は出力を有してもよい。
各種実施例は、各種プロセスを有してもよい。これらのプロセスは、ハードウェアコンポーネントにより実行されてもよいし、又は、命令によりプログラムされた変容若しくは特定用途プロセッサ又はロジック回路に当該プロセスを実行させるのに利用されてもよいコンピュータプログラム又はマシーン実行可能言語により実現されてもよい。あるいは、これらのプロセスは、ハードウェアとソフトウェアとの組み合わせにより実行されてもよい。
各種実施例の一部は、特定の実施例に従ってプロセスを実行するため１以上のプロセッサによる実行のためにコンピュータ（又は他の電子デバイス）をプログラムするのに利用されるコンピュータプログラム命令を格納するコンピュータ可読媒体を有するコンピュータプログラムとして提供されてもよい。コンピュータ可読媒体は、限定することなく、フロッピー（登録商標）ディスケット、光ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、光磁気ディスク、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、磁気若しくは光カード、フラッシュメモリ又は電子命令を格納するのに適した他のタイプのコンピュータ可読媒体を含むものであってもよい。さらに、各実施例はまたコンピュータプログラムとしてダウンロードされてもよく、当該プログラムは、リモートコンピュータから要求元コンピュータに転送されてもよい。
本方法の多くは、それらの最も基本的な形式で記述されるが、プロセスは何れかの方法に追加又は削除可能であり、情報は、本発明の基本的な範囲から逸脱することなく記述されたメッセージの何れかに追加又は控除することが可能である。多数のさらなる改良及び適応化が可能であることは、当業者に明らかであろう。特定の実施例は、本発明を限定するのでなく例示するため提供される。本発明の実施例の範囲は、上述された特定の具体例によってでなく、以下の請求項によってのみ決定される。
要素“Ａ”が要素“Ｂ”に結合されるとは、要素Ａが、要素Ｂに直接的に結合されるか、又は例えば、要素Ｃを介し間接的に結合されてもよい。明細書又は請求項は、コンポーネント、特徴、構成、プロセス又は特性Ａがコンポーネント、特徴、構成、プロセス又は特性Ｂを“生じさせる”と述べるとき、それは、“Ａ”が“Ｂ”の少なくとも部分的な原因であるが、“Ｂ”を生じさせることを支援する少なくとも１つの他のコンポーネント、特徴、構成、プロセス又は特性があってもよいことを意味する。明細書が、コンポーネント、特徴、構成、プロセス又は特性が含まれてもよい又は含まれうると指摘している場合、当該特定のコンポーネント、特徴、構成、プロセス又は特性は含まれることが求められていない。明細書又は請求項が、“ある”要素を参照する場合、これは、説明された要素が１つしか存在しないことを意味するものでない。
実施例は、本発明の実現形態又は具体例である。明細書における“ある実施例”、“一実施例”、“一部の実施例”又は“他の実施例”という表現は、当該実施例に関して説明される特定の特徴、構成又は特性が少なくとも一部の実施例に含まれるが、必ずしもすべての実施例に含まれる必要がないことを意味する。“ある実施例”、“一実施例”又は“一部の実施例”の各種出現は、すべてが必ずしも同一の実施例を参照しているとは限らないことを意味する。本発明の実施例の上記説明では、各種特徴が本開示の説明及び各種の発明の態様の１以上の理解の支援のため、単一の実施例、図面又はその説明に一緒にグループ化されていることが理解されるべきである。しかしながら、本開示の方法は、請求された発明が各請求項において明示的に記載されるより多くの特徴を必要とする意図を反映するものとして解釈されるべきでない。むしろ、以下の請求項が反映するように、発明の態様は、上述された単一の実施例のすべての特徴より少ない。従って、請求項は本開示に明示的に含まれ、各請求項はそれ自体本発明の別の実施例となる。
１００ スタックドメモリ装置
２００ スキャンチェーン

Claims (31)

  1. システム要素と、
    １以上のメモリダイレイヤを有するメモリスタックであって、各メモリダイレイヤは、複数の入出力（Ｉ／Ｏ）セルと前記Ｉ／Ｏセルのバウンダリスキャンチェーンとを有する、前記メモリスタックと、
    を有する記憶装置であって、
    メモリダイレイヤのバウンダリスキャンチェーンは、
    前記Ｉ／Ｏセルのそれぞれのスキャンチェーン部であって、前記Ｉ／Ｏセルのスキャンチェーン部は、第１スキャンロジックマルチプレクサとスキャンロジックラッチとを有し、前記スキャンロジックラッチの入力は、前記第１スキャンロジックマルチプレクサの出力に結合される、前記スキャンチェーン部と、
    前記スキャンチェーンにコマンド信号を提供するデコーダと、
    を有する記憶装置。
  2. 前記第１スキャンロジックマルチプレクサは、前記Ｉ／Ｏセルからの第１入力と、前記スキャンチェーンの前のスキャンチェーン部又はシリアルデータ入力からの第２入力とを有する、請求項１記載の記憶装置。
  3. 前記スキャンロジックラッチは、前記スキャンチェーンの次のスキャンチェーン部又はシリアルデータ出力への出力を有する、請求項１記載の記憶装置。
  4. 前記デコーダにより提供されるコマンド信号は、前記第１スキャンロジックマルチプレクサのそれぞれへのイネーブル信号と、前記スキャンロジックラッチのそれぞれへのクロック信号とを有する、請求項１記載の記憶装置。
  5. データＩ／Ｏセルである各Ｉ／Ｏセルのスキャンチェーン部はさらに、第２スキャンロジックマルチプレクサを有し、
    前記第２スキャンロジックマルチプレクサは、メモリ出力ラッチからの第１入力と、前記スキャン部のスキャンロジックラッチの出力に結合された第２入力とを有する、請求項４記載の記憶装置。
  6. 前記デコーダにより提供されるコマンド信号はさらに、前記データＩ／Ｏセルのスキャン部の第２スキャンロジックマルチプレクサのそれぞれへのイネーブル信号を有する、請求項５記載の記憶装置。
  7. コマンドアドレスバスセルである各Ｉ／Ｏセルのスキャンチェーン部はさらに、前記コマンドアドレスバスセルにスキャン信号のアウトを駆動する出力ドライバを有する、請求項１記載の記憶装置。
  8. 前記メモリスタックは、当該記憶装置を介し信号を搬送する複数のスルーシリコンビア（ＴＳＶ）を有し、
    前記ＴＳＶは、各メモリダイレイヤのバウンダリスキャンチェーンを用いたスキャンテストのための接続を有する、請求項１記載の記憶装置。
  9. 前記スキャンチェーンは、前記メモリスタックの各メモリダイレイヤのシリアル及びパラレルテストを提供する、請求項１記載の記憶装置。
  10. 前記シリアル及びパラレルテストは、ＩＯセルへのシリアル及びパラレル入力と、ＩＯセルからのシリアル及びパラレル出力とを有する、請求項９記載の記憶装置。
  11. メモリダイレイヤのバウンダリスキャンチェーンのルーティングは、１以上の未使用のアドレスピンを有する、請求項１記載の記憶装置。
  12. 前記１以上の未使用ピンは、より稠密性の高いメモリダイのため確保される、請求項１１記載の記憶装置。
  13. メモリスタックの複数のメモリ要素の第１メモリ要素にスキャンデータのセットを入力するステップであって、各メモリ要素はスキャンバウンダリチェーンを有する、前記入力するステップと、
    前記スキャンデータを前記複数のメモリ要素の第２メモリ要素に転送するステップと、
    前記第２メモリ要素からスキャンデータの出力を取得するステップと、
    前記第１メモリ要素に入力されたスキャンデータが前記第２メモリ要素から出力されたスキャンデータに一致するか判断するステップであって、前記入力されたスキャンデータと前記出力されたスキャンデータとが一致する場合にスキャンテストは成功する、前記判断するステップと、
    を有する方法。
  14. 前記スキャンデータは、前記第１メモリ要素のシリアルデータ入力を介し入力され、前記第２メモリ要素のシリアルデータ出力から出力される、請求項１３記載の方法。
  15. 前記スキャンデータを第２メモリ要素に転送するステップは、前記第１メモリ要素をシリアル出力モードにし、前記第２メモリ要素をシリアル入力モードにする、請求項１４記載の方法。
  16. 前記スキャンデータを第２メモリ要素に転送するステップは、前記第１メモリ要素をパラレル出力モードにし、前記第２メモリ要素をパラレル入力モードにする、請求項１４記載の方法。
  17. 前記スキャンバウンダリチェーンは、前記メモリ要素の複数のＩ／Ｏセルのそれぞれのスキャンチェーン部を有し、
    Ｉ／Ｏセルのスキャンチェーン部は、スキャンロジックマルチプレクサとスキャンロジックラッチとを有し、
    前記スキャンロジックラッチの入力は、前記スキャンロジックマルチプレクサの出力に結合される、請求項１３記載の方法。
  18. システムのためのデータを処理するプロセッサと、
    全方向性アンテナを介しデータを送信する送信機、データを受信する受信機又は前記送信機と前記受信機との双方と、
    前記システムのためのデータを格納するメモリと、
    を有するシステムであって、
    前記メモリは、スタックドメモリを有し、
    前記スタックドメモリは、１以上のメモリ要素のメモリスタックを有し、
    各メモリ要素は、前記メモリ要素の複数のＩ／Ｏセルのバウンダリスキャンチェーンを有し、
    メモリ要素のバウンダリスキャンチェーンは、
    前記Ｉ／Ｏセルのそれぞれのスキャンチェーン部であって、Ｉ／Ｏセルのスキャンチェーン部は、第１スキャンロジックマルチプレクサとスキャンロジックラッチとを有し、前記スキャンロジックラッチの入力は、前記第１スキャンロジックマルチプレクサの出力に結合される、前記スキャンチェーン部と、
    前記スキャンチェーンにコマンド信号を提供するデコーダと、
    を有するシステム。
  19. 前記第１スキャンロジックマルチプレクサは、前記Ｉ／Ｏセルからの第１入力と、前記スキャンチェーンの前のスキャンチェーン部又はシリアルデータ入力からの第２入力とを有する、請求項１８記載のシステム。
  20. 前記スキャンロジックラッチは、前記スキャンチェーンの次のスキャンチェーン部又はシリアルデータ出力への出力を有する、請求項１８記載のシステム。
  21. データＩ／Ｏセルである各Ｉ／Ｏセルのスキャンチェーン部はさらに、第２スキャンロジックマルチプレクサを有し、
    前記第２スキャンロジックマルチプレクサは、メモリ出力ラッチからの第１入力と、前記スキャン部のスキャンロジックラッチの出力に結合される第２入力とを有する、請求項１８記載のシステム。
  22. コマンドアドレスバスセルである各Ｉ／Ｏセルのスキャンチェーン部はさらに、前記コマンドアドレスバスセルへのスキャン信号アウトを駆動する出力ドライバを有する、請求項１８記載のシステム。
  23. 前記スキャンチェーンは、前記メモリスタックの各メモリダイレイヤのシリアル及びパラレルテストを提供する、請求項１８記載のシステム。
  24. 前記シリアル及びパラレルテストは、ＩＯセルへのシリアル及びパラレル入力と、ＩＯセルからのシリアル及びパラレル出力とを有する、請求項１８記載のシステム。
  25. 命令シーケンスを表すデータを格納する非一時的なコンピュータ可読記憶媒体であって、
    前記命令シーケンスは、プロセッサにより実行されると、前記プロセッサに、
    メモリスタックの複数のメモリ要素の第１メモリ要素にスキャンデータのセットを入力するステップであって、各メモリ要素はスキャンバウンダリチェーンを有する、前記入力するステップと、
    前記複数のメモリ要素の第２メモリ要素に前記スキャンデータを転送するステップと、
    前記第２メモリ要素からスキャンデータの出力を取得するステップと、
    前記第１メモリ要素に入力されたスキャンデータが前記第２メモリ要素から出力されたスキャンデータに一致するか判断するステップであって、前記入力されたスキャンデータと前記出力されたスキャンデータとが一致する場合にスキャンテストが成功する、前記判断するステップと、
    を有する処理を実行させるコンピュータ可読記憶媒体。
  26. 前記スキャンデータは、前記第１メモリ要素のシリアルデータ入力を介し入力され、前記第２メモリ要素のシリアルデータ出力から出力される、請求項２５記載のコンピュータ可読記憶媒体。
  27. 前記第２メモリ要素に前記スキャンデータを転送するステップは、前記第１メモリ要素をシリアル出力モードにし、前記第２メモリ要素をシリアル入力モードにすることを含む、請求項２５記載のコンピュータ可読記憶媒体。
  28. 前記第２メモリ要素に前記スキャンデータを転送するステップは、前記第１メモリ要素をパラレル出力モードにし、前記第２メモリ要素をパラレル入力モードにすることを含む、請求項２５記載のコンピュータ可読記憶媒体。
  29. コントローラダイと、
    前記コントローラダイに結合されるメモリダイと、
    を有する半導体装置であって、
    前記メモリダイは、複数の入出力（Ｉ／Ｏ）セルを有し、
    各Ｉ／Ｏセルは、通常のロジックとスキャンロジックとを有し、
    前記スキャンロジックは、
    Ｉ／Ｏセルからの第１入力と、他のＩ／Ｏセル又はシリアルデータ入力の１つからの第２入力とを有する第１スキャンロジックマルチプレクサと、
    スキャンロジックラッチであって、前記スキャンロジックラッチの入力が前記第１スキャンロジックマルチプレクサの出力に結合され、前記スキャンロジックラッチは第３Ｉ／Ｏセル又はシリアルデータ出力の１つへの出力を有する、前記スキャンロジックラッチと、
    前記メモリダイに配置され、前記スキャンチェーンにコマンド信号を提供するデコーダと、
    を有する半導体装置。
  30. 前記コントローラダイは、アプリケーションプロセッサを有する、請求項２９記載の半導体装置。
  31. 前記コントローラダイに結合されるタッチ画面をさらに有する、請求項２９記載の半導体装置。
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