CN101162919A - 一种数据缓存电路 - Google Patents

Abstract

本发明公开了一种数据缓存电路，包括，移位缓存单元1，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元2，延时单元，选择单元。本发明所述电路，一块大容量的存储器代替数量众多的单块独立存储器，节省了RAM块资源，在不降低存储容量要求的前提下有效的降低整个缓存单元的RAM块数量。整个读，写，选择等控制操作只需一组控制逻辑即可完成，设计结构简洁，便于系统实现。电路内部只有一块存储器和一套读写控制逻辑，极大的优化各种总线资源，为整个系统在速度，功耗和面积等关键指标上的优化创造了条件。可根据相关器的具体要求，进行调整，可移植性强。

Description

一种数据缓存电路

技术领域

本发明公开了一种数据缓存电路，该电路可适用于宽带码分多址移动通信系统的基带设计中，特别适用于W_CDMA系统的RAKE接收机实现电路中。

背景技术

W_CDMA第三代移动通信系统的基带处理方案普遍采用了RAKE接收机技术，RAKE接收机的一个主要组成部分就是相关器，其作用是利用本地生成的码元对接收到的无线信号进行匹配滤波，这个过程在检测无线信道环境，解调无线信号和获取多径分集增益方面都是必不可少的。

由于RAKE接收机内部工作速度远远高于样本数据的输入速度，同时RAKE接收机又往往被多个用户的承载任务时分复用，因此在RAKE接收机与前端天线端口之间需要一个数据缓存电路来缓存天线数据，考虑到无线信道的多径扩展，用户帧同步信号与系统帧同步之间的时间延迟以及RAKE接收机处理数据时需要提前一个处理周期预存样本数据等需要，数据缓存电路必须具备大容量数据缓存能力，因而也就占用了大量的存储资源。

以图1所示W_CDMA基带处理系统中的RAKE接收机搜索器子系统为例，假如RAKE接收机的搜索器子系统工作环境为40公里的小区半径，用户帧同步相对于系统帧同步的最大时延为1个时隙，RAKE接收机的一个处理周期为1个时隙，在这种应用环境中搜索器子系统的天线数据缓存电路需要缓存的数据量高达8704个码片数据，另外为了使RAKE接收机搜索器子系统能够处理更多的用户，其内部的匹配滤波单元也往往被设计成高阶相关器以便在一个处理时钟内能够并行处理多个码片数据，数据缓存电路为此必须具备在单个时钟周期内能够向相关器输送多个码片数据的能力。在实际的匹配相关过程中，由于用户帧同步相对于系统帧同步之间的时间延迟以及相关器滑动相关的工作过程造成了每次参与相关操作的样本数据在缓存电路中的位置是不固定的，大容量的数据缓存，多码片的数据读取以及数据位置在缓存单元中的不断滑动都为正确的获取相关数据带来了困难。

目前解决这个问题的主要方法是采用多块独立的RAM构建缓存电路，RAM块数由相关器的阶数决定，如专利申请号为CN02111766.7的“宽带码分多址多径分集接收机的数据缓存方法和装置”，该申请，首先将收到的天线数据参照系统帧同步依次写入到数据缓存电路的各个RAM中，每个工作时钟写一组天线数据到一块RAM的一个地址单元中，相关器在每个工作时钟根据当前任务的天线号以及用户帧同步相对于系统帧同步的时间偏移和相关计数结果算出数据缓存电路中所有RAM的读地址，然后对所有RAM块同时进行一次读操作得到所需的样本数据，最后再算出数据头的位置，重新排列天线数据位置后送相关器作下一步的匹配滤波。

这种实现方法在相关器阶数较低的设计中应用是比较合适的，比如应用到RAKE接收机解调器电路的设计中，但在类似于RAKE接收机搜索器电路和前导检测器电路这种需要高阶相关器的设计中，应用该申请所述的方法就会产生以下问题：

一是需要的RAM块数量巨大，比如若要求相关器并行处理64码片的数据，数据缓存单元就要有64块独立的RAM块；

二是每块RAM都有一套独立的读写控制逻辑，数量众多的RAM控制逻辑实现起来比较复杂；

三是由于RAM块数量多，各种总线密集排列，从而增加了RAKE接收机系统逻辑的面积和功耗，给内部的布局布线带来了很大的困难，严重影响了RAKE接收机的整体工作速度。

发明内容

为了解决现有技术中数据缓存电路在应用于内置有高阶相关器的RAKE接收机中时所带来的问题，本发明根据高阶相关器并行处理信号的特点通过采用一整块大容量的存储器取代多块独立RAM的结构设计来改善数据缓存电路，不但实现简单，而且在逻辑面积，功耗、工作速度等方面都大幅度的提高了系统的工作性能，精简了电路结构，节省了资源。

本发明具体是这样实现的：

一种数据缓存电路，包括，

移位缓存单元(1)，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元(2)，延时单元，选择单元，

所述移位缓存单元(1)，接收外部的样本数据输入，在写控制单元产生的写控制信号的控制下将输出连接到数据缓存RAM的数据总线上；

所述写控制单元，接收输入的系统帧同步信号，数据缓存RAM的存储深度指示信号和相关器阶数指示信号，输出连接到数据缓存RAM的写使能控制端和写地址总线；

所述数据缓存RAM，用于循环存储样本数据，

所述读控制单元，接收计数单元的商值输出、数据缓存RAM存储深度指示信号和相关启动指示信号，分别输出读地址信号和读控制信号到数据缓存RAM的读地址总线和读控制总线上；

所述计数单元，根据相关器的阶数，相位偏移量和相关周期长度，在相关启动指示信号的控制下计算出相关数据组在数据缓存RAM中存储的具体位置信息，分别输出商值和余数到读控制单元和延时单元的输入端；

所述移位缓存单元(2)，输入端到连接数据缓存RAM的读数据总线，将连续两个工作时钟读出的样本数据拼接成一组候选相关数据组输送给选择单元；

所述选择单元，根据延时单元输出的选择控制信号从候选相关数据组中选择高阶相关器所需的相关数据，输出到高阶相关器处理；

所述延时单元，接收并调整计数单元余数输出的时间延迟，使其与选择单元的输入数据保持同步，然后输出到选择单元。

所述移位缓存单元(1)包括移位缓存寄存器组，其数据缓存量由相关器的阶数决定；

每个移位缓存寄存器组可存储一个样本数据。

所述写控制单元，包括计数器(1)，比较器(1)，或门(1)，计数器(2)和比较器(2)；

所述计数器(1)的一输入端连接外部输入的系统帧同步信号，另一输入端连接比较器(1)的一输出端，其输出端连接比较器(1)的一输入端，

所述比较器(1)的另一输入端连接外部输入的相关器的阶数指示信号，一输出端连接数据缓存RAM的写控制总线，与计数器(1)相连的输出端连接到计数器(2)的一输入端，

所述计数器(2)的另一输入端连接或门(1)的输出端，其一输出端连接数据缓存RAM的写地址总线，另一输出端连接比较器(2)的一输入端，

所述比较器(2)的另一输入端连接外部输入的数据缓存RAM深度指示信号，其一输出端连接到或门(1)的一输入端，

所述或门(1)的另一输入端连接外部输入的系统帧同步信号。

所述数据缓存RAM为一块，其宽度由相关器的阶数决定，存储深度由相关器阶数和数据缓存量共同决定，采用双口RAM。

所述读控制单元，包括，比较器(4)、选择器和延时器，

所述比较器(4)，一输入端连接数据缓存RAM的存储深度信号，另一输入端连接计数单元的商值输出，其输出端连接选择器的控制输入端，

所述选择器，一输入端连接计数单元的商值输入，另一输入端连接内部设定的零地址，其输出的读地址连接到数据缓存RAM的读地址总线上，

所述延时器的输入连接外部的相关启动指示信号，输出连接数据缓存RAM的读控制总线。

6、如权利要求1所述的数据缓存电路，其特征在于：

所述计数单元，包括计数器(3)，比较器(3)，加法器和运算单元，

所述计数器(3)，一输入连接外部输入的相关启动指示信号，输出连接到内部的比较器(3)和加法器的输入端，

所述比较器(3)，其输入分别连接外部输入的相关周期长度指示信号和计数器(3)的输出端，输出连接计数器(3)的另一输入端，

所述加法器，一输入连接计数器(3)的输出，另一输入连接外部的搜索相位偏移指示信号，其输出连接运算单元的输入，

所述运算单元，一输入连接加法器输出，另一输入连接相关器的阶数指示信号，其商值输出连接读控制单元的输入端，余数输出连接延时单元的输入端。

所述移位缓存单元(2)，包括两个移位寄存器组，其中，

一移位寄存器组，其输入连接数据缓存RAM的读数据总线，输出同时连接选择单元的输入端和另一移位缓存寄存器组的输入端，另一移位寄存器组存储上一个时钟周期读出的数据，将输出连接到选择单元的输入端。

本发明所述电路，同现有的电路相比，

(1)本发明所述电路采用一块大容量的存储器代替数量众多的单块独立存储器，节省了RAM块资源，比如数据缓存电路后端的相关器阶数若为64阶，那么按照CN02111766.7中描述的方法就需要64块独立的RAM块，而本发明只需要1块大容量的RAM块就可以在不降低存储容量要求的前提下有效的降低整个缓存单元的RAM块数。

(2)本发明的整个读，写，选择等控制操作只需一组控制逻辑即可完成，与CN02111766.7中描述的多块RAM的实现结构相比较，具有设计结构简洁，便于系统实现的特点。

(3)在本发明内部只有一块存储器和一套读写控制逻辑，因此各种总线资源得到了极大的优化，为整个系统在速度，功耗和面积等关键指标上的优化创造了条件。

(4)本发明电路经过简单的调整以后可以应用于具有不同处理要求的相关器操作，可移植性强。

附图说明

图1是W_CDMA基带处理系统中的RAKE接收机搜索器子系统框图；

图2是数据缓存电路的实现框图；

图3是移位缓存单元1的硬件实现框图；

图4是写控制单元的硬件实现结构框图；

图5是计数单元的硬件实现结构框图；

图6是读控制单元的硬件实现结构框图；

图7是移位缓存单元2的硬件实现结构框图。

具体实施方式

本发明适用于W_CDMA基带天线接口到RAKE接收机间的数据缓存电路，由于不同的RAKE接收机实现方案可能采用不同的相关器设计结构，因此本发明装置的硬件实现结构在不同的应用环境中存在着细微的差别，这里基于附图1所示的W_CDMA基带处理系统中的RAKE接收机搜索器子系统的应用环境，并假定其中采用了64阶相关器的设计结构，在此基础上来描述本发明装置的具体实施方式。

本发明的实现框图如图2所示，由图2可知本装置主要包括八个功能单元即移位缓存单元1，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元2，延时单元，选择单元。

移位缓存单元1的主要功能是移位缓存外部输入的样本数据，在写控制信号的控制下将缓存数据写入到数据缓存RAM中，移位缓存单元1的数据缓存量由相关器的阶数决定，其输入端为外部的样本数据输入，输出连接到数据缓存RAM的A口数据总线上。

写控制单元的主要功能是在系统帧同步的控制下，根据相关器阶数和数据缓存RAM的存储深度产生相应的写控制信号和写地址信号，其输入端连接外部输入的系统帧同步信号，数据缓存RAM的存储深度指示信号和相关器阶数指示信号，输出端连接数据缓存RAM的A口写使能控制端和写地址总线。

数据缓存RAM的主要功能是循环存储样本数据，当整块数据缓存RAM存满后，后面的数据便从数据缓存RAM的第一个地址单元开始依次覆盖前面缓存的数据，数据缓存RAM的宽度由相关器的阶数决定，存储深度由相关器阶数和数据缓存量共同决定，采用双口RAM，A口只写，B口只读，其中A口的写数据总线连接移位缓存单元1的输出端口，写控制总线和写地址总线连接写控制单元的输出端，B口的读控制总线和读地址总线连接读控制单元的输出端，读数据总线连接移位缓存单元2的输入端。

读控制单元的主要功能就是根据计数单元的商值输出结果和数据缓存RAM存储深度指示信号产生相应的读地址信号，根据外部输入的相关启动指示信号产生读控制信号，读控制单元的C口输入连接到计数单元的商值输出端，E口输入连接数据缓存RAM的深度指示信号，D口输入连接外部的相关启动指示信号，读控制单元的读地址输出连接到数据缓存RAM的B口读地址总线上，读控制输出连接到B口读控制总线上。

计数单元的主要功能是根据相关器的阶数，相位偏移量指示信号和相关周期长度指示信号在相关启动指示信号的控制下计算出相关数据组在数据缓存RAM中存储的具体位置信息，其输入端连接外部输入的相关器阶数指示信号，相位偏移量指示信号和相关周期长度指示信号以及相关启动指示信号，输出分为商值输出和余数输出分别连接到读控制单元的C口输入端和延时单元的输入端。

移位缓存单元2的主要功能是将连续两个工作时钟读出的样本数据拼接成一组候选相关数据组输送给选择单元，其输入端连接数据缓存RAM的B口读数据总线，输出连接到选择单元的数据输入端。

延时单元的主要功能是根据选择单元的输入数据相对于计数单元对应商值输出的时延，调整计数单元余数输出的时间延迟，使其与选择单元的输入数据保持同步，延时单元的输入端连接计数单元的余数输出，而输出端连接选择单元的控制信号输入端。

选择单元的主要功能是根据输入的选择控制信号从候选相关数据组中选择高阶相关器所需的相关数据，其数据输入端连接移位缓存单元2的输出端，控制信号输入端连接延时单元的输出端，其输出端连接高阶相关器的输入端。

其中，如图3所示为移位缓存单元1的硬件实现结构图，移位缓存单元1包括64组移位寄存器组，每个寄存器组可以存储一个样本数据，当系统开始工作时，样本数据从移位缓存寄存器组1开始依次移位缓存到64个移位缓存寄存器组中，当64个寄存器组灌满数据后，在写控制信号的控制下64个样本数据被同时写入到数据缓存RAM中，移位缓存单元1内部的缓存寄存器组1的输入连接外部的样本数据输入，而输出同时连接缓存寄存器组2的输入端和数据缓存RAM的A口写数据总线，后63组缓存寄存器组的输入分别连接前一级缓存寄存器组的输出端，而输出则同时连接到下一级缓存寄存器组的输入端和数据缓存RAM的A口写数据总线上。

如图4所示为写控制单元的实现框图，它包括计数器1，比较器1，或门1，计数器2和比较器2五个部分，系统在工作时，当系统帧同步有效，或门1便输出有效，计数器1和计数器2同时清零，然后计数器1作加1操作，当计数器1计数到63时比较器1输出一个比较控制信号，这时计数器1再次清零，而计数器2加1，之后每当计数器1计到63，计数器2都加1，当计数器2的计数值等于数据缓存RAM深度136减1时，比较器2输出有效信号从而使或门1输出有效，计数器2被清零，重新开始新的一个计数周期。

计数器1的F输入端连接外部输入的系统帧同步信号，G口输入端连接比较器1的L口输出端，计数器1的输出端连接比较器1的H口输入端，比较器1的J口输入端连接外部输入的64阶相关器的阶数指示信号，K口输出端连接数据缓存RAM的A口写控制总线，L口输出端连接计数器2的M口输入端，计数器2的N口输入端连接或门1的输出端，计数器2的Q口输出端连接数据缓存RAM的A口地址总线，P口输出端连接比较器2的S口输入端，比较器2的T口输入端连接外部输入的136深度的数据缓存RAM深度指示信号，比较器2的输出连接或门1的V口输入端，或门1的U口输入端连接外部输入的系统帧同步信号。

数据缓存RAM主要作用是为高阶相关器缓存样本数据，这是一块大容量的双口RAM，A口只写，B口只读，RAM的深度在本实施方式中设定为136个地址单元，每个地址单元的数据位宽为1024比特，存储64个码片数据，A口的写数据总线连接移位缓存单元1的写数据输出端，地址总线连接写控制单元的写地址输出端，写控制总线连接写控制单元的写控制输出端，B口数据总线连接到移位缓存单元2的读数据输入端，B口的读地址总线连接读控制单元的地址信号输出端，读控制总线连接读控制单元的读控制输出端。

计数单元的主要功能是在相关启动指示信号的控制下根据外部输入的搜索相位偏移，相关周期长度以及在本应用环境中的相关器阶数64实时的计算相关数据在数据缓存RAM中的位置信息，如图5所示为计数单元的硬件实现结构图，它主要包括计数器3，比较器3，加法器和运算单元四个部分，当系统工作时，计数器3实时的检测相关启动指示信号的状态，若相关启动指示信号无效则计数器3清零，当相关启动指示信号生效后计数器3开始进行加64操作，当其计数值等于外部配置的相关周期长度时，比较器3输出有效信号，这时计数器3清零，重新开始进行加64的计数，同时本数据缓存电路外部的搜索相位控制逻辑更新搜索相位偏移。

计数器3的输入分别连接外部输入的相关启动指示信号和内部的比较器3，输出连接到加法器的输入端，比较器3主要用于确定当前搜索相位的相关周期结束时间点，它的输入端分别连接外部输入的相关周期长度指示信号和计数器3的输出端，输出端连接计数器3的一个输入端。

加法器的主要功能是通过在计数器3的计数结果和外部输入的搜索相位偏移之间的求和运算计算出当前相关数据相对于系统帧同步的相位偏移量，加法器一端输入连接计数器3的输出，另一端输入连接外部的搜索相位偏移指示信号，加法器的输出连接运算单元的输入。

运算单元根据相关器的阶数将加法器的计算结果分解为商值和余数，其中商值经过外部的读控制逻辑处理后可定位相关数据组中第一个数据在数据缓存RAM中的存储地址，而余数则可用于定位相关数据组第一个数据在一个地址单元存储的64个样本点中的具体位置，运算单元有两个输入端，一端连接加法器输出，另一端连接64阶相关器的阶数指示信号，运算单元的商值输出连接读控制单元的C口输入，余数输出连接延时单元的输入。

读控制单元主要功能包括两个，一是根据数据缓存RAM的深度对C口输入的商值进行简单处理，生成数据缓存RAM的读地址，二是对外部输入的相关启动信号进行延时处理生成数据缓存RAM的读控制信号，如图6所示为读控制单元的硬件结构图，其由比较器4，选择器和延时器三个部分组成。

其中比较器4的一个输入端连接数据缓存RAM的存储深度参数136，另一个输入端连接计数单元的商值输出，比较器4的输出端连接选择器的控制输入端，选择器包括两个数据输入端和1个控制输入端，其中一个数据输入端连接计数单元的商值输入，另一个数据输入端连接内部设定的零地址，控制输入端连接比较器4的输出端，选择器输出的读地址连接到数据缓存RAM的B口读地址总线上，延时器的输入连接外部的相关启动指示信号，输出连接数据缓存RAM的B口读控制总线。

延时单元的主要功能是根据选择单元的输入数据相对于计数单元输出商值的时间延迟对计数单元的余数输出进行延时处理从而使选择单元的数据输入和控制输入保持同步，延时单元的输入连接计数单元的余数输出，延时单元的输出连接选择单元的控制输入。

移位缓存单元2的主要功能是将相邻时钟周期内输入的样本数据按照时间顺序拼接成一个候选数组以便选择单元从中选择相关数据组，如图7所示为移位缓存单元2的硬件结构图，它包括移位寄存器组1和移位寄存器组2，其中移位寄存器组1用于存储当前从数据缓存RAM读出的数据，它的输入连接数据缓存RAM的B口读数据总线，输出同时连接移位缓存寄存器组2的输入和选择单元的输入，移位寄存器组2存储上一个时钟周期读出的数据，其输入连接移位缓存寄存器组1的输出，输出连接选择单元的输入端。

选择单元的主要功能是按照输入的控制信号从输入的候选数据组中选择相关数据组送高阶相关器处理，选择单元有两个输入端口即数据输入端和控制输入端，其中数据输入端连接移位缓存单元2的输出端，控制输入端连接延时单元的输出端，选择单元的输出连接高阶相关器的输入，输出的数据在高阶相关器中与匹配码元进行匹配运算，运算结果送RAKE接收机的后端逻辑作进一步的处理。

Claims (7)

1.一种数据缓存电路，其特征在于，包括，

移位缓存单元(1)，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元(2)，延时单元，选择单元，

所述移位缓存单元(1)，接收外部的样本数据输入，在写控制单元产生的写控制信号的控制下将输出连接到数据缓存RAM的数据总线上；

所述写控制单元，接收输入的系统帧同步信号，数据缓存RAM的存储深度指示信号和相关器阶数指示信号，输出连接到数据缓存RAM的写使能控制端和写地址总线；

所述数据缓存RAM，用于循环存储样本数据，

所述读控制单元，接收计数单元的商值输出、数据缓存RAM存储深度指示信号和相关启动指示信号，分别输出读地址信号和读控制信号到数据缓存RAM的读地址总线和读控制总线上；

所述计数单元，根据相关器的阶数，相位偏移量和相关周期长度，在相关启动指示信号的控制下计算出相关数据组在数据缓存RAM中存储的具体位置信息，分别输出商值和余数到读控制单元和延时单元的输入端；

所述移位缓存单元(2)，输入端到连接数据缓存RAM的读数据总线，将连续两个工作时钟读出的样本数据拼接成一组候选相关数据组输送给选择单元；

所述选择单元，根据延时单元输出的选择控制信号从候选相关数据组中选择高阶相关器所需的相关数据，输出到高阶相关器处理；

所述延时单元，接收并调整计数单元余数输出的时间延迟，使其与选择单元的输入数据保持同步，然后输出到选择单元。

2.如权利要求1所述的数字缓存电路，其特征在于：

所述移位缓存单元(1)包括移位缓存寄存器组，其数据缓存量由相关器的阶数决定；

每个移位缓存寄存器组可存储一个样本数据。

3.如权利要求1所述的数据缓存电路，其特征在于：

所述写控制单元，包括计数器(1)，比较器(1)，或门(1)，计数器(2)和比较器(2)；

所述计数器(1)的一输入端连接外部输入的系统帧同步信号，另一输入端连接比较器(1)的一输出端，其输出端连接比较器(1)的一输入端，

所述比较器(1)的另一输入端连接外部输入的相关器的阶数指示信号，一输出端连接数据缓存RAM的写控制总线，与计数器(1)相连的输出端连接到计数器(2)的一输入端，

所述计数器(2)的另一输入端连接或门(1)的输出端，其一输出端连接数据缓存RAM的写地址总线，另一输出端连接比较器(2)的一输入端，

所述比较器(2)的另一输入端连接外部输入的数据缓存RAM深度指示信号，其一输出端连接到或门(1)的一输入端，

所述或门(1)的另一输入端连接外部输入的系统帧同步信号。

4.如权利要求1所述的数据缓存电路，其特征在于：

所述数据缓存RAM为一块，其宽度由相关器的阶数决定，存储深度由相关器阶数和数据缓存量共同决定，采用双口RAM。

5.如权利要求1所述的数据缓存电路，其特征在于：

所述读控制单元，包括比较器(4)、选择器和延时器，

所述比较器(4)，一输入端连接数据缓存RAM的存储深度信号，另一输入端连接计数单元的商值输出，其输出端连接选择器的控制输入端，

所述选择器，一输入端连接计数单元的商值输入，另一输入端连接内部设定的零地址，其输出的读地址连接到数据缓存RAM的读地址总线上，

所述延时器的输入连接外部的相关启动指示信号，输出连接数据缓存RAM的读控制总线。

6.如权利要求1所述的数据缓存电路，其特征在于：

所述计数单元，包括计数器(3)，比较器(3)，加法器和运算单元，

所述计数器(3)，一输入连接外部输入的相关启动指示信号，输出连接到内部的比较器(3)和加法器的输入端，

所述比较器(3)，其输入分别连接外部输入的相关周期长度指示信号和计数器(3)的输出端，输出连接计数器(3)的另一输入端，

所述加法器，一输入连接计数器(3)的输出，另一输入连接外部的搜索相位偏移指示信号，其输出连接运算单元的输入，

所述运算单元，一输入连接加法器输出，另一输入连接相关器的阶数指示信号，其商值输出连接读控制单元的输入端，余数输出连接延时单元的输入端。

7.如权利要求1所述的数据缓存电路，其特征在于：

所述移位缓存单元(2)，包括两个移位寄存器组，其中，

一移位寄存器组，其输入连接数据缓存RAM的读数据总线，输出同时连接选择单元的输入端和另一移位缓存寄存器组的输入端，另一移位寄存器组存储上一个时钟周期读出的数据，将输出连接到选择单元的输入端。

Images