CN100533975C - 采用半速时钟的全速率伪随机序列生成器 - Google Patents

采用半速时钟的全速率伪随机序列生成器 Download PDF

Info

Publication number
CN100533975C
CN100533975C CNB2007100353291A CN200710035329A CN100533975C CN 100533975 C CN100533975 C CN 100533975C CN B2007100353291 A CNB2007100353291 A CN B2007100353291A CN 200710035329 A CN200710035329 A CN 200710035329A CN 100533975 C CN100533975 C CN 100533975C
Authority
CN
China
Prior art keywords
pseudo
random
speed pseudo
random sequence
sequence generator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007100353291A
Other languages
English (en)
Other versions
CN101087129A (zh
Inventor
李少青
欧阳干
张民选
陈吉华
赵振宇
陈怒兴
马剑武
徐炜遐
吴宏
邹金安
何小威
刘征
王建军
高绍全
郑东裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CNB2007100353291A priority Critical patent/CN100533975C/zh
Publication of CN101087129A publication Critical patent/CN101087129A/zh
Application granted granted Critical
Publication of CN100533975C publication Critical patent/CN100533975C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种采用半速时钟的全速率伪随机序列生成器，它包括：低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成；多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，其由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；输出信号调节单元，由4个反相器构成，将输出信号调整后输出OUT。本发明结构简单，能在输入控制时钟不变的条件下，产生比传统伪随机序列生成器高一倍的数据速率。

Description

采用半速时钟的全速率伪随机序列生成器
技术领域
本发明主要涉及到由CMOS晶体管构成的伪随机序列生成器领域，特指一种采用半速时钟的全速率伪随机序列生成器。
背景技术
集成电路是一种复杂的功能器件，在开发和生产过程中出现一些错误和缺陷是不可避免的，为保证产品的质量与可靠性需通过测试对产品的质量与可靠性加以监控。在集成电路中多采用插入伪随机序列生成器的方法来实现内建自测试。因此，伪随机数据序列产生电路设计的优劣直接影响到自测试的效果。参见图3所示的现有技术中的伪随机序列产生器，通过在不同的反馈回路插入异或门或者与非门等逻辑，可在输出端输出伪随机的序列信号。此种方法的缺点是输出的伪随机序列数据速率最大只能达到控制移位寄存器的输入时钟的频率，这对高速电路的伪随机数据序列产生是非常不利的。
发明内容
本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、能够在输入控制时钟不变的条件下，产生比传统伪随机序列生成器高一倍的数据速率的，采用半速时钟的全速率伪随机序列生成器。
为解决上述技术问题，本发明提出的解决方案为：一种采用半速时钟的全速率伪随机序列生成器，其特征在于它包括：
低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成，在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2；
多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，该选通开关由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；
输出信号调节单元，由4个反相器构成，将从多路选择开关单元的输出信号调整后实现最后输出OUT。
与现有技术相比，本发明的优点就在于：
1、本发明采用半速时钟的全速率伪随机序列生成器可用于高速IO接口，时钟数据恢复电路，Serdes(串行收发器)等其它高速逻辑电路结构内建自测试的伪随机信号产生；
2、本发明采用半速时钟的全速率伪随机序列生成器克服了传统方式的伪随机数生成器的测试数据速率不能高于输入时钟的缺点，使用较低的时钟即可得到高速测试信号，简化了测试电路的设计难度；
3、在本发明中采用了改进型动态电路结构，使得电路工作的稳定性很好，抗PVT变化能力强，可以应用于各种环境比较恶劣的场合。
附图说明
图1是本发明具体实施例的框架结构示意图；
图2是本发明具体实施例的电路原理示意图；
图3是现有技术中的框架结构示意图；
图4是带置位功能移位寄存器的电路原理示意图。
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
本发明中采用双沿采样输出的结构，同时使用时钟信号的上升/下降沿对数据进行选择输出。如图1和图2所示，本发明采用半速时钟的全速率伪随机序列生成器，它包括：低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成，在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2；多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，该选通开关由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN，两组传输门在时钟的控制下，当CLK为0时，导通第一组传输门，此时输出伪随机序列生成器1的信号；当CLK为1时，导通第二组传输门，此时输出伪随机序列生成器2的信号。2选1选通开关电路分别在时钟的的低/高电平阶段导通上述的第一低速伪随机信号生成器和第二低速伪随机信号生成器中的一组，即选择输出序列1或者序列2，生成新的高速串行伪随机序列OUT1。输出信号调节单元，由4个反相器构成，用来将输出信号OUT1调整后输出OUT。通过调节反相器组中第1、2级反相器的Pmos管与Nmos管的宽度的比值，即可调节输出OUT1的高/低电平的占空比。第3、4级反相器作为输出驱动Buffer，增强电路的驱动大负载的能力。由于在一个控制时钟CLK周期内，在时钟的上下沿各输出1次，输出的串行伪随机序列可达到输入时钟的两倍，且该串行序列集为两路半速伪随机数据生成器数据交替输出得到，是可预知和计算的。并且通过调整两路上述两路伪随机序列生成器的反馈回路即可改变最终输出的串行数据序列集。同理，可通过在上述的两路伪随机序列生成器的多个输出端添加多个由时钟CLK控制的二选一输出开关，可得到并行多路高速伪随机数据。
其中，第一低速伪随机信号生成器和第二低速伪随机信号生成器中采用带置位功能的移位寄存器作为基本单元(参见图4所示)，将该基本单元的前一级输出与后一级输入首尾相连形成如图3所示的传统链型低速伪随机序列生成器(Pattern Generator)，该电路结构可产生可预知顺序的伪随机测试序列集，并且可通过置位信号set初始化该伪随机序列生成电路。该种电路产生的伪随机数据速率与控制移位寄存器链的时钟频率CLK一致。本发明中的低速伪随机信号产生单元在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2。当set信号输入为1时，将所有的移位寄存器置位为1，此时两组低速伪随机信号生成器输出为1，处于置位状态。当set信号输入为0时，两组低速伪随机信号生成器在时钟CLK的控制下进入移位反馈状态。以图2中的第一伪随机序列生成器为例。在时钟CLK的上升沿，该组的移位寄存器D9的输出SO输入至下一级移位寄存器D8的输入SI，同时D8的SO输出至D7的SI，依此类推。同时，D0、D1、D7、D8的输出SO通过三个异或门进行异或运算后，反馈输入至D9的输入端SI。由于异或门反馈的存在，导致输入D9的SI的信号类似于伪随机信号，因此整个第一伪随机生成器的所有移位寄存器的SO端输出均为伪随机信号。
在具体实施例中，参见图1、图2和图4所示，第一低速伪随机信号生成器和第二低速伪随机信号生成器中带置位功能的移位寄存器在三个异或门逻辑控制下进行输出反馈，形成低速的伪随机序列生成器。第一低速伪随机信号生成器和第二低速伪随机信号生成器的异或门逻辑反馈位置不同，因此其产生的伪随机序列也不相同。在统一时钟CLK和置位信号控制下，第一低速伪随机信号生成器和第二低速伪随机信号生成器产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据：序列1和序列2。多路选择开关单元分别在时钟CLK的控制下，在CLK的高/低电平阶段分别从第一低速伪随机信号生成器和第二低速伪随机信号生成器选择输出序列1或者序列2，组成新的高速输出伪随机序列OUT1。由4个反相器构成的输出信号调节单元，对OUT1的输出波形进行调整，并增强驱动能力得到输出OUT。如图4所示，带置位功能的移位寄存器，其data_in和serial_in为两数据输入端，可互相交换。set为置位信号，clk为时钟信号输入端。移位寄存器为传统的TSPC型边沿触发器，结构不再给出。

Claims (1)

1、一种采用半速时钟的全速率伪随机序列生成器，其特征在于它包括：
低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成，在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2；
多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，该选通开关由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；
输出信号调节单元，由4个依次串接的反相器构成，用来将输出信号调整后输出(OUT)。
CNB2007100353291A 2007-07-10 2007-07-10 采用半速时钟的全速率伪随机序列生成器 Expired - Fee Related CN100533975C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2007100353291A CN100533975C (zh) 2007-07-10 2007-07-10 采用半速时钟的全速率伪随机序列生成器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2007100353291A CN100533975C (zh) 2007-07-10 2007-07-10 采用半速时钟的全速率伪随机序列生成器

Publications (2)

Publication Number Publication Date
CN101087129A CN101087129A (zh) 2007-12-12
CN100533975C true CN100533975C (zh) 2009-08-26

Family

ID=38937936

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100353291A Expired - Fee Related CN100533975C (zh) 2007-07-10 2007-07-10 采用半速时钟的全速率伪随机序列生成器

Country Status (1)

Country Link
CN (1) CN100533975C (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332880A (zh) * 2011-07-25 2012-01-25 无锡金奇微电子有限公司 可切换工作模式的放大器电路
CN103067116A (zh) * 2013-01-18 2013-04-24 北京交通大学 一种多路反馈全光异或逻辑高速超长伪随机码发生器
CN103713880B (zh) * 2014-01-03 2017-02-22 浪潮(北京)电子信息产业有限公司 一种序列生成器及其设计方法
CN104518797B (zh) * 2015-01-26 2017-10-13 中国电子科技集团公司第二十四研究所 一种用于高精度模数转换器中的抖动电路
CN110504950A (zh) * 2019-09-02 2019-11-26 南京信息工程大学 一种新型m序列信号发生器
CN110928524B (zh) * 2019-12-06 2023-06-02 南方科技大学 伪随机信号发生器
CN111044886B (zh) * 2019-12-09 2022-05-13 北京时代民芯科技有限公司 一种ddr2/3 phy bist数据通道测试向量生成方法
CN116166222B (zh) * 2023-04-24 2023-07-11 上海米硅科技有限公司 一种伪随机二进制序列发生装置及校验装置

Also Published As

Publication number Publication date
CN101087129A (zh) 2007-12-12

Similar Documents

Publication Publication Date Title
CN100533975C (zh) 采用半速时钟的全速率伪随机序列生成器
CN101614789B (zh) 一种集成电路的测试图形生成器及其测试方法
CN101087141B (zh) 脉冲合成方式的占空比可调n次分频电路
CN100495918C (zh) 一种同步信号检测装置
US8482332B2 (en) Multi-phase clock generator and data transmission lines
CN106656108A (zh) 触发器电路
US9013208B1 (en) Method and apparatus for clocking
CN103782516A (zh) 多个环形振荡器的同步输出
EP3228009A1 (en) Power efficient high speed latch circuits and systems
CN111044886B (zh) 一种ddr2/3 phy bist数据通道测试向量生成方法
CN101446843A (zh) 一种高频时钟发生器、时钟频率转换方法以及一种芯片
TWI243538B (en) Apparatus for generating testing signals
KR100783691B1 (ko) 프리엠퍼시스를 가지는 직렬 전송 장치
US10141949B1 (en) Modular serializer and deserializer
JP6684218B2 (ja) 分周回路及び半導体集積回路
CN112019194B (zh) 一种高速串化电路
US11025236B1 (en) Low-power AOI-based flip-flop
US11283436B2 (en) Parallel path delay line
Singh et al. A low power 8× 2 7-1 PRBS generator using Exclusive-OR gate merged D flip-flops
CN110383380A (zh) 实施精确占空比控制的双数据速率电路和数据生成方法
TWI432757B (zh) 運用於高速輸出入埠上的內建自測試電路
Kucharski et al. A 40 Gb/s 2.5 V 2/sup 7/-1 PRBS generator in SiGe using a low-voltage logic family
Sham et al. A 3$\,\times\, $5-Gb/s Multilane Low-Power 0.18-$\mu {\hbox {m}} $ CMOS Pseudorandom Bit Sequence Generator
Hien et al. Design of a wave-pipelined serializer-deserializer with an asynchronous protocol for high speed interfaces
Soomro et al. Reduced pin-count test strategy for 3D stacked ICs using simultaneous bi-directional signaling based time division multiplexing

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090826

Termination date: 20120710