CN114935886B - 两段式超导时间数字转换器及超导探测器成像系统 - Google Patents

两段式超导时间数字转换器及超导探测器成像系统 Download PDF

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CN114935886B CN202210425142.7A CN202210425142A CN114935886B CN 114935886 B CN114935886 B CN 114935886B CN 202210425142 A CN202210425142 A CN 202210425142A CN 114935886 B CN114935886 B CN 114935886B
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Abstract

本发明提供一种两段式超导时间数字转换器，包括粗量化模块和细量化模块；所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。通过本发明提供的两段式超导时间数字转换器，解决了现有超导TDC难以兼顾高分辨率和高动态范围的问题。

Description

两段式超导时间数字转换器及超导探测器成像系统
技术领域
本发明涉及超导电路设计领域，特别是涉及一种两段式超导时间数字转换器及超导探测器成像系统。
背景技术
超导探测器主要指的是超导纳米线单光子探测器(Superconducting NanometerSingle Photon Detector，SNSPD)，SNSPD利用超导体的特性，可以测量单光子信号；当光子落在处于超导态的纳米线上，会产生一个扩散的热点，导致局部纳米线短时间失去超导性，呈现有电阻的状态，这样，通过偏置电流和一些电路结构可以将对光子的响应转换为一个脉冲信号。SNSPD由于高探测效率、低暗计数等优势，在单光子成像等领域被广泛应用。
超导单磁通量子(Single Flux Quantum，SFQ)电路和超导探测器都工作在低温环境中(～2K)，在之前的研究中，使用超导SFQ电路读取SNSPD脉冲具有更低抖动等优势。对于时间信号这种模拟量，通过SFQ电路进行预处理转换为数字量可以将信息传播过程中的损失降低，从而达到更高的精度。但在超导时间数字转换器(Time to Digital Convert，TDC)的设计中，如何兼顾高分辨率和高动态范围，是本领域技术人员迫切需要解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种两段式超导时间数字转换器及超导探测器成像系统，用于解决现有超导TDC难以兼顾高分辨率和高动态范围的问题。
为实现上述目的及其他相关目的，本发明提供一种两段式超导时间数字转换器，所述两段式超导时间数字转换器包括：粗量化模块和细量化模块；
所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；
所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。
可选地，所述粗量化模块包括：环路振荡器和二进制计数器；
所述环路振荡器由起始脉冲控制起振，由终止脉冲控制关闭，用于在起振后基于所述起始脉冲进行环路振荡，并在每一次的环路振荡中输出一振荡脉冲；
所述二进制计数器接收所述振荡脉冲，用于对所述振荡脉冲的个数进行计数，并根据计数结果产生粗量化值。
可选地，所述环路振荡器包括：第一汇流缓冲单元、第一分流单元、传输线单元和非破坏读出单元；
所述第一汇流缓冲单元的第一输入端接入所述起始脉冲，第二输入端连接所述第一分流单元的第一输出端，输出端连接所述非破坏读出单元的输入端；
所述第一分流单元的输入端通过所述传输线单元连接所述非破坏读出单元的输出端，第二输出端产生所述振荡脉冲并输出；
所述非破坏读出单元的置位端接入所述起始脉冲，复位端接入所述终止脉冲。
可选地，所述两段式超导时间数字转换器还包括：第二分流单元，输入端连接所述第一分流单元的第二输出端，第一输出端输出所述振荡脉冲至所述二进制计数器，第二输出端输出所述振荡脉冲至所述细量化模块。
可选地，所述两段式超导时间数字转换器还包括：第三分流单元，输入端接入所述起始脉冲，第一输出端输出所述起始脉冲至所述第一汇流缓冲单元，第二输出端输出所述起始脉冲至所述非破坏读出单元。
可选地，所述两段式超导时间数字转换器还包括：第四分流单元，输入端接入所述终止脉冲，第一输出端输出所述终止脉冲至所述非破坏读出单元，第二输出端输出所述终止脉冲至所述细量化模块。
可选地，所述二进制计数器包括：第五分流单元、第六分流单元、第七分流单元、第一单bit计数单元、第二单bit计数单元、第三单bit计数单元和第四单bit计数单元；
所述第五分流单元的输入端接入读脉冲，第一输出端连接所述第六分流单元的输入端；所述第六分流单元的第一输出端连接所述第七分流单元的输入端，所述第五分流单元的第二输出端、所述第六分流单元的第二输出端、所述第七分流单元的第一输出端及其第二输出端对应连接四个单bit计数单元的时钟输入端；
所述第一单bit计数单元的数据输入端接入所述振荡脉冲，进位输出端连接所述第二单bit计数单元的数据输入端；所述第二单bit计数单元的进位输出端连接所述第三单bit计数单元的数据输入端，所述第三单bit计数单元的进位输出端连接所述第四单bit计数单元的数据输入端，所述第四单bit计数单元的进位输出端悬空，所述第一单bit计数单元、所述第二单bit计数单元、所述第三单bit计数单元和所述第四单bit计数单元的求和输出端产生所述粗量化值。
可选地，所述细量化模块包括：游标延迟线和译码器；
所述游标延迟线包括第一延迟线、第二延迟线和N个D触发器，所述第一延迟线以第一延迟时间对最后一个所述振荡脉冲进行N级延迟，所述第二延迟线以第二延迟时间对所述终止脉冲进行N级延迟；
N个所述D触发器的时钟输入端对应接入所述第一延迟线的N级延迟输出，数据输入端对应接入所述第二延迟线的N级延迟输出，输出端产生N位温度计码；
所述译码器接收N位温度计码，用于将N位温度计码转换为二进制码并作为细量化值输出；
其中，N＝2L-1，L为大于等于1的正整数。
可选地，所述第一延迟线包括N个第一延迟单元和(N-1)个第八分流单元，任意相邻两个所述第一延迟单元之间均设有一个所述第八分流单元，其中，第M个所述第八分流单元的输入端连接第M个所述第一延迟单元的输出端，第一输出端连接第(M+1)个所述第一延迟单元的输入端，第二输出端作为所述第一延迟线的第M级延迟输出，第一个所述第一延迟单元的输入端接入所述振荡脉冲，第N个所述第一延迟单元的输出端作为所述第一延迟线的第N级延迟输出；
所述第二延迟线包括N个第二延迟单元和(N-1)个第九分流单元，任意相邻两个所述第二延迟单元之间均设有一个所述第九分流单元，其中，第K个所述第九分流单元的输入端连接第K个所述第二延迟单元的输出端，第一输出端连接第(K+1)个所述第二延迟单元的输入端，第二输出端作为所述第二延迟线的第K级延迟输出，第一个所述第二延迟单元的输入端接入所述终止脉冲，第N个所述第二延迟单元的输出端作为所述第二延迟线的第N级延迟输出；
其中，M为大于等于1且小于N的正整数，K为大于等于1且小于N的正整数。
可选地，所述译码器包括：(N-1)个第二汇流缓冲单元、第十分流单元、第十一分流单元、第十二分流单元、第五单bit计数单元、第六单bit计数单元、第七单bit计数单元和第八单bit计数单元；
(N-1)个所述第二汇流缓冲单元的第一输入端对应连接前(N-1)个所述D触发器的输出端，第(N-1)个所述第二汇流缓冲单元的第二输入端连接第N个所述D触发器的输出端，前(N-2)个所述第二汇流缓冲单元的第二输入端对应连接后(N-2)个所述第二汇流缓冲单元的输出端，第一个所述第二汇流缓冲单元的输出端连接所述第五单bit计数单元的数据输入端；
所述第十分流单元的输入端接入读脉冲，第一输出端连接所述第十一分流单元的输入端；所述第十一分流单元的第一输出端连接所述第十二分流单元的输入端，所述第十分流单元的第二输出端、所述第十一分流单元的第二输出端、所述第十二分流单元的第一输出端及其第二输出端对应连接四个单bit计数单元的时钟输入端；
所述第五单bit计数单元的进位输出端连接所述第六单bit计数单元的数据输入端，所述第六单bit计数单元的进位输出端连接所述第七单bit计数单元的数据输入端，所述第七单bit计数单元的进位输出端连接所述第八单bit计数单元的数据输入端，所述第八单bit计数单元的进位输出端悬空，所述第五单bit计数单元、所述第六单bit计数单元、所述第七单bit计数单元和所述第八单bit计数单元的求和输出端产生所述细量化值。
可选地，所述细量化模块还包括：N个脉冲单向传输单元，输入端对应连接所述第一延迟线的N级延迟输出，输出端对应连接N个所述D触发器的时钟输入端。
本发明还提供一种超导探测器成像系统，所述超导探测器成像系统包括：如上任一项所述的两段式超导时间数字转换器。
如上所述，本发明的一种两段式超导时间数字转换器及超导探测器成像系统，通过粗量化模块和细量化模块的两段式设计，更适合量化时间间隔，在兼顾高分辨率和高动态范围的同时，还减小了面积资源消耗。
附图说明
图1a显示为D触发器的端口说明示意图，图1b显示为D触发器的状态转换示意图。
图2a显示为非破坏读出单元的端口说明示意图，图2b显示为非破坏读出单元的状态转换示意图。
图3a显示为单bit计数单元的端口说明示意图，图3b显示为单bit计数单元的状态转换示意图。
图4显示为汇流缓冲单元的端口说明示意图。
图5显示为分流单元的端口说明示意图。
图6显示为本发明两段式超导时间数字转换器的电路框图。
图7显示为本发明粗量化模块的电路图。
图8显示为本发明细量化模块的电路图。
图9显示为本发明粗量化模块对应的时序图。
图10显示为本发明细量化模块对应的时序图。
元件标号说明
100                     粗量化模块
101                     环路振荡器
102                     二进制计数器
200                     细量化模块
201                     游标延迟线
201a                    第一延迟线
201b                    第二延迟线
202                     译码器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
在对本实施例所述两段式超导时间数字转换器进行介绍之前，先对本实施例用到的超导领域的逻辑器件进行简单说明。
D触发器DFF具有存储数据和传输数据的功能，其端口说明和状态转换如图1a和图1b所示，其中，AI端为数据输入端，TI端为时钟输入端，TO端为输出端；在D触发器DFF作为时间裁决电路使用时，若AI端超前TI端一定时间，则TO端输出“1”，否则，TO端输出“0”。
非破坏读出单元NDRO的端口说明和状态转换如图2a和图2b所示，其中，TI端为输入端，TO端为输出端，RI端为复位端，SI端为置位端；非破坏读出单元NDRO通过RI端和SI端控制电路状态，以实现对输出的控制，其功能可以简单视为可控开关，当SI端有脉冲到来时，TI端到TO端的链路连通，当RI端有脉冲到来时，TI端到TO端的链路断开。
单bit计数单元T1D的端口说明和状态转换如图3a和图3b所示，其中，TI端为时钟输入端，AI端为数据输入端，SO端为求和输出端，CO端为进位输出端；单bit计数单元T1D的电路状态随着AI端的输入不断在“0”和“1”之间切换，逢2进位，因此，可将多个单bit计数单元T1D串联来得到多位计数器。
汇流缓冲单元CB的端口说明如图4所示，其中，AI端为第一输入端，BI端为第二输入端，ABO端为输出端；功能是将AI端输入的数据与BI端输入的数据进行逻辑“或”，最终得到ABO端的输出，也即，AI+BI＝ABO。
分流单元SPL的端口说明如图5所示，其中，AI端为输入端，AO1为第一输出端，AO2为第二输出端；功能是将AI端的数据输入分流成AO1端与AO2端的数据输出，因此，AO1端和AO2端的信号与AI端的信号完全一致，也即，AI＝AO1＝AO2。
需要说明的是，D触发器DFF、非破坏读出单元NDRO、单bit计数单元T1D、汇流缓冲单元CB及分流单元SPL均为超导领域的现有电路结构，且都是由约瑟夫森结和电感构成；而约瑟夫森结和电感的排列和数量不同，其所构成电路的功能也不同。
如图6所示，本实施例提供一种两段式超导时间数字转换器，所述两段式超导时间数字转换器包括：粗量化模块100和细量化模块200。
所述粗量化模块100用于根据起始脉冲START和终止脉冲STOP进行环路振荡控制，并根据振荡环路输出的振荡脉冲CLK的个数来产生粗量化值CTDC output。
具体的，如图7所示，所述粗量化模块100包括：环路振荡器101和二进制计数器102。
所述环路振荡器101由起始脉冲START控制起振，由终止脉冲STOP控制关闭，用于在起振后基于所述起始脉冲START进行环路振荡，并在每一次的环路振荡中输出一振荡脉冲CLK。
更具体的，所述环路振荡器101包括：第一汇流缓冲单元CB1、第一分流单元SPL1、传输线单元JTLs和非破坏读出单元NDRO；其中，所述第一汇流缓冲单元CB1的第一输入端接入所述起始脉冲START，第二输入端连接所述第一分流单元SPL1的第一输出端，输出端连接所述非破坏读出单元NDRO的输入端；所述第一分流单元SPL1的输入端通过所述传输线单元JTLs连接所述非破坏读出单元NDRO的输出端，第二输出端产生所述振荡脉冲CLK并输出；所述非破坏读出单元NDRO的置位端接入所述起始脉冲START，复位端接入所述终止脉冲STOP。需要说明的是，所述传输线单元JTLs由约瑟夫森结构成，实际应用中，所述传输线单元JTLs通常由至少两个约瑟夫森结构成。
进一步的，所述两段式超导时间数字转换器还包括：第二分流单元SPL2，输入端连接所述第一分流单元SPL1的第二输出端，第一输出端输出所述振荡脉冲CLK至所述二进制计数器102，第二输出端输出所述振荡脉冲CLK至所述细量化模块200。
进一步的，所述两段式超导时间数字转换器还包括：第三分流单元SPL3，输入端接入所述起始脉冲START，第一输出端输出所述起始脉冲START至所述第一汇流缓冲单元CB1，第二输出端输出所述起始脉冲START至所述非破坏读出单元NDRO。
进一步的，所述两段式超导时间数字转换器还包括：第四分流单元SPL4，输入端接入所述终止脉冲STOP，第一输出端输出所述终止脉冲STOP至所述非破坏读出单元NDRO，第二输出端输出所述终止脉冲STOP至所述细量化模块200。
所述二进制计数器102接收所述振荡脉冲CLK，用于对所述振荡脉冲CLK的个数进行计数，并根据计数结果产生粗量化值CTDC output。
更具体的，所述二进制计数器102包括：第五分流单元SPL5、第六分流单元SPL6、第七分流单元SPL7、第一单bit计数单元T1D1、第二单bit计数单元T1D2、第三单bit计数单元T1D3和第四单bit计数单元T1D4；其中，所述第五分流单元SPL5的输入端接入读脉冲Read，第一输出端连接所述第六分流单元SPL6的输入端；所述第六分流单元SPL6的第一输出端连接所述第七分流单元SPL7的输入端，所述第五分流单元SPL5的第二输出端、所述第六分流单元SPL6的第二输出端、所述第七分流单元SPL7的第一输出端及其第二输出端对应连接四个单bit计数单元T1D1-T1D4的时钟输入端；所述第一单bit计数单元T1D1的数据输入端接入所述振荡脉冲CLK，进位输出端连接所述第二单bit计数单元T1D2的数据输入端；所述第二单bit计数单元T1D2的进位输出端连接所述第三单bit计数单元T1D3的数据输入端，所述第三单bit计数单元T1D3的进位输出端连接所述第四单bit计数单元T1D4的数据输入端，所述第四单bit计数单元T1D4的进位输出端悬空，所述第一单bit计数单元T1D1、所述第二单bit计数单元T1D2、所述第三单bit计数单元T1D3和所述第四单bit计数单元T1D4的求和输出端产生所述粗量化值CTDC output。需要说明的是，三个分流单元SPL5-SPL7串联形成四个输出端并对应连接四个单bit计数单元T1D1-T1D4的时钟输入端，本实施例对具体对应关系不做限定，只要四个单bit计数单元T1D1-T1D4的时钟输入端均有接入读脉冲Read即可。
所述细量化模块200接收所述振荡脉冲CLK，用于对最后一个所述振荡脉冲CLK与所述终止脉冲STOP之间的时间间隔进行量化来产生细量化值FTDC output。
具体的，如图8所示，所述细量化模块200包括：游标延迟线201和译码器202。
所述游标延迟线201包括第一延迟线201a、第二延迟线201b和N个D触发器DFF；所述第一延迟线201a以第一延迟时间对最后一个所述振荡脉冲CLK进行N级延迟并产生N级延迟输出，所述第二延迟线201b以第二延迟时间对所述终止脉冲STOP进行N级延迟并产生N级延迟输出；其中，N＝2L-1，L为大于等于1的正整数。
更具体的，所述第一延迟线201a包括N个第一延迟单元τ1和(N-1)个第八分流单元SPL8，任意相邻两个所述第一延迟单元τ1之间均设有一个所述第八分流单元SPL8，其中，第M个所述第八分流单元SPL8的输入端连接第M个所述第一延迟单元τ1的输出端，第一输出端连接第(M+1)个所述第一延迟单元τ1的输入端，第二输出端作为所述第一延迟线201a的第M级延迟输出，第一个所述第一延迟单元τ1的输入端接入所述振荡脉冲CLK，第N个所述第一延迟单元τ1的输出端作为所述第一延迟线201a的第N级延迟输出；其中，M为大于等于1且小于N的正整数。
所述第二延迟线201b包括N个第二延迟单元τ2和(N-1)个第九分流单元SPL9，任意相邻两个所述第二延迟单元τ2之间均设有一个所述第九分流单元SPL9，其中，第K个所述第九分流单元SPL9的输入端连接第K个所述第二延迟单元τ2的输出端，第一输出端连接第(K+1)个所述第二延迟单元τ2的输入端，第二输出端作为所述第二延迟线201b的第K级延迟输出，第一个所述第二延迟单元τ2的输入端接入所述终止脉冲，第N个所述第二延迟单元τ2的输出端作为所述第二延迟线201b的第N级延迟输出；其中，K为大于等于1且小于N的正整数。
实际应用中，所述第一延迟单元τ1和所述第二延迟单元τ2均是由若干约瑟夫森结构成，通过设置不同约瑟夫森结的数量，实现不同延迟时间。本实施例中，所述第二延迟单元τ2中约瑟夫森结的数量大于所述第一延迟单元τ1中约瑟夫森结的数量，以使第二延迟时间大于第一延迟时间。
N个所述D触发器DFF的时钟输入端对应接入所述第一延迟线201a的N级延迟输出，数据输入端对应接入所述第二延迟线201b的N级延迟输出，输出端产生N位温度计码。本实施例中，所述D触发器DFF作为时间仲裁电路来使用。
所述译码器202接收N位温度计码，用于将N位温度计码转换为二进制码并作为细量化值FTDC output输出。
更具体的，所述译码器202包括：(N-1)个第二汇流缓冲单元CB2、第十分流单元SPL10、第十一分流单元SPL11、第十二分流单元SPL12、第五单bit计数单元T1D5、第六单bit计数单元T1D6、第七单bit计数单元T1D7和第八单bit计数单元T1D8；其中，(N-1)个所述第二汇流缓冲单元CB2的第一输入端对应连接前(N-1)个所述D触发器DFF的输出端，第(N-1)个所述第二汇流缓冲单元CB2的第二输入端连接第N个所述D触发器DFF的输出端，前(N-2)个所述第二汇流缓冲单元CB2的第二输入端对应连接后(N-2)个所述第二汇流缓冲单元CB2的输出端，第一个所述第二汇流缓冲单元CB2的输出端连接所述第五单bit计数单元T1D5的数据输入端；所述第十分流单元SPL10的输入端接入读脉冲Read，第一输出端连接所述第十一分流单元SPL11的输入端；所述第十一分流单元SPL11的第一输出端连接所述第十二分流单元SPL12的输入端，所述第十分流单元SPL10的第二输出端、所述第十一分流单元SPL11的第二输出端、所述第十二分流单元SPL12的第一输出端及其第二输出端对应连接四个单bit计数单元T1D5-T1D8的时钟输入端；所述第五单bit计数单元T1D5的进位输出端连接所述第六单bit计数单元T1D6的数据输入端，所述第六单bit计数单元T1D6的进位输出端连接所述第七单bit计数单元T1D7的数据输入端，所述第七单bit计数单元T1D7的进位输出端连接所述第八单bit计数单元T1D8的数据输入端，所述第八单bit计数单元T1D8的进位输出端悬空，所述第五单bit计数单元T1D5、所述第六单bit计数单元T1D6、所述第七单bit计数单元T1D7和所述第八单bit计数单元T1D8的求和输出端产生所述细量化值。需要说明的是，三个分流单元SPL10-SPL11串联形成四个输出端并对应连接四个单bit计数单元T1D5-T1D8的时钟输入端，本实施例对具体对应关系不做限定，只要四个单bit计数单元T1D5-T1D8的时钟输入端均有接入读脉冲Read即可。
进一步的，所述细量化模块200还包括：N个脉冲单向传输单元BS，输入端对应连接所述第一延迟线201a的N级延迟输出，输出端对应连接N个所述D触发器DFF的时钟输入端，用于保证所述D触发器DFF在时序违例时的错误脉冲不反向传输而影响其他电路。
下面请结合图6-图8，参阅图9和图10，对本实施例所述两段式超导时间数字转换器(TDC)的工作原理进行简要说明。
TDC的输入是两个脉冲，即起始脉冲START和终止脉冲STOP，其中，起始脉冲START超前于终止脉冲STOP一定的时间间隔ΔT，输出是八位二进制数，高四位是粗量化值，低四位是细量化值。
起始脉冲START分为两路，一路输入至非破坏读出单元NDRO的置位端，使非破坏读出单元NDRO的TI端到TO端的链路连通，由此形成振荡环路，另一路则通过第一汇流缓冲单元CB1送入振荡环路中开始不断循环，并在每次经过第一分流单元SPL1时产生一振荡脉冲CLK输出，其中，脉冲周期即是振荡环路的时间延迟；终止脉冲STOP到来时，输入至非破坏读出单元NDRO的复位端，使非破坏读出单元NDRO的TI端到TO端的链路断开，由此使振荡环路断开。四个单bit计数单元T1D1-T1D4串联以形成四位二进制计数器，并对环路振荡器101输出的振荡脉冲CLK的个数进行计数，以根据计数结果得到所述粗量化值CTDC output。
剩余时间被表示为环路振荡器101输出的最后一个振荡脉冲CLK和终止脉冲STOP之间的时间间隔；当最后一个振荡脉冲CLK和终止脉冲STOP在游标延迟线201之间传输时，每经过一级延迟，二者之间的时间间隔就缩小(第二延迟时间-第一延迟时间)；当该时间间隔缩小到一定范围时，对应D触发器DFF的输出为“0”，由此，得到N位温度计码。利用第二汇流缓冲单元CB2将N位温度计码合路到一起，将合路后的结果送入由四个单bit计数单元T1D5-T1D8构成的四位二进制计数器中并转为二进制数，由此得到所述细量化值FTDCoutput(如L＝4，N＝15，15位温度计码为111000000000000，则最终输出的四位二进制数为0011)。
此时，ΔT＝Tro+(NC-1)TC-ΔTresidual
Figure BDA0003608184770000101
ΔT-Tro+TC＝NCTC-NFTF；由于Toffset＝TC-Tro，TC＝NTF(可通过调节振荡环路的偏置电流实现)，故ΔT-Tro+TC＝NCTC-NFTF
Figure BDA0003608184770000102
ΔT+Toffset＝(NNC-NF)TF；其中，ΔT为起始脉冲START与终止脉冲STOP之间的时间间隔，Tro为起始脉冲进入振荡环路至振荡脉冲输出之间的时间差，NC为振荡脉冲CLK的个数，TC为振荡脉冲CLK的周期，ΔTresidual为剩余时间，NF为细量化模块产生的细量化值，TF为细量化模块的分辨率，Toffset为失调误差，是一定值，N为细量化模块的量化级，如N＝15。
相应的，本实施例还提供一种超导探测器成像系统，所述超导探测器成像系统包括：如上所述的两段式超导时间数字转换器。进一步的，所述超导探测器成像系统还包括：超导探测器。其中，所述超导探测器包括超导纳米线单光子探测器。
综上所述，本发明的一种两段式超导时间数字转换器及超导探测器成像系统，通过粗量化模块和细量化模块的两段式设计，更适合量化时间间隔，在兼顾高分辨率和高动态范围的同时，还减小了面积资源消耗。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种两段式超导时间数字转换器，其特征在于，所述两段式超导时间数字转换器包括：粗量化模块和细量化模块；
所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；
所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值；
其中，所述粗量化模块包括：环路振荡器和二进制计数器；
所述环路振荡器由起始脉冲控制起振，由终止脉冲控制关闭，用于在起振后基于所述起始脉冲进行环路振荡，并在每一次的环路振荡中输出一振荡脉冲；
所述二进制计数器接收所述振荡脉冲，用于对所述振荡脉冲的个数进行计数，并根据计数结果产生粗量化值；
所述细量化模块包括：游标延迟线和译码器；
所述游标延迟线包括第一延迟线、第二延迟线和N个D触发器，所述第一延迟线以第一延迟时间对最后一个所述振荡脉冲进行N级延迟，所述第二延迟线以第二延迟时间对所述终止脉冲进行N级延迟；N个所述D触发器的时钟输入端对应接入所述第一延迟线的N级延迟输出，数据输入端对应接入所述第二延迟线的N级延迟输出，输出端产生N位温度计码；
所述译码器接收N位温度计码，用于将N位温度计码转换为二进制码并作为细量化值输出；
其中，N＝2L-1，L为大于等于1的正整数。
2.根据权利要求1所述的两段式超导时间数字转换器，其特征在于，所述环路振荡器包括：第一汇流缓冲单元、第一分流单元、传输线单元和非破坏读出单元；
所述第一汇流缓冲单元的第一输入端接入所述起始脉冲，第二输入端连接所述第一分流单元的第一输出端，输出端连接所述非破坏读出单元的输入端；
所述第一分流单元的输入端通过所述传输线单元连接所述非破坏读出单元的输出端，第二输出端产生所述振荡脉冲并输出；
所述非破坏读出单元的置位端接入所述起始脉冲，复位端接入所述终止脉冲。
3.根据权利要求2所述的两段式超导时间数字转换器，其特征在于，所述两段式超导时间数字转换器还包括：第二分流单元，输入端连接所述第一分流单元的第二输出端，第一输出端输出所述振荡脉冲至所述二进制计数器，第二输出端输出所述振荡脉冲至所述细量化模块。
4.根据权利要求2所述的两段式超导时间数字转换器，其特征在于，所述两段式超导时间数字转换器还包括：第三分流单元，输入端接入所述起始脉冲，第一输出端输出所述起始脉冲至所述第一汇流缓冲单元，第二输出端输出所述起始脉冲至所述非破坏读出单元。
5.根据权利要求2所述的两段式超导时间数字转换器，其特征在于，所述两段式超导时间数字转换器还包括：第四分流单元，输入端接入所述终止脉冲，第一输出端输出所述终止脉冲至所述非破坏读出单元，第二输出端输出所述终止脉冲至所述细量化模块。
6.根据权利要求1所述的两段式超导时间数字转换器，其特征在于，所述二进制计数器包括：第五分流单元、第六分流单元、第七分流单元、第一单bit计数单元、第二单bit计数单元、第三单bit计数单元和第四单bit计数单元；
所述第五分流单元的输入端接入读脉冲，第一输出端连接所述第六分流单元的输入端；所述第六分流单元的第一输出端连接所述第七分流单元的输入端，所述第五分流单元的第二输出端、所述第六分流单元的第二输出端、所述第七分流单元的第一输出端及其第二输出端对应连接四个单bit计数单元的时钟输入端；
所述第一单bit计数单元的数据输入端接入所述振荡脉冲，进位输出端连接所述第二单bit计数单元的数据输入端；所述第二单bit计数单元的进位输出端连接所述第三单bit计数单元的数据输入端，所述第三单bit计数单元的进位输出端连接所述第四单bit计数单元的数据输入端，所述第四单bit计数单元的进位输出端悬空，所述第一单bit计数单元、所述第二单bit计数单元、所述第三单bit计数单元和所述第四单bit计数单元的求和输出端产生所述粗量化值。
7.根据权利要求1所述的两段式超导时间数字转换器，其特征在于，
所述第一延迟线包括N个第一延迟单元和(N-1)个第八分流单元，任意相邻两个所述第一延迟单元之间均设有一个所述第八分流单元，其中，第M个所述第八分流单元的输入端连接第M个所述第一延迟单元的输出端，第一输出端连接第(M+1)个所述第一延迟单元的输入端，第二输出端作为所述第一延迟线的第M级延迟输出，第一个所述第一延迟单元的输入端接入所述振荡脉冲，第N个所述第一延迟单元的输出端作为所述第一延迟线的第N级延迟输出；
所述第二延迟线包括N个第二延迟单元和(N-1)个第九分流单元，任意相邻两个所述第二延迟单元之间均设有一个所述第九分流单元，其中，第K个所述第九分流单元的输入端连接第K个所述第二延迟单元的输出端，第一输出端连接第(K+1)个所述第二延迟单元的输入端，第二输出端作为所述第二延迟线的第K级延迟输出，第一个所述第二延迟单元的输入端接入所述终止脉冲，第N个所述第二延迟单元的输出端作为所述第二延迟线的第N级延迟输出；
其中，M为大于等于1且小于N的正整数，K为大于等于1且小于N的正整数。
8.根据权利要求1所述的两段式超导时间数字转换器，其特征在于，所述译码器包括：
(N-1)个第二汇流缓冲单元、第十分流单元、第十一分流单元、第十二分流单元、第五单bit计数单元、第六单bit计数单元、第七单bit计数单元和第八单bit计数单元；
(N-1)个所述第二汇流缓冲单元的第一输入端对应连接前(N-1)个所述D触发器的输出端，第(N-1)个所述第二汇流缓冲单元的第二输入端连接第N个所述D触发器的输出端，前(N-2)个所述第二汇流缓冲单元的第二输入端对应连接后(N-2)个所述第二汇流缓冲单元的输出端，第一个所述第二汇流缓冲单元的输出端连接所述第五单bit计数单元的数据输入端；
所述第十分流单元的输入端接入读脉冲，第一输出端连接所述第十一分流单元的输入端；所述第十一分流单元的第一输出端连接所述第十二分流单元的输入端，所述第十分流单元的第二输出端、所述第十一分流单元的第二输出端、所述第十二分流单元的第一输出端及其第二输出端对应连接四个单bit计数单元的时钟输入端；
所述第五单bit计数单元的进位输出端连接所述第六单bit计数单元的数据输入端，所述第六单bit计数单元的进位输出端连接所述第七单bit计数单元的数据输入端，所述第七单bit计数单元的进位输出端连接所述第八单bit计数单元的数据输入端，所述第八单bit计数单元的进位输出端悬空，所述第五单bit计数单元、所述第六单bit计数单元、所述第七单bit计数单元和所述第八单bit计数单元的求和输出端产生所述细量化值。
9.根据权利要求1所述的两段式超导时间数字转换器，其特征在于，所述细量化模块还包括：N个脉冲单向传输单元，输入端对应连接所述第一延迟线的N级延迟输出，输出端对应连接N个所述D触发器的时钟输入端。
10.一种超导探测器成像系统，其特征在于，所述超导探测器成像系统包括：如权利要求1-9任一项所述的两段式超导时间数字转换器。
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