CN212969610U - 一种两步式高分辨率时间-数字转换器电路 - Google Patents

一种两步式高分辨率时间-数字转换器电路 Download PDF

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尹勇生
庞高远
郭围围
谢熙明
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Abstract

本实用新型公开了一种两步式高分辨率时间‑数字转换器电路，包括环形TDC电路、细量化电路、电压生成电路；该环形TDC电路由四个延迟单元D1‑D4、四个D触发器、计数器和译码器组成；该细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1‑VD64、延迟器DLY以及仲裁器阵列组成；该电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成。本实用新型能准确地完成时间间隔测量，同时兼顾TDC电路的分辨率与测时范围，并实现分辨率的可调。

Description

一种两步式高分辨率时间-数字转换器电路
技术领域
本实用新型属于时间-数字转换器(TDC)集成电路设计领域，具体涉及一种两步式高分辨率时间-数字转换器电路。
背景技术
科技的发展对时间测量的精度提出了越来越高的要求，在多数时间测量系统中，TDC为其核心部分。传统TDC存在分辨率与测时范围相互制约的问题，很难保证同时具有较大的分辨率与测时范围，因此，其应用往往有很大的局限性。
发明内容
本实用新型是为避免上述现有技术所存在的不足之处，提供一种两步式高分辨率时间- 数字转换器电路，以期能精确地测量START与STOP信号的时间间隔，且兼顾TDC电路的分辨率与测时范围，并实现分辨率的可调。
本实用新型为解决技术问题所采用的技术方案是：
本实用新型一种两步式高分辨率时间-数字转换器电路的特点包括：环形TDC电路、细量化电路、电压生成电路；
所述环形TDC电路是由四个延迟单元D1-D4、四个D触发器、计数器和译码器组成；
四个延迟单元D1，D2，D3，D4依次首尾相连构成环形结构，第一延迟单元D1的IN1端与第四延迟单元D4的输出端OUT相连，其余三个延迟单元D2，D3，D4的IN1端均接地；第一延迟单元D1的IN2端接收待测量的START信号；第四延迟单元D4的输出端OUT与所述计数器相连，四个延迟单元的输出端OUT分别与四个D触发器的D端相连接，四个D触发器的CLK端均接收STOP信号，四个D触发器的Q端分别与所述译码器的输入端相连；所述译码器的输出作为粗量化结果；
所述细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1-VD64、延迟器DLY以及仲裁器阵列组成；
所述四选一数据选择器MUX的输入端与所述环形TDC电路中四个延迟单元D1，D2，D3，D4的输出端OUT相连，所述四选一数据选择器MUX的输出端分别与六十四个压控延迟单元VD1-VD64的输入端相连；六十四个压控延迟单元VD1-VD64的输出端与所述仲裁器阵列相连；所述延迟器DLY接收所述STOP信号并输出余量信号STOP_RES后送入所述仲裁器阵列中，所述仲裁器阵列的输出作为作为细量化结果；
所述电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成；
所述方波发生器的输出端分别与第五延迟单元D5和压控延迟单元VD66的输入端相连，所述第五延迟单元D5的输出端与压控延迟单元VD65的输入端相连；压控延迟单元VD65 的输出端以及压控延迟单元VD66分别与所述鉴相器PD的输入端相连；所述鉴相器PD的输出端与所述电荷泵CP的输入端相连，所述电荷泵CP的输出端输出的控制电压VB分别送入六十四个压控延迟单元VD1-VD64以及压控延迟单元VD65和压控延迟单元VD66的电压输入端。
本实用新型所述的两步式高分辨率时间-数字转换器电路的特点也在于，所述延迟单元 D1-D4均是由8个PMOS管MP1-MP8和8个NMOS管MN1-MN8组成，其中，第一延迟单元D1的第一PMOS管MP1以及第一NMOS管MN1的栅级均连接第四延迟单元D4的输出端OUT；第一延迟单元D1的第二PMOS管MP2以及第二NMOS管MN2的栅级均接收所述START信号；
第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第一PMOS管MP1以及第一NMOS管MN1的栅级均接地；第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第二PMOS管MP2以及第二NMOS管MN2的栅级均接收上一个延迟单元的输出端OUT；
四个延迟单元D1-D4中第五PMOS管MP5和第五NMOS管MN5的漏极分别与第六 PMOS管MP6和第六NMOS管MN6的源极相连；第五PMOS管MP5的源极与VDD相连；第五NMOS管MN5的源极接地；第五PMOS管MP5的栅极接入手动控制电压VBp；第五 NMOS管MN5的栅极接入手动控制电压VBn；
四个延迟单元D1-D4中其余五个PMOS管和五个NMOS管分别一一构成五个反相器；且五个反相器首尾相连；四个延迟单元D1-D4中第八PMOS管MP8和第八NMOS管MN8 的输出端分别作为四个延迟单元D1-D4的输出端OUT。
与已有技术相比，本实用新型的有益效果是：
本实用新型第一级使用环形TDC电路提升了其测时范围，第二级使用细量化电路并通过对基本压控延迟单元增加不同数量的负载电容，利用不同数量负载电容间细微的延迟差距进行细量化，从而提升了其分辨率，同时使用了一种延迟单元结构实现了分辨率可调，从而实现了高分辨率，大测量时间范围，且分辨率可调的TDC电路，其分辨率达到皮秒级，并且保证了测时范围，通过分辨率可调，满足了不同情况下的测量需求。
附图说明
图1是本实用新型的整体电路图；
图2是本实用新型的环形TDC电路图；
图3是本实用新型的延迟单元电路图；
图4是本实用新型的细量化电路电路图；
图5是本实用新型的电压生成电路电路图。
具体实施方式
本实施例中，如图1所示，一种两步式高分辨率时间-数字转换器电路，包括用于接收 START信号和STOP信号并且进行时间间隔粗量化的环形TDC电路，该电路能保证TDC具有较大的测时范围、用于测量环形TDC电路无法量化的时间间隔的细量化电路，该结构进一步提升了TDC整体的分辨率、用于生成细量化电路控制电压的电压生成电路，所生成的电压用来控制细量化电路中延迟单元的延迟；
如图2所示，环形TDC电路是由四个延迟单元D1-D4、四个D触发器、计数器和译码器组成；
四个延迟单元D1，D2，D3，D4依次首尾相连构成环形结构，第一延迟单元D1的IN1端与第四延迟单元D4的输出端OUT相连，其余三个延迟单元D2，D3，D4的IN1端均接地；第一延迟单元D1的IN2端接收待测量的START信号；第四延迟单元D4的输出端OUT与计数器相连，四个延迟单元的输出端OUT分别与四个D触发器的D端相连接，四个D触发器的CLK端均接收STOP信号，四个D触发器的Q端分别与译码器的输入端相连；译码器的输出作为粗量化结果；
如图4所示，细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1-VD64、延迟器DLY以及仲裁器阵列组成；
四选一数据选择器MUX的输入端与环形TDC电路中四个延迟单元D1，D2，D3，D4 的输出端OUT相连，选通合适的延迟单元输出PHn作为余量信号START_RES，四选一数据选择器MUX的输出端分别与六十四个压控延迟单元VD1-VD64的输入端相连；六十四个压控延迟单元VD1-VD64的输出端与仲裁器阵列相连；延迟器DLY接收STOP信号并输出余量信号STOP_RES后送入仲裁器阵列中，仲裁器阵列的输出作为作为细量化结果；
如图5所示，电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成；
方波发生器的输出端分别与第五延迟单元D5和压控延迟单元VD66的输入端相连，第五延迟单元D5的输出端与压控延迟单元VD65的输入端相连；压控延迟单元VD65的输出端以及压控延迟单元VD66分别与鉴相器PD的输入端相连；鉴相器PD的输出端与电荷泵CP 的输入端相连，电荷泵CP的输出端所输出的控制电压VB分别送入六十四个压控延迟单元VD1-VD64以及压控延迟单元VD65和压控延迟单元VD66的电压输入端，环路的反馈作用会使VB稳定于定值。
如图3所示，具体实施中，延迟单元D1-D4均是由8个PMOS管MP1-MP8和8个NMOS 管MN1-MN8组成，其中，第一延迟单元D1的第一PMOS管MP1以及第一NMOS管MN1 均连接第四延迟单元D4的输出端OUT；第一延迟单元D1的第二PMOS管MP2以及第二 NMOS管MN2均接收START信号；
第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第一PMOS管MP1以及第一NMOS管MN1均接地；第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第二PMOS 管MP2以及第二NMOS管MN2均接收上一个延迟单元的输出端OUT；
四个延迟单元D1-D4中第五PMOS管MP5和第五NMOS管MN5的漏极分别与第六 PMOS管MP6和第六NMOS管MN6的源极相连；第五PMOS管MP5的源极与VDD相连；第五NMOS管MN5的源极接地；第五PMOS管MP5的栅极接入手动控制电压VBp；第五 NMOS管MN5的栅极接入手动控制电压VBn，通过改变手动控制电压VBp和VBn来改变四个延迟单元D1-D4的延迟大小，实现TDC分辨率的调整；
四个延迟单元D1-D4中其余五个PMOS管和五个NMOS管分别一一构成五个反相器；且五个反相器首尾相连；四个延迟单元D1-D4中第八PMOS管MP8和第六NMOS管MN8 的输出端分别作为四个延迟单元D1-D4的输出端OUT。
本实用新型的工作原理是：由四个延迟单元D1-D4、四个D触发器、计数器和译码器组成的环形TDC电路，当待测量的START信号通过第一延迟单元的输入端IN2输入环形TDC电路后，每传播到第四延迟单元D4输出端OUT所接的计数器时，进行一次触发，之后START信号会通过第一延迟单元D1的IN1端循环，当STOP信号输入到四个D触发器的CLK端后，四个D触发器的Q端会产生温度计码并输入至译码器，计数器停止计数，根据温度计码与计数器的数值可以得到粗量化结果，若延迟单元的延迟为τ，计数器的值为N，第n延迟单元的输出端PHn处D触发器Q端输出值为1，PHn+1处D触发器Q端输出值为0，则第一级粗量化的结果为：T1＝N×4τ+n×τ。
由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元 VD1-VD64、延迟器DLY以及仲裁器阵列组成的细量化电路，使用四选一数据选择器MUX 将PHn处的信号作为一级START信号余量START_RES，输入细量化模块，STOP信号经过延迟器DLY以匹配时序，生成信号余量STOP_RES。START_RES分别经过拥有1-64个负载电容的压控延迟单元VD1-VD64后输入到仲裁器阵列，仲裁器阵列的输出为TDC的细量化结果。若单个负载电容所造成的延迟差为τc，连接到拥有1-α个负载电容的延迟单元VD1-VDα的仲裁器输出为1，(α+1)个负载电容的延迟单元VDα+1的仲裁器输出为0，则TDC的细量化结果为：T2＝α×τc，TDC总的量化结果为：T1+T2＝N×4τ+n×τ+α×τc。
由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成的电压生成电路，其生成的控制电压VB能够使64τc的值等于第一级延迟单元D1-D4的延迟τ，使得细量化电路将环形TDC电路的总位数扩展六位。

Claims (2)

1.一种两步式高分辨率时间-数字转换器电路，其特征包括：环形TDC电路、细量化电路、电压生成电路；
所述环形TDC电路是由四个延迟单元D1-D4、四个D触发器、计数器和译码器组成；
四个延迟单元D1，D2，D3，D4依次首尾相连构成环形结构，第一延迟单元D1的IN1端与第四延迟单元D4的输出端OUT相连，其余三个延迟单元D2，D3，D4的IN1端均接地；第一延迟单元D1的IN2端接收待测量的START信号；第四延迟单元D4的输出端OUT与所述计数器相连，四个延迟单元的输出端OUT分别与四个D触发器的D端相连接，四个D触发器的CLK端均接收STOP信号，四个D触发器的Q端分别与所述译码器的输入端相连；所述译码器的输出作为粗量化结果；
所述细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1-VD64、延迟器DLY以及仲裁器阵列组成；
所述四选一数据选择器MUX的输入端与所述环形TDC电路中四个延迟单元D1，D2，D3，D4的输出端OUT相连，所述四选一数据选择器MUX的输出端分别与六十四个压控延迟单元VD1-VD64的输入端相连；六十四个压控延迟单元VD1-VD64的输出端与所述仲裁器阵列相连；所述延迟器DLY接收所述STOP信号并输出余量信号STOP_RES后送入所述仲裁器阵列中，所述仲裁器阵列的输出作为作为细量化结果；
所述电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成；
所述方波发生器的输出端分别与第五延迟单元D5和压控延迟单元VD66的输入端相连，所述第五延迟单元D5的输出端与压控延迟单元VD65的输入端相连；压控延迟单元VD65的输出端以及压控延迟单元VD66分别与所述鉴相器PD的输入端相连；所述鉴相器PD的输出端与所述电荷泵CP的输入端相连，所述电荷泵CP的输出端输出的控制电压VB分别送入六十四个压控延迟单元VD1-VD64以及压控延迟单元VD65和压控延迟单元VD66的电压输入端。
2.根据权利要求1所述的两步式高分辨率时间-数字转换器电路，其特征是，所述延迟单元D1-D4均是由8个PMOS管MP1-MP8和8个NMOS管MN1-MN8组成，其中，第一延迟单元D1的第一PMOS管MP1以及第一NMOS管MN1的栅级均连接第四延迟单元D4的输出端OUT；第一延迟单元D1的第二PMOS管MP2以及第二NMOS管MN2的栅级均接收所述START信号；
第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第一PMOS管MP1以及第一NMOS管MN1的栅级均接地；第二延迟单元D2、第三延迟单元D3、第四延迟单元D4的第二PMOS管MP2以及第二NMOS管MN2的栅级均接收上一个延迟单元的输出端OUT；
四个延迟单元D1-D4中第五PMOS管MP5和第五NMOS管MN5的漏极分别与第六PMOS管MP6和第六NMOS管MN6的源极相连；第五PMOS管MP5的源极与VDD相连；第五NMOS管MN5的源极接地；第五PMOS管MP5的栅极接入手动控制电压VBp；第五NMOS管MN5的栅极接入手动控制电压VBn；
四个延迟单元D1-D4中其余五个PMOS管和五个NMOS管分别一一构成五个反相器；且五个反相器首尾相连；四个延迟单元D1-D4中第八PMOS管MP8和第八NMOS管MN8的输出端分别作为四个延迟单元D1-D4的输出端OUT。
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