CN104539291A

CN104539291A - 两步tdc的校正电路

Info

Publication number: CN104539291A
Application number: CN201410813544.XA
Authority: CN
Inventors: 徐江涛; 于婧; 聂凯明; 史再峰; 高静; 高志远; 姚素英
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2014-12-22
Filing date: 2014-12-22
Publication date: 2015-04-22

Abstract

本发明涉及时间数字转换器(TDC)设计领域，为解决两步时间数字转换器中粗细量化间传输延时失配所造成的误差而提出的校正方法，相较于过量化的传统校正方法，本发明不仅可以有效地解决传输延时失配误差，而且避免了对细量化面积或者转换时间的加倍。为此，本发明采取的技术方案是，两步TDC的校正电路，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个三输入或非门和一个三输入与门构成。本发明主要应用于时间数字转换场合。

Description

两步TDC的校正电路

技术领域

本发明涉及时间数字转换器(TDC)设计领域，特别涉及一种两步时间数字转换器的校正。

技术背景

对于传统的两步量化结构而言，两个输入信号先被送入粗量化单元进行测量，随后量化误差则被送入细量化单元进行精细测量，如图1所示。假设Start与Stop分别代表了输入时间的起始和终止脉冲，在传输过程中，即使Start信号与Stop信号在进入粗细量化前均存在传输延时不匹配的问题，即：

τ₁≠τ₂，τ₃≠τ₄ (1)

其中，τ1与τ2分别为Start信号与Stop信号到达粗量化前的传播延迟时间，τ3与τ4则为两信号分别到达细量化前的传播延迟时间。最终，全部的传输延时误差将被累积送进细量化，且只会对细量化精度造成影响。而对于图2所示的并行两步量化结构，其中Start信号与Stop信号是被并行输入到粗细量化中的，因此传输路径上的延时不匹配将对粗细量化结果均有影响，以致将整个转换精度限制在了粗量化的精度。虽然可以通过在传输路径上添加Dummy管或者延时单元予以校正，但是工艺偏差和器件失配是不可避免的，以致传输延时失配带来的量化误差依然无法有效地解决。

在图2中，Start信号与Stop信号在到粗量化前的传输延时差为τ1-τ2，在到达细量化前的传输延时差为τ3-τ4。为了消除传输路径上的延时失配对整个转换所造成的影响，应满足如下关系：

τ₁-τ₂＝τ₃-τ₄ (2)

但实际中，由于工艺偏差和器件失配的存在，使得上式不可能成立。为此，对各种失配情况所带来的影响进行分析是十分必要的。为了简化分析过程，假设Start信号在粗细量化中的传播是同步的，因而只需对Stop信号在传输路径中的延时失配问题进行讨论。用Stop_c信号来表示到达粗量化的Stop信号，而用Stop_f信号表示到达细量化的Stop信号。在图3所示的情形下，

T_error＝τ₂-τ₄＞0，τ₁＝τ₃ (3)

即Stop_f信号的传输延时小于Stop_c信号的传输延时，且Stop_f信号在时钟信号CLK的上升沿之前到来，而Stop_c信号在同一个上升沿之后到来，则致使粗量化中计数器的实际计数结果C_real为C+1，而对于Stop_f信号而言理想的计数结果C_ideal应为C。因此，在传输延时误差Terror为正时，粗量化计数器可能多计1，从而造成整个量化结果的误差。

反之，在Stop_f信号的传输延时大于Stop_c信号的传输延时的情况下，即：

T_error＝τ₂-τ₄＜0,τ₁＝τ₃ (4)

且Stop_f信号在时钟信号CLK的上升沿之后到来，而Stop_c信号在同一个上升沿之前到来，如图4所示。这种情况将致使粗量化中计数器的实际计数结果C_real为C-1，而对于Stop_f信号而言理想的计数结果C_ideal应为C。可见，在传输延时误差Terror为负时，粗量化计数器可能少计1，从而造成整个量化结果的误差。

通过对两种特殊传输延时误差情形的分析，可知粗量化计数器的实际计数结果C_real多计1或少计1都将造成整个量化结果的误差。为了消除传输延时失配所带来的这一影响，传统方法为在细量化中采用过量化一位的方法来实现误差校正，而这种方法也意味着对细量化设计要求的提高，即以增加一倍的面积或者一倍的转换时间为代价。

发明内容

为克服现有技术的不足，本发明旨在解决两步时间数字转换器中粗细量化间传输延时失配所造成的误差而提出的校正方法，相较于过量化的传统校正方法，本发明不仅可以有效地解决传输延时失配误差，而且避免了对细量化面积或者转换时间的加倍。为此，本发明采取的技术方案是，两步TDC的校正电路，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个三输入或非门和一个三输入与门构成，粗量化计数器为低电平触发，将粗量化计数器的最低位输出C0连接至双边沿D触发器的时钟端，同时将两个输入信号Start和Stop通过与门产生的Stop_c信号连接至该双边沿D触发器的数据端，Start与Stop分别代表了输入时间的起始和终止脉冲，Stop_c信号连接到粗量化计数器的使能端，且用来表示到达粗量化的Stop信号，计数器每一次输出时，双边沿D触发器都将采集Stop_c的状态；而Stop_f信号到达细量化模块时的时钟状态则可以通过提取细量化结果的高两位FnFn-1实现，Stop_f信号表示到达细量化的Stop信号，双边沿D触发器的输出QDFF与Fn、Fn-1同时连接至一个三输入或非门和一个三输入与门。

三输入与门将输出置高，以完成对粗量化结果的补偿加1操作；三输入或非门将输出置高，以完成对粗量化结果的补偿减1操作。

与已有技术相比，本发明的技术特点与效果：

本发明提出了一种校正电路用以解决两步时间数字转换器中粗细量化间传输延时失配所造成的影响，相较于过量化的传统校正方法，其不仅可以有效地解决传输延时失配误差，而且避免了对细量化面积或者转换时间的加倍，理论上可以对传输延时失配误差在-T/2到T/2内的两步TDC进行校正。

附图说明

图1 传统两步量化框架图

图2 并行两步量化框架图

图3 Terror＞0时误差分析时序图

图4 Terror＜0时误差分析时序图

图5 校正电路图

图6 Terror＞0时校正电路时序

图7 Terror＜0时校正电路时序

具体实施方式

本发明提出了一种校正电路，不仅可以有效地解决粗细量化间传输延时失配所造成的误差影响，而且避免了对细量化面积或者转换时间的加倍。

本发明中提出的校正电路如图5所示，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个三输入或非门和一个三输入与门构成，其通过分析Stop信号分别到达粗量化模块与细量化模块时的时钟CLK电平状态，来判断是否应该对粗量化结果进行补偿。为了判断Stop信号到达粗量化模块时的CLK电平状态，需要将粗量化计数器设为低电平触发，将计数器的最低位输出C0连接至双边沿D触发器的时钟端，同时将两个输入信号Start和Stop通过与门产生的Stop_c信号连接至该双边沿D触发器的数据端。此外，Stop_c信号还决定着粗量化计数器的使能，且用来表示到达粗量化的Stop信号。计数器每一次输出时，双边沿D触发器都将采集Stop_c的状态。而Stop_f信号到达细量化模块时的时钟状态则可以通过提取细量化结果的高两位FnFn-1实现。电路中还将双边沿D触发器的输出QDFF与FnFn-1同时连接至一个三输入或非门和一个三输入与门以完成最后的逻辑判断。

为了说明校正电路的工作原理，图6和图7展示了不同情况下的校正电路时序。在Terror＞0的情形下，如图6所示，当Stop信号达到后，粗量化计数器停止计数。如果此时Stop_c处于CLK时钟的低电平处，则计数器最后一次计数是由时钟下降沿触发的，因而双边沿D触发器最后采集到Stop_c的电平为高，因此输出QDFF为1。此时，如果FnFn-1为11，则意味着对于细量化而言，Stop_f信号处于CLK时钟上升沿之后四分之一的高电平范围内。因此，粗量化计数器少计1，则需要通过三输入与门将输出加一校正位C_add置高，以完成对粗量化结果的补偿加1操作。

在Terror＜0的情形下，如图7所示，当Stop信号达到后，粗量化计数器停止计数。如果此时Stop_c处于CLK时钟的高电平处，则计数器最后一次计数是由Stop_c下降沿触发的，因而双边沿D触发器最后采集到Stop_c的电平为低，因此输出QDFF为0。此时，如果FnFn-1为00，则意味着对于细量化而言，Stop_f信号处于CLK时钟上升沿之前四分之一的低电平范围内。因此，粗量化计数器多计1，则需要通过三输入或非门将输出减一校正位C_sub置高，以完成对粗量化结果的补偿减1操作。通过以上分析，本发明提出的校正电路可完成对两种特定情况下延时误差的准确校正。

本发明所提出的校正电路用于完成两步时间数字转换中传输延时失配的校正。在并行两步时间数字转换中，粗量化应采用计数器实现，同时需要将粗量化计数器设为低电平触发。此时，计数器的计数结果则有可能由输入时间终止脉冲Stop信号触发。通过所设计的双边沿D触发器，可以获得正确的Stop信号到来时时钟的状态。由于校正中仅采用细量化结果中的高两位，因此对于细量化的结构没有特殊的要求。在每一次完成全部量化后，可以在芯片内部集成处理电路，完成对校正电路结果的处理。具体实施如下：通过逻辑判断本次量化中粗量化结果是否需要+1，如果需要，粗量化结果+1；通过逻辑判断本次量化中粗量化结果是否需要-1，如果需要，粗量化结果-1；将校正后的粗量化结果与细量化结果进行拼接，最终完成量化结果的输出。

Claims

1.一种两步TDC的校正电路，其特征是，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个三输入或非门和一个三输入与门构成，粗量化计数器为低电平触发，将粗量化计数器的最低位输出C0连接至双边沿D触发器的时钟端，同时将两个输入信号Start和Stop通过与门产生的Stop_c信号连接至该双边沿D触发器的数据端，Start与Stop分别代表了输入时间的起始和终止脉冲，Stop_c信号连接到粗量化计数器的使能端，且用来表示到达粗量化的Stop信号，计数器每一次输出时，双边沿D触发器都将采集Stop_c的状态；而Stop_f信号到达细量化模块时的时钟状态则可以通过提取细量化结果的高两位FnFn-1实现，Stop_f信号表示到达细量化的Stop信号，电路中还将双边沿D触发器的输出QDFF与FnFn-1同时连接至一个三输入或非门和一个三输入与门。

2.如权利要求1所述的两步TDC的校正电路，其特征是，三输入与门将输出置高，以完成对粗量化结果的补偿加1操作；三输入或非门将输出置高，以完成对粗量化结果的补偿减1操作。