KR102204827B1 - 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기 - Google Patents

5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기 Download PDF

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강진구
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인하대학교 산학협력단
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Abstract

5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기가 제시된다. 본 발명에서 제안하는 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기는 입력 시간 차 신호에 해당하는 펄스 에지 신호 START 및 STOP를 입력 받는 조세 변환기(Coarse Time-to-Digital Converter), 조세 변환기와 인코더에 의해 MSB 4비트로 변환된 START 및 STOP 신호를 입력 받아 남은 잔여시간에 해당하는 START1 및 STOP1 신호를 생성하는 잔여시간 생성기(Residue Generator) 및 남은 잔여시간을 디지털 코드 LSB 4비트로 출력하는 파인 TDC(Fine Time-to-Digital Converter)를 포함한다.

Description

5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기{8bit, 5ps Two-step Time-to-Digital Converter using Pulse-Shifting Time Difference Repetition circuit}
본 발명은 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기에 관한 것이다.
시간-디지털 변환기(Time-to-Digital Converter; TDC)는 시간 간격을 정확하게 측정하고, 디지털 코드로 변환하는데 사용된다. 대표적 응용분야로는 디지털 위상 잠금 루프(Digital Phase Locked Loop), 비행시간 측정(Time of Flight), 시간 도메인 아날로그-디지털 변환기(Time domain Analog-to-Digital Converter) 등이 있다. 특히 디지털 위상 잠금 루프의 경우 시간디지털 변환기의 해상도가 지터의 크기를 결정하게 된다. 따라서 고해상도 시간-디지털 변환기에 대한 연구가 필요하다. 고해상도 시간-디지털 변환기 중 하나가 2단 시간-디지털 변환기이며, 빠른 변환속도와 높은 해상도가 특징이다. 2단 시간-디지털 변환기는 조세 변환기에서 동작 후 발생하는 잔여 시간을 시간 증폭기를 통해 증폭한 다음 미세 변환기를 이용하여 LSB를 얻는다. 잔여 시간의 정확한 증폭도는 해상도에 가장 중요한 영향을 끼친다. 따라서 2단 시간-디지털 변환기의 핵심 블록은 시간 증폭기다. 기존 펄스 트레인 시간 증폭기에서는 해당 증폭기를 구성하는 OR 게이트(gate)와 딜레이 셀(Delay cell)에서 생기는 불일치(Mismatch)로 인해 증폭도에 문제가 발생한다. 또한 미세 변환기로 사용되는 게이트 딜레이 셀(Gated Delay cell)에서 발생하는 전하 주입(Charge injection)과 누설 전류(Leakage current)로 인해 추가적인 불일치가 발생하게 되고, 정확한 디지털 코드(Digital code)를 얻기 힘들다. 게이트 딜레이 셀에서 발생하는 상단의 두 가지 문제를 최소화하기 위해서는 미세 변환기의 게이트 딜레이 셀 크기가 최소 2배 이상 증가한다. 해당 셀의 크기가 커지게 되면 필요한 면적의 크기도 증가하게 되고, 해상도 역시 낮아지게 된다.
본 발명이 이루고자 하는 기술적 과제는 기존 펄스트레인 시간 증폭기 및 미세 변환기에서 발생하는 불일치 문제를 TDR(Time Difference Repetition circuit)을 통해 해결하기 위한 회로를 제공하는데 있다. 또한 기존에 시간 증폭기 역할을 하던 TDR을 펄스이동(Pulse-Shifting) 형태로 변환하여, 시간 증폭기가 필요 없는 미세변환기 회로를 이용한 새로운 형태의 2단 시간-디지털 변환기를 제안한다.
일 측면에 있어서, 본 발명에서 제안하는 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기는 입력 시간 차 신호에 해당하는 펄스 에지 신호 START 및 STOP를 입력 받는 조세 변환기(Coarse Time-to-Digital Converter), 조세 변환기와 인코더에 의해 MSB 4비트로 변환된 START 및 STOP 신호를 입력 받아 남은 잔여시간에 해당하는 START1 및 STOP1 신호를 생성하는 잔여시간 생성기(Residue Generator) 및 남은 잔여시간을 디지털 코드 LSB 4비트로 출력하는 파인 TDC(Fine Time-to-Digital Converter)를 포함한다.
조세 변환기는 입력 시간 차 신호 START 및 STOP를 각각 조세 변환기 내의 버퍼와 플립플롭의 클럭 단자로 입력 받고, START 신호는 버퍼를 통과하며 전달되며, STOP 신호의 상승 에지가 플립플롭의 클럭 단자에 전달되는 순간 플립플롭의 출력은 온도계 코드의 형태로 인코더를 통해 전달되어 MSB 4비트를 출력한다.
잔여시간 생성기는 잔여시간 생성기 내부의 NMOS의 입력들이 조세 변환기의 버퍼 체인들의 입력들과 연결되고, 조세 변환기의 XOR 게이트의 출력들이 연결되는 스위치에 의해 제어된다.
파인 TDC는 두 개의 Mux와 두 개의 Inverter로 구성된 해상도 선택 회로인 펄스 이동 TDR(Pulse-Shifting Time Difference Repetition) 회로이며, 펄스 이동 TDR 내부에서 회전하는 두 개의 펄스 RPA, RPB는 서로 마주보는 위치에서 시계방향으로 동일 하게 회전한다.
파인 TDC는 RPB 펄스는 매 회전마다 위치의 변화가 없는 반면, RPA 펄스는 매 회전마다 RPB 펄스를 향해 오른쪽으로 이동한다.
파인 TDC는 RPA의 상승 에지가 RPB의 상승 에지를 앞서게 될 때, 펄스 이동 TDR은 가동을 멈추고 인코더 및 카운터를 통해 최종 디지털 코드를 출력 후, 다음 입력을 받기 위한 준비를 한다.
파인 TDC는 펄스 이동 TDR의 동작을 중지하기 위해 RPA의 상승 에지가 RPB의 상승 에지를 넘어서는 시점을 정확히 측정하도록 클럭과 데이터로 입력되는 두 신호를 클럭과 리셋 단자를 통해 전달한다.
본 발명의 실시예들에 따르면 기존 펄스트레인 시간 증폭기 및 미세 변환기에서 발생하는 불일치 문제를 TDR(Time Difference Repetition circuit)을 통해 해결할 수 있다. 또한 기존에 시간 증폭기 역할을 하던 TDR을 펄스이동(Pulse-Shifting) 형태로 변환하여, 시간 증폭기가 필요 없는 미세변환기 회로를 이용한 새로운 형태의 2단 시간-디지털 변환기를 제안한다.
도 1은 본 발명의 일 실시예에 따른 2단 시간-디지털 변환기의 전체 구성도이다.
도 2는 본 발명의 일 실시예에 따른 조세변환기의 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 잔여 시간 생성기의 구성을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 잔여시간 전달 타이밍도이다.
도 5는 종래기술에 따른 시간차 반복 회로 블록 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 펄스 이동 시간차 반복 회로의 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 펄스 이동 시간차 반복회로의 타이밍도이다.
도 8은 (a) 종래기술에 따른 TDR 제어기 및 (b) 본 발명의 일 실시예에 따른 TDR 제어기 펄스 이동 시간차 반복회로를 비교하기 위한 도면이다.
도 9는 (a) 종래기술에 따른 TDR 제어기의 타이밍도 및 (b) 본 발명의 일 실시예에 따른 TDR 제어기의 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 잔여시간 생성기를 통과한 후의 START1, STOP1 두 에지 및 잔여시간 차를 나타내는 도면이다.
도 11 및 도 12는 TDR내의 버퍼체인에서 발생할 수 있는 불일치의 영향에 대해 진행한 시뮬레이션 결과이다.
도 13 및 도 14는 잔여시간 차 시뮬레이션 결과이다.
본 발명의 실시예에 따른 회로설계에서는 자동-지연 부정합 제거 기능을 하는 시간차 반복 회로(Time Difference Repetition Circuit)내부에 존재하는 두 펄스 차의 이동을 통해 5ps의 해상도를 갖는 2단 시간디지털 변환기를 제안한다. 본 발명의 실시예에 따른 회로는 magna 180nm 공정 및 1.8V의 공급전압이 사용되며, 최대동작주파수는 약 700MHz이다. 측정 가능 범위는 약 1.5ns이며, 최소 30 Ms/s의 변환속도를 가진다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 2단 시간-디지털 변환기의 전체 구성도이다.
도 1을 참고하면, START와 STOP는 시간 차에 해당하는 펄스 에지 신호로, 조세 변환기(Coarse TDC)를 통해 입력된다. START와 STOP신호는 조세 변환기와 인코더 에 의해 MSB 4비트로 변환된다. 남은 잔여시간은 Fine TDC를 통해 디지털 코드 LSB 4비트로 출력된다. 남은 잔여시간에 해당하는 START1 와 STOP1 두 신호 에지는 조세 변환기와 잔여시간 생성기(Residue Generator)를 통해 생성된다.
도 2는 본 발명의 일 실시예에 따른 조세변환기의 구성을 나타내는 도면이다.
입력 시간 차 신호 START와 STOP은 각각 버퍼와 플립플롭의 클럭 단자 입력으로 들어간다. 도 2에서 버퍼의 딜레이 Tc는 83ps이며, START 신호는 버퍼를 통과하며 전달된다. STOP 신호의 상승 에지가 플립플롭의 클럭 단자에 전달되는 순간 플립플롭의 출력 Q0~Q15는 온도계 코드의 형태로 인코더를 통해 전달되며, MSB 4비트를 출력한다.
도 3은 본 발명의 일 실시예에 따른 잔여시간 생성기의 구성을 나타내는 도면이다.
도 3의 NMOS의 입력들은 조세 변환기의 버퍼체인들의 입력들과 연결이 되어있고, 조세 변환기의 XOR 게이트의 출력들이 연결 되어있는 스위치에 의해 제어된다.
도 4는 본 발명의 일 실시예에 따른 잔여시간 전달 타이밍도이다.
도 4는 조세 변환기와 잔여시간 생성기의 동작의 예시를 나타낸다. TD와 TR, TR′은 각각 입력 시간차 및 예비 잔여시간, 실제 잔여시간에 해당한다. START신호가 입력되고 2.4TC만큼의 시간이 지난 후 STOP신호가 상승하게 된다. 이 때 STOP 신호 좌측의 버퍼신호와 STOP 신호의 두 에지는 0.4TC 만큼의 시간차를 유지하는 예비 잔여시간이다. STOP 신호가 입력되는 시점은 알 수 없다. STOP신호가 어느 시점에 입력되더라도 정확한 잔여시간을 얻기 위해서 4TC만큼의 오프셋을 이용한다. STOP신호는 4TC만큼 지연 후 STOP1신호가 되고, START1신호는 XOR게이트와 스위치의 제어를 통해 4TC만큼 지연 후 출력된다. 두 신호 에지의 차 TR′는 미세변환기의 입력으로 사용된다.
도 5는 종래기술에 따른 시간차 반복 회로 블록 다이어그램이다.
도 1의 잔여시간 생성기로부터 전달받은 각각의 잔여시간 START1, STOP1 신호는 각각 도 5의 INA와 INB의 입력으로 들어간다. 각각 X 와 Y를 지나게 되면 입구 쪽 Mux 두 개의 통로가 바뀌게 되고, "1" 의 값을 갖는 두 입력신호가 "0"의 값을 갖는 RPA와 RPB 두 노드로 인해 펄스 형태로 변환되고, 시간 차를 유지하며 회전한다. 두 개의 펄스가 하나의 루프를 회전하기 때문에, 루프 내의 버퍼체인에서 발생하는 불일치들을 공유한다.
도 6은 본 발명의 일 실시예에 따른 펄스 이동 시간차 반복 회로의 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 펄스 이동 시간차 반복회로의 타이밍도이다.
본 발명의 실시예에 따른 파인 TDC는 두 개의 Mux와 두 개의 Inverter로 구성된 해상도 선택 회로인 펄스 이동 TDR(Pulse-Shifting Time Difference Repetition) 회로이다.
기존의 TDR에서는 불일치 공유를 통한 입력 잔여시간 차의 오차를 최소화하고, 해당 잔여시간을 비트 수만큼 반복 출력을 통해 미세 변환기로 전달하는 시간증폭기의 역할을 한다. 도 6의 회로는 시간 증폭기 역할에 국한된 TDR의 기능을 개선하여, 5ps의 고해상도 미세 변환기를 구성한다. 도 6에서 두 개의 Mux와 2개의 Inverter로 구성된 블록은 해상도 선택 회로이며, 현재 설계된 회로의 해상도는 5ps이다. 펄스 이동 TDR 내부에서 회전하는 두 개의 펄스 RPA, RPB는 서로 마주보는 위치에서 시계방향으로 동일 하게 회전한다. RPB 펄스는 매 회전마다 위치의 변화가 없는 반면, RPA 펄스는 매 회전마다 5ps씩 RPB 펄스를 향해 오른쪽으로 이동한다. RPA의 상승 에지가 RPB의 상승 에지를 앞서게 될 때, 펄스 이동 TDR은 가동을 멈추고 인코더 및 카운터를 통해 최종 디지털 코드를 출력 후, 다음 입력을 받기 위한 준비를 한다. 펄스이동 TDR으로 입력되는 최대 잔여시간 차는 조세 변환기의 해상도 TC 보다 낮은 85ps 이내로, 최대 회전 횟수는 오프셋 1회를 포함한 18회이다.
도 8은 (a) 종래기술에 따른 TDR 제어기 및 (b) 본 발명의 일 실시예에 따른 TDR 제어기 펄스 이동 시간차 반복회로를 비교하기 위한 도면이다.
도 9는 (a) 종래기술에 따른 TDR 제어기의 타이밍도 및 (b) 본 발명의 일 실시예에 따른 TDR 제어기의 타이밍도이다.
펄스 이동 TDR의 동작을 중지하기 위해서는 RPA의 상승 에지가 RPB의 상승 에지를 넘어서는 시점을 정확히 측정할 수 있어야 한다. 그러기 위해서는 에지의 위치를 정확히 검출할 수 있는 Arbiter가 필요하지만, 도 8(a) 형태로 플립플롭의 데이터와 클럭 단자를 이용하게 되면 두 펄스의 에지가 서로 근접하게 될 때 도 9(a)와 같이 준안정성의 문제로 인해 정확한 회전 횟수를 얻기 힘들다. 따라서 준안정성 문제로부터 벗어나기 위해 기존의 클럭과 데이터로 입력되는 두 신호를 도 8(b)와 같이 클럭과 리셋 단자를 통해 전달한다. 도 9(b)에서 RPA가 RPB의 에지를 넘어서게 되면, 개선된 TDR 제어기는 입력된 잔여시간 차 관계없이 항상 1회의 추가 회전을 하고, RST_TDR은 "1"이 되어 TDR내의 두 입력 Mux의 통로를 바꾸고 TDR의 동작을 정지시킨다.
도 10은 본 발명의 일 실시예에 따른 잔여시간 생성기를 통과한 후의 START1, STOP1 두 에지 및 잔여시간 차를 나타내는 도면이다.
시뮬레이션에서 측정하고자 하는 시간 차는 650ps이며, 조세 해상도 TC는 약 76.7ps이다. 조세 변환 후 이론상 남은 잔여시간은 36.4ps이며, 실제 시뮬레이션에서 측정하였을 때의 값은 약 34.4ps로, 2ps의 오차가 발생한다. 해당 오차는 제안하는 회로의 해상도인 5ps 이내에서 발생하기 때문에, 디지털 코드의 정확도에는 문제가 발생하지 않는다.
도 11 및 도 12는 TDR내의 버퍼체인에서 발생할 수 있는 불일치의 영향에 대해 진행한 시뮬레이션 결과이다.
정확한 측정을 위해 해상도는 0ps로 설정하고, 반복 횟수는 본 회로의 최대 잔여시간 차에 해당하는 83ps를 해상도 5ps로 나눈 16회를 기준으로 한다. TDR 내에서 두 펄스는 잔여시간 차를 유지하며 회전을 하게 되는데, 이 때 불일치에 의해 두 펄스가 서로 다른 영향을 받게 되면 잔여시간은 매 회전 마다 변하게 되는 문제가 발생한다. 도 11은 TDR 내로 입력되는 잔여 시간 차(5~130ps)를 5ps 간격으로 각 시간 당 16회 반복을 진행한 시뮬레이션이다. X축은 5~130ps에 해당하는 잔여 시간 차, Y축은 반복이 진행되는 동안의 시간을 나타낸다. 시뮬레이션 결과를 통해 16회를 반복하기 위한 총 변환 시간(27ns) 및 일정한 시간 차를 유지하는 것을 확인할 수 있다. 도 12는 입력 시간 차 100ps를 기준으로 진행한 몬테카를로 시뮬레이션 결과로, 1회 반복 시 각각 평 균 값 약 85fs 이동, 표준편차 약 31fs의 결과를 얻었다. 이는 1회 반복 시 약 5ps의 표준 편차를 갖는 기 존의 펄스트레인 증폭기보다 현저하게 나은 성능을 나타낸다.
도 13 및 도 14는 잔여시간 차 시뮬레이션 결과이다.
마지막으로 펄스 이동 TDR의 구동을 확인하기 위해 TDR의 해상도를 5ps로 설정하고 시뮬레이션을 진행 하였다. 도 13 및 도 14에서 보이는 펄스들은 도 7처럼 RPA가 매 회전마다 RPB를 향해 5ps씩 이동하 고 있다. 잔여시간 차의 범위는 61ps~82ps까지 3ps 단위로 시뮬레이션을 진행하였고, 입력 시간 차에 관계없이 항상 1회만큼의 회전 오프셋이 추가됨을 확인할 수 있다. 따라서 모든 출력 디지털 코드에서 1 회전 오프셋을 제외하면 정확한 디지털 코드 값을 얻어낼 수 있다.
펄스 이동 시간차 반복회로를 이용한 2단 시간디지털 변환기의 검증은 다음과 같이 진행된다. Onchip으로 설계된 Current Starved Inverter 형태의 인버터 체인에서 전류양의 조절을 통해 지연시간을 조절하여 시간 차를 순차적으로 입력할 것이다. 입력 시간차에 따른 디지털 코드를 비교 및 확인하여, 선형성(Linearity)을 체크한다. TDR의 기능 검증은 별도로 설계된 출력 핀을 통해 확인한다. 본 발명의 실시예에 따른 모든 회로 및 시뮬레이션은 Cadence Virtuoso Tool을 통해 설계 및 검증하였다.
본 발명의 실시예에 따르면, 펄스 이동 시간 차 반복회로를 이용하여 2단 시간디지털 변환기를 구현하였다. 제안하는 TDC의 구조는 기존에 존재하는 2단 시간-디지털 변환기에서 가장 중요한 역할을 하는 시간 증폭기의 역할을 효율적으로 대체할 수 있는 시간 차 반복회로를 구현하였고, 나아가 새로운 형태의 미세변환기를 제시하였다. 제안하는 회로는 기존의 위상 잠금 루프(Phase Locked Loop)의 차지펌프와 루프필터에서 발생하는 Noise와 Leakage 문제를 해결하기 위해 개발된 디지털 위상 잠금 루프(ADPLL)에 사용될 예정이다. 본 회로의 5ps 고해상도는 통상적인 ADPLL의 BW내 noise를 최소화하기 위해 필요한 10ps이내의 해상도를 만족한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (7)

  1. 입력 시간 차 신호에 해당하는 펄스 에지 신호 START 및 STOP를 입력 받는 조세 변환기(Coarse Time-to-Digital Converter);
    조세 변환기와 인코더에 의해 MSB 4비트로 변환된 START 및 STOP 신호를 입력 받아 남은 잔여시간에 해당하는 START1 및 STOP1 신호를 생성하는 잔여시간 생성기(Residue Generator); 및
    남은 잔여시간을 디지털 코드 LSB 4비트로 출력하는 파인 TDC(Fine Time-to-Digital Converter)
    를 포함하고,
    파인 TDC는,
    두 개의 Mux와 두 개의 Inverter로 구성된 해상도 선택 회로인 펄스 이동 TDR(Pulse-Shifting Time Difference Repetition) 회로이며, 펄스 이동 TDR 내부에서 회전하는 두 개의 펄스 RPA, RPB는 서로 마주보는 위치에서 시계방향으로 동일 하게 회전하는
    시간-디지털 변환기.
  2. 제1항에 있어서,
    조세 변환기는,
    입력 시간 차 신호 START 및 STOP를 각각 조세 변환기 내의 버퍼와 플립플롭의 클럭 단자로 입력 받고, START 신호는 버퍼를 통과하며 전달되며, STOP 신호의 상승 에지가 플립플롭의 클럭 단자에 전달되는 순간 플립플롭의 출력은 온도계 코드의 형태로 인코더를 통해 전달되어 MSB 4비트를 출력하는
    시간-디지털 변환기.
  3. 제1항에 있어서,
    잔여시간 생성기는,
    잔여시간 생성기 내부의 NMOS의 입력들이 조세 변환기의 버퍼 체인들의 입력들과 연결되고, 조세 변환기의 XOR 게이트의 출력들이 연결되는 스위치에 의해 제어되는
    시간-디지털 변환기.
  4. 삭제
  5. 제1항에 있어서,
    파인 TDC는,
    RPB 펄스는 매 회전마다 위치의 변화가 없는 반면, RPA 펄스는 매 회전마다 RPB 펄스를 향해 오른쪽으로 이동하는
    시간-디지털 변환기.
  6. 제1항에 있어서,
    파인 TDC는,
    RPA의 상승 에지가 RPB의 상승 에지를 앞서게 될 때, 펄스 이동 TDR은 가동을 멈추고 인코더 및 카운터를 통해 최종 디지털 코드를 출력 후, 다음 입력을 받기 위한 준비를 하는
    시간-디지털 변환기.
  7. 제1항에 있어서,
    파인 TDC는,
    펄스 이동 TDR의 동작을 중지하기 위해 RPA의 상승 에지가 RPB의 상승 에지를 넘어서는 시점을 정확히 측정하도록 클럭과 데이터로 입력되는 두 신호를 클럭과 리셋 단자를 통해 전달하는
    시간-디지털 변환기.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114935886A (zh) * 2022-04-21 2022-08-23 中国科学院上海微系统与信息技术研究所 两段式超导时间数字转换器及超导探测器成像系统
KR20230080607A (ko) 2021-11-30 2023-06-07 주식회사 에스앤에이 센서 신호의 디지털 변환 장치 및 그 변환 방법
KR20230094700A (ko) * 2021-12-21 2023-06-28 한국과학기술원 시간 영역에서의 카오스 기반 난수 발생기

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113790A (ko) * 2010-04-11 2011-10-19 인하대학교 산학협력단 버니어 지연단을 이용한 시간-디지털 변환기
KR20190074169A (ko) * 2017-12-19 2019-06-27 인하대학교 산학협력단 낸드-게이트 링 발진기 시간 증폭기를 활용한 2단 시간-디지털 변환기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113790A (ko) * 2010-04-11 2011-10-19 인하대학교 산학협력단 버니어 지연단을 이용한 시간-디지털 변환기
KR20190074169A (ko) * 2017-12-19 2019-06-27 인하대학교 산학협력단 낸드-게이트 링 발진기 시간 증폭기를 활용한 2단 시간-디지털 변환기

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230080607A (ko) 2021-11-30 2023-06-07 주식회사 에스앤에이 센서 신호의 디지털 변환 장치 및 그 변환 방법
KR20230094700A (ko) * 2021-12-21 2023-06-28 한국과학기술원 시간 영역에서의 카오스 기반 난수 발생기
KR102639792B1 (ko) 2021-12-21 2024-02-22 한국과학기술원 시간 영역에서의 카오스 기반 난수 발생기
CN114935886A (zh) * 2022-04-21 2022-08-23 中国科学院上海微系统与信息技术研究所 两段式超导时间数字转换器及超导探测器成像系统

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