CN110045591B - 使用具有循环延迟的时间数字转换器 - Google Patents

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CN110045591B CN201811515630.7A CN201811515630A CN110045591B CN 110045591 B CN110045591 B CN 110045591B CN 201811515630 A CN201811515630 A CN 201811515630A CN 110045591 B CN110045591 B CN 110045591B
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Abstract

通过在精细时间数字转换器(TDC)的输入处使用增益级来改善时间数字转换器(TDC)的分辨率。延迟线接收对应于该时间信息的脉冲，并通过将延迟线的输出耦合到该延迟线的输入来使该延迟线中的脉冲再循环。积分精细TDC从相应于期望增益的延迟线接收多个脉冲。

Description

使用具有循环延迟的时间数字转换器
技术领域
本文涉及时间数字转换器(time to digital converter,TDC)以及TDC的分辨率的改进。
背景技术
时间数字转换器(TDC)根据给定的时基将两个指定事件之间的“时间”信息转换为数字号码。例如，参照图1A，该时间信息Δt表示事件1(EVENT1)和事件2(EVENT2)之间经过的时间。如图1B中所示，在一个锁相环(PLL)的“时间信息”ΔT表示参考的上升沿(CLKREF)和反馈时钟(CLKFB)之间的相位差。参考图1C，输入脉冲宽度指定飞行时间测量中的“时间信息”。因此，这两个事件对应于输入脉冲的上升沿和下降沿。
TDC的原始分辨率(TLSB)通过时基的最小度量确定，该度量表示可在系统中量化的最小时间单位。图1A所示为最小的TLSB，其中LSB指的是最低有效位。存在具有不同程度的稳定性和分辨率的各种时基类型。例如，时基可以是系统时钟TCLK的周期。使用TCLK作为时基提供高稳定性但低分辨率。需要注意的是，更高频率的系统时钟可用于提高分辨率，但以增加功耗作为代价。在另一个示例中，基于数字标准单元(例如逆变器或缓冲器)的栅极延迟的时基TGATE提供高分辨率但低准确度，因为TGATE可能对过程、电压和温度(PVT)敏感。在另一个示例中，电压/电流参考时基(TREF＝CREFVREF/IREF)提供中等分辨率和中等准确度。需要注意的是，这里的想法是使用阻抗(电阻器/电容器)和电压参考(带隙)来获得“时间参考”。
传统上，在锁相环(PLL)中，反馈时钟(CLKFB)和参考时钟(CLKREF)之间的相位延迟信息通过使用相位检测器，然后使用电荷泵和电容器以电压模式存储。图2说明了基本构想。从相位检测器201输出的脉冲控制电流源203和205，使用固定电流IREF对电容器C充电/放电，其中根据CLKFB是否超前或滞后CLKREF来确定电荷调节的极性。如果CLKREF和CLKFB之间的相位差为ΔT，电容器上的电压由下式给出
Figure GDA0002838986920000021
因此，电容器存储时间信息(相位延迟)作为电荷。图3所示为在图2中示出的传统电压模式法相关联的时序图。提供重置机制(未示出)以在相位比较之间释放电容。
在TDC用于将时间信息转换为数字的情况下，TDC通常使用2级，即粗略TDC(coarseTDC)和精细TDC(fine TDC)的2级。粗略TDC通常与由系统时钟设置的时基TCLK一起运行。精细TDC通常基于使用N个元素具有单位延迟TGATE的延迟线。延迟线可以锁定到时基TCLK的一个周期。总的分辨率由精细TDC确定。需要改进TDC的分辨率以实现更准确的TDC。
发明内容
这里公开的实施例通过在TDC的输入处使用增益级来改善时间-数字转换器(TDC)的分辨率。增益级使用“时间放大器”，在时域中提供已知的固定不变的PVT增益。在实施例中，通过使用延迟线重复添加以再循环通过脉冲提供的时间信息来实现时域增益，这使得总增益PVT不变。
在一个实施例中，一种用于执行时间到数字转换的方法包括：接收指示时间信息的输入脉冲，并使用基于至少一个延迟线的延迟线输出信号的反馈信号，在所述至少一个延迟线中再循环输入脉冲的表示。对应于所述输入脉冲的输出脉冲的生成，至少部分地基于所述至少一个延迟线的所述延迟线输出信号。将输出脉冲提供给耦合到延迟线的积分器N次，其中N是大于1的整数。
在另一实施例中，一种装置包括延迟线和输入逻辑，所述输入逻辑耦合以接收输入脉冲并耦合到所述延迟线的输出，所述输入逻辑将延迟线输入信号提供给所述延迟线。积分时间数字转换器，其耦合到所述延迟线以接收N个脉冲输出信号，每个所述脉冲输出信号对应于所述输入脉冲，从而产生所述输入脉冲的数字表示乘以增益N，其中N是大于1的整数。
在另一个实施例中，一种装置包括延迟线，其提供延迟线输出信号。上升沿检测器，用于检测输入脉冲的上升沿并提供上升沿脉冲。下降沿检测器，用于检测所述输入脉冲的下降沿并产生下降沿脉冲。第一逻辑电路，用于逻辑地组合所述上升沿脉冲、所述下降沿脉冲和基于所述延迟线输出信号的反馈信号。第二逻辑电路，被耦合以基于所述延迟线输出信号接收使能信号和输出脉冲，并且当所述使能信号生效时传递所述输出脉冲。
附图说明
通过参考附图，可以更好地理解本发明，以及本发明的众多目的、特征和优点对于本领域技术人员而言是显而易见的。
图1A所示为两个事件之间的时间信息。
图1B所示为对应于锁相环(PLL)中的相位差的时间信息。
图1C所示为与飞行时间测量有关的时间信息。
图2所示为在锁相环(PLL)中反馈时钟(CLKFB)和参考时钟(CLKREF)之间的相位延迟信息如何通过使用相位检测器使用电荷泵和电容器以电压模式存储。
图3所示为在图2中示出的传统电压模式法相关联的时序图。
图4A所示为在精细TDC之前具有增益级以改进TDC的有效分辨率的实施例的高级框图。
图4B所示为具有增益级以改进TDC的有效分辨率的另一实施例的高级框图。
图5所示为增益级的概念高级框图。
图6所示为时间放大器电路，其使用时间-电压转换器或电荷泵，接着是电压放大器，随后是电压-时间转换器。
图7所示为时间放大器电路的概念框图，该时间放大器电路依赖于存储在系统中的时间信息并重复地提供给积分精细TDC以实现期望的增益。
图8所示为如何将定时信息保存在延迟线中循环的脉冲。
图9所示为在延迟线中与再循环脉冲相关联的时序图。
图10所示为再循环延迟线电路的实施例，其具有单个延迟线以存储时间信息，当与积分器结合使用时，该时间信息可作为时间放大电路。
图11所示为再循环延迟线电路的实施例，其在两个延迟线中循环脉冲以存储时间信息，并使电路脱敏以使用边缘检测电路来延迟延迟线中的上升沿和下降沿之间的失配。
图12所示为再循环延迟线电路的实施例，其存储时间信息并通过使用单个延迟线来循环上升沿和下降沿脉冲来缓解图11所示的两个延迟线之间的延迟失配。
图13所示为再循环延迟线电路的实施例，其存储具有附加控制的时间信息，以便在需要时为上升脉冲和下降脉冲提供不同的延迟。
图14所示为积分精细TDC的实施例，其可以与再循环延迟线电路结合使用以提供时间放大和增加有效分辨率。
图15所示为具有粗略TDC和精细TDC的TDC高级框图。
在不同附图中使用相同的附图标记表示相似或相同的项目。
具体实施方式
TDC的有效分辨率(TLSB,eff)可以通过在量化之前在精细TDC的输入处添加增益来改善。如图4A所示，增益级401乘以具有脉冲宽度TPW的脉冲403，并将具有增益的脉冲提供给N位的精细TDC405。由TDC405提供的数字值接着在407中右移以提供有N+M位的数字平均值
Figure GDA0002838986920000041
因此，对于原生分辨率
Figure GDA0002838986920000042
和有效分辨率
Figure GDA0002838986920000043
为2M的增益可以确定如下：
Figure GDA0002838986920000051
图4B所示为实现精细TDC的改进分辨率的等效视图。
需要注意的是，图4A和图4B中描述的构想需要如图5所示的“时间放大器”。时间放大器501接收宽度为TPW的输入脉冲503，并产生具有脉冲宽度G×TPW的输出505。参考图6，时间放大器电路通过使用时间-电压转换器(TVC)601或电荷泵，接着是电压放大器(G)，随后是电压-时间转换器(VTC)605来实现。需要注意的是，时间-电压转换器(TVC)、电压放大器和电压-时间转换器(VTC)的线性度和PVT灵敏度会影响这个时间放大器的整体性能。然而，所涉及的三个操作导致总体增益中的PVT显着变化。这里描述的实施例避免从时间到电压的转换，反之亦然，如图6中所示，以及显着的PVT变化。
为了避免图6中所示的时间放大器电路的缺点，图7所示为时间放大器电路的概念框图，该时间放大器电路依赖于在时间存储器703中存储在系统中的脉冲701的时间/相位信息，并使用集成的精细TDC705以实现所需的增益。使用“存储的”信息，将相同的输入“N次”应用于精细TDC705。精细TDC在“积分模式”下操作，其中它在量化之前累积输入。最后对积分输入进行量化。由于在输入累积“N”次之后发生量化，因此系统等效于模拟增益为“N”，后跟着量化器。对于积分精细TDC705，最终输出由通过块707中确定的两个连续样本的“第一差异”给出。这允许输入处的误差在频域中是一阶形状(20dB/十倍)。因此，可以通过对数字输出进行低通滤波来减少“带内”误差。需要注意的是，图7中所示的方法需要一种在时域中“存储”信息的机制，如本文进一步描述。
如图2所示，将时间信息存储为电荷的传统方法在提供大供应电压VDD的技术和具有长沟道长度的器件中非常有效，以实现接近理想的电流源以对电容器充电。但是，将电路缩放到短沟道节点并非易事。短沟道技术中的电容泄漏限制了电压的“保留时间”(tret)，这限制了系统中可实现的最大时间常数。例如，传统方法不能用于设计以网络同步所需的低参考更新速率(如1pps/1Hz)处理相位信息的数字锁相环(PLL)。此外，使用更长的器件和电容器需要大量的芯片上区域-这在短沟道工艺节点中是昂贵的。由于寄生效应减小和沟道长度变短导致大的跨导gm，先进的工艺技术在时域中提供高准确度并具有小的固有栅极延迟。
为了存储时间信息，这里描述的实施例利用时域中可用的高准确度来“记住”相位信息作为在延迟线环路中循环的脉冲。图8和图9所示为如何提供存储器信息并将其保存为在延迟线中循环的脉冲而不是如图2所示用于接通电流源。异或门(XOR gate)801产生具有当CLKIN和CLKREF的上升沿发生在不同时间的宽度Δt的脉冲803(如图9所示为PIN)。CLKIN可以是例如图2的CLKFB。虽然脉冲可以表示与锁相环(PLL)中的时钟信号之间的相位差有关的时间信息，但是脉冲可以更一般地表示两个事件之间的任何时间信息。或门(OR gate)805接收脉冲803并将脉冲提供给延迟线807。延迟线例如由缓冲器或反相器形成。延迟线807将其输出反馈到或门805以再循环脉冲。
参考图9，第一脉冲在901进入延迟线，并在903处作为POUT离开延迟线。输出脉冲作为PFB反馈并在905处重新进入延迟线。这反过来导致脉冲输出为907。脉冲被再循环，直到复位信号809(图8)被断言以复位延迟线，例如迫使延迟线的所有级输出高电压或低电压或适当的复位条件。需要注意的是，假设Δt的最大脉冲宽度小于图9所示的延迟TDL。
图10所示的实施例1000为类似于图8所示的实施例。传统的相位频率检测器1001提供UP脉冲1003和向下(DN)脉冲1004，它们在或门(OR gate)1005中逻辑地组合。或门1005将输入脉冲PIN提供给具有延迟(TDL)的单个延迟线1007。延迟线1007将其输出反馈到或门1005以形成使脉冲再循环的闭环系统。SR锁存器1011产生Δt基于UP和DN脉冲的符号。复位信号(RST)1008初始化系统并准备系统以进行下一次测量。延迟线将输出信号提供给与门(AND gate)1009，该输出信号为从延迟线1007发出脉冲。例如，对于增益值为5，由控制逻辑(未示出)提供的使能信号EN被维持在高水平以允许五个脉冲通过与门1009，然后在不需要时撤消维持以关闭脉冲。来自PFD1001的相位信息被保存为脉冲POUT。需要注意的是，与稍后描述的实施例相比，图10的方法涉及最少量的硬件，但是对延迟线中的上升沿和下降沿传播之间的失配敏感。
图11所示为实施例1100，其使电路不敏感使得延迟线中的上升沿和下降沿之间的失配得以延迟。实施例1100在输入脉冲(PIN)上使用边缘检测器1103和1101，以分别产生对应于其上升(PR)和下降(PF)边缘的两个脉冲。或门1105和1107分别接收上升沿和下降沿脉冲，并将脉冲馈送到具有延迟TDL1和TDL2的两个单独的延迟线1115和1117之中。因此，在两条延迟线中循环的上升沿和下降沿脉冲代表输入脉冲。或门1105和1107中的每一个的第二输入连接到相应延迟线的输出，以形成使上升和下降沿脉冲再循环的闭环系统。提供适当的重置(未示出)以初始化系统。一旦初始化后，循环将随时间重新生成脉冲。SR锁存器(SRlatch)1119接收延迟线1115和1117的输出，并通过或门1109再现提供给延迟线的脉冲。由控制块(未示出)产生输出脉冲(POUT)的“EN”信号允许通过对应于所需增益的脉冲数，并在不需要时关闭脉冲。时间信息(图11的实施例中的相位差)被保留为PIN和POUT的脉冲宽度。该实施例1100对两个延迟线之间的延迟失配敏感，并且校准可用于校正任何失配并确保TDL1和TDL2相等。
图12所示为另一实施例1200，其通过使用单个延迟线1207来循环上升沿和下降沿脉冲两者来缓解实施例1100中所示的两个延迟线之间的延迟失配。图12中所示的实施例在输入脉冲(PIN)上使用边缘检测器1201和1203，以分别产生对应于其上升(PR)和下降(PF)边缘的两个脉冲。或门1205接收上升沿脉冲和下降沿脉冲，并以延迟(TDL)将脉冲提供给单个延迟线1207。或门1205的第三输入绑定到延迟线1207的输出，以形成使脉冲再循环的闭环系统。提供适当的重置(未示出)以初始化系统。一旦初始化后，循环将随时间重新生成脉冲。除以2或反转触发器1209接收延迟线的输出并基于上升沿和下降沿脉冲再现输入脉冲。控制块(未示出)为与门1211产生“EN”信号，与门1211提供输出脉冲(POUT)，以提供对应于所需增益的适当数量的脉冲，并在不需要时关闭脉冲。时间(相位)信息被保存为PIN和POUT的脉冲宽度。
图13所示为类似于图12的实施例，其具有附加控制以为奇数(上升)和偶数(下降)脉冲提供不同的延迟。在某些情况下，由于不对称的上升沿和下降沿，在延迟线环路中循环的脉冲可能减少甚至消失。图13包括与图12操作类似的边缘检测电路1301和1303，并且还包括单稳态多谐振荡器(在此也称为单触发(mono-shot)或一触发(one-shot))。每当脉冲在环路中再循环时，反馈路径中的单稳态多谐振荡器1351再生具有相同脉冲宽度的脉冲。因此，延迟线的反馈信号可以间接地来自单触发(mono-shot)脉冲形式的延迟线，或者直接来自如图8、10、11或12所示延迟线的输出。一触发(one-shot)的使用确保了脉冲宽度不会变得过小(≈0)或过大(≈TDL)由于在回路中任何系统的误差。单触发(mono-shot)以相同的方式影响上升沿脉冲和下降沿脉冲。单触发(mono-shot)通过延迟各个脉冲的一个边缘来“扩展”脉冲(上升沿和下降沿脉冲)。换句话说，单触发(mono-shot)确保两个脉冲中的每一个的脉冲宽度恢复到定值(“Tmonoshot”)。脉冲的两个连续上升(或下降)边缘之间的实际信息不受单触发(mono-shot)影响。因此，在本文描述的各种实施例中，使用反馈信号来再循环输入脉冲的表示，该反馈信号基于延迟线输出信号，通过提供例如延迟线输出信号本身，或基于该延迟线输出信号的单触发(mono-shot)脉冲，通过“或”门到达延迟线的输入端。
图13的实施例还包括可选的快速延迟路径1353和由例如缓冲器形成的慢速延迟路径1355，其可用于调整脉冲宽度。多路复用器(multiplexer)
1357基于来自控制逻辑的选择信号选择快速延迟路径或慢速延迟路径。控制逻辑1359决定增加脉冲或减少脉冲宽度。例如，控制逻辑可以通过延迟慢速路径1355中的下降沿脉冲来增加脉冲宽度，同时上升沿脉冲宽度使用快速路径1353。或者，控制逻辑可以通过利用上升沿脉冲的慢速路径和下降沿路径的快速路径来减少脉冲宽度。控制逻辑基于是奇数还是偶数来确定边缘是上升还是下降。
选择快速或慢速路径的控制逻辑1359可以被配置为“调制”循环中的脉冲宽度。实际操作取决于用户希望脉冲宽度如何随时间变化。使用这种方法需要注意的是，通过在反馈路径中提供不同的延迟，可以使相位延迟信息更大/更小或单调地增加/减少。这可以用于sigma-delta回路中的噪声整形。
例如，如果用户希望脉冲宽度单调地增加，则控制逻辑选择上升脉冲的“快速”路径和下降脉冲的“慢速”路径。对于该实施例，控制逻辑具有由除以2(Div-by-2)1358输出计时的反转触发器(未示出)，以将选择线1360控制到多路复用器1357。这种控制在脉冲宽度调制系统中是有用的。需要注意的是，使用DTC(数字-时间转换器)扩展该控制也可用于创建逐次逼近寄存器(SAR)TDC。在另一实施例中，控制逻辑使用伪随机比特序列(PRBS)来随机化快速/慢速路径的选择，由于给定的输入脉冲的确定性边缘，有助于缓减刺激出现。
图14所示为使用三个延迟线元件1402的积分精细TDC1400的实施例。由脉冲再循环增益电路提供的脉冲1401控制开关1403。当脉冲1401被维持时，开关闭合并且电源被供应到延迟线1405，使得在脉冲1401的持续时间内脉冲在延迟线中循环。图14所示的电路也称为门控环形振荡器(Gated Ring-Oscillator，GRO)这里，只要开关(1403)被脉冲1401闭合，环形振荡器就继续振荡，当脉冲为低时，当开关打开时，环形振荡器冻结/停止。在计数器1407中获取通过延迟线1405的脉冲数。当脉冲1401撤消维持时，温度计到二进制(T2B)解码器1409提供延迟线的每一级的值作为值X。因此，对于每个脉冲1401，确定的值是3A+X。
乘以3可以理解如下。假设GRO“翻转”的次数是“A”，然后，在开关(1403)被维持期间延迟单元的“有效”数量由3*A+X给出。这里，术语3*A对应于在“A”次上滚动的“3”个单元的总延迟。为了提供增益，于图8、10和11-13所示范例的脉冲再循环增益电路，提供N次脉冲1401，导致增益为N或N(3A+X)。
在实施例中，延迟线的初始状态可以是任意的。也就是说，GRO可以从任何初始状态开始(只要它被记录为初始状态)。从任意的状态开始工作，因为“最终”输出被视为实施例中的最终状态和初始状态(第一差异)的差异。例如，参见图7中的707。需要注意的是，这种“桶形移位”操作为单元之间的延迟失配提供了一阶失配整形。延迟线1405中的电容器1406确保待积分的下一个脉冲1401以与其停止时相同状态的延迟线1405开始。这假设来自再循环延迟线的下一个脉冲在电容器显着放电之前到达。关键是GRO的状态在N个再循环之间被“冻结”。因此，GRO“虚拟地”看到的脉冲是输入脉冲宽度的N倍。通常选择延迟单元1403的数量以使翻转频率最小化，从而可以使用数字电路精确地捕获翻转次数(A)，数字电路包括计数器和温度计到二进制编码器。图14中所示的数字“3”用于说明。如上所述，GRO的内部状态在转换之间被冻结-换句话说，在来自再循环的下一个脉冲到达之前，假设单位单元的电容器上的部分残留被“保持”。这确保了GRO作为积分TDC运行，其中积分用于提供增益。
图15所示为TDC的高级框图，该TDC使用粗略TDC1501和精细TDC1503，如上所述，使用输入脉冲的再循环提供改进的有效分辨率。粗略TDC可以是例如纹波计数器。精细TDC1503包括结合例如图14中描述的积分延迟线与上面描述的再循环延迟线之一。在图15的示例中，粗略TDC提供N个粗略比特，例如24比特，并且精细TDC提供M个比特，例如8个精细比特。
因此，已经描述各个与改善TDC的分辨率有关的方面。这里阐述的本发明的描述是说明性的，并不意图限制如所附权利要求中阐述的本发明的范围。在不脱离所附权利要求中阐述的本发明的范围的情况下，可以基于这里阐述的内容对本文描述的实施例做出其他变型和修改。

Claims (20)

1.一种用于执行时间到数字转换的方法，包括：
接收指示时间信息的输入脉冲；
使用基于至少一个延迟线的延迟线输出信号的反馈信号，在所述至少一
个延迟线中再循环输入脉冲的表示；
至少部分地基于所述至少一个延迟线的所述延迟线输出信号，产生对应于所述输入脉冲的输出脉冲；和
将输出脉冲提供给耦合到延迟线的积分器N次，其中N是大于1的整数。
2.如权利要求1所述的方法，其中在所述至少一个延迟线中再循环所述输入脉冲的表示还包括：
在逻辑电路中将到所述逻辑电路的第一输入信号与所述反馈信号逻辑地组合，以产生延迟线输入信号；和
将所述延迟线输入信号提供给所述延迟线。
3.如权利要求1至2任一项所述的方法，还包括：
根据使能信号选择性地将所述输出脉冲提供给所述积分器N次。
4.如权利要求1至2任一项所述的方法，还包括：
确定所述输入脉冲的极性；和
提供指示所述极性的符号信号。
5.如权利要求1所述的方法，还包括：
检测所述输入脉冲的上升沿并产生上升沿脉冲；
检测所述输入脉冲的下降沿并产生下降沿脉冲；
逻辑地组合基于所述延迟线输出信号的所述反馈信号和至少所述上升沿脉冲，以产生延迟线输入信号；和
将所述延迟线输入信号提供给所述至少一个延迟线的输入。
6.如权利要求5所述的方法，还包括在反馈路径中选择第一延迟路径或第二延迟路径，所述反馈路径耦合在提供所述延迟线输出信号的延迟线的输出和所述至少一个延迟线的输入之间。
7.如权利要求5所述的方法，还包括逻辑地组合基于所述延迟线输出信号的所述反馈信号、所述上升沿脉冲和所述下降沿脉冲，以产生所述延迟线输入信号。
8.如权利要求7所述的方法，还包括将所述延迟线输出信号除以2以产生所述输出脉冲。
9.一种装置，包括：
延迟线；
输入逻辑，其耦合以接收输入脉冲并耦合到所述延迟线的输出，所述输入逻辑将延迟线输入信号提供给所述延迟线；和
积分时间数字转换器，其耦合到所述延迟线以接收N个脉冲输出信号，每个所述脉冲输出信号对应于所述输入脉冲，从而产生所述输入脉冲的数字表示乘以增益N，其中N是大于1的整数。
10.如权利要求9所述的装置，其中所述输入逻辑包括或门，用于将到所述或门的至少一个输入信号以及对应于所述延迟线输出的反馈信号逻辑地组合，以产生所述延迟线输入信号。
11.如权利要求10所述的装置，还包括：
在所述延迟线的输出和所述输入逻辑之间的反馈路径中的第一延迟路径和第二延迟路径；
选择器电路，用于选择所述第一延迟路径或所述第二延迟路径。
12.如权利要求10所述的装置，还包括：
单稳态多谐振荡器，电路耦合到所述延迟线的输出以产生所述反馈信号。
13.如权利要求9所述的装置，还包括：
输出逻辑，耦合到所述延迟线的输出，以根据使能信号提供脉冲输出信号。
14.如权利要求9所述的装置，还包括：
符号逻辑，以确定所述输入脉冲的极性并提供符号指示。
15.如权利要求9所述的装置，其中所述输入逻辑还包括：
上升沿检测器，用于检测所述输入脉冲的上升沿并提供上升沿脉冲；
下降沿检测器，用于检测所述输入脉冲的下降沿并产生下降沿脉冲；和
逻辑电路，用于逻辑地组合基于所述延迟线的输出的反馈信号、所述上升沿脉冲和所述下降沿脉冲，以产生所述延迟线输入信号。
16.如权利要求15所述的装置，还包括除以2电路，用于将所述延迟线的所述输出除以2以产生所述输出脉冲信号。
17.如权利要求16所述的装置，还包括选通电路，用于根据使能信号选择性地传递所述脉冲输出信号N次，从而有效地将所述输入脉冲提供给所述积分时间数字转换器N次。
18.如权利要求9所述的装置，还包括：
第二延迟线；
上升沿检测器，用于检测所述输入脉冲的上升沿并提供上升沿脉冲；
下降沿检测器，用于检测所述输入脉冲的下降沿并产生下降沿脉冲；
第一逻辑电路，用于逻辑地组合所述延迟线的输出和所述上升沿脉冲以产生所述延迟线输入信号；
第二逻辑电路，用于逻辑地组合所述第二延迟线的输出和所述下降沿脉冲以产生所述第二延迟线输入信号；和
逻辑电路，用于组合所述延迟线的输出和所述第二延迟线的输出，以产生提供给所述积分时间数字转换器的所述脉冲输出信号。
19.一种装置，包括：
延迟线，提供延迟线输出信号；
上升沿检测器，用于检测输入脉冲的上升沿并提供上升沿脉冲；
下降沿检测器，用于检测所述输入脉冲的下降沿并产生下降沿脉冲；
第一逻辑电路，用于逻辑地组合所述上升沿脉冲、所述下降沿脉冲和基于所述延迟线输出信号的反馈信号；和
第二逻辑电路，被耦合以基于所述延迟线输出信号接收使能信号和输出脉冲，并且当所述使能信号生效时传递所述输出脉冲。
20.如权利要求19所述的装置，还包括：
除以2电路，用于接收所述延迟线输出信号，并将所述输出脉冲提供给所述第二逻辑电路。
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