KR20230080607A - 센서 신호의 디지털 변환 장치 및 그 변환 방법 - Google Patents

센서 신호의 디지털 변환 장치 및 그 변환 방법 Download PDF

Info

Publication number
KR20230080607A
KR20230080607A KR1020210167949A KR20210167949A KR20230080607A KR 20230080607 A KR20230080607 A KR 20230080607A KR 1020210167949 A KR1020210167949 A KR 1020210167949A KR 20210167949 A KR20210167949 A KR 20210167949A KR 20230080607 A KR20230080607 A KR 20230080607A
Authority
KR
South Korea
Prior art keywords
signal
delay
value
time
clock signal
Prior art date
Application number
KR1020210167949A
Other languages
English (en)
Other versions
KR102677429B1 (ko
Inventor
김제국
권경수
고채동
이석정
Original Assignee
주식회사 에스앤에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에스앤에이 filed Critical 주식회사 에스앤에이
Priority to KR1020210167949A priority Critical patent/KR102677429B1/ko
Priority claimed from KR1020210167949A external-priority patent/KR102677429B1/ko
Publication of KR20230080607A publication Critical patent/KR20230080607A/ko
Application granted granted Critical
Publication of KR102677429B1 publication Critical patent/KR102677429B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

적어도 하나의 센서로부터 입력된 스타트 신호와 스톱 신호 사이의 시간 차이를 디지털 값으로 변환하는 디지털 변환 장치는, 입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 클럭 신호 생성부; 상기 스타트 신호 및 상기 스톱 신호를 입력받아, 상기 스타트 신호와 상기 스톱 신호 사이의 시간 차이인 제 1 시간 차이 신호를 생성하는 시간 차이 생성부; 제 1 오실레이터의 출력 및 상기 제 1 클럭 신호를 입력받아, 상기 제 1 오실레이터의 출력과 상기 제 1 클럭 신호 사이의 오차에 따른 상기 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성하는 보정 신호 생성부; 및 상기 보정 신호 및 상기 제 1 시간 차이 신호를 입력받아, 상기 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성하는, 보정 시간 차이 생성부;를 포함한다.

Description

센서 신호의 디지털 변환 장치 및 그 변환 방법{DIGITAL CONVERTING APPARATUS OF SENSOR SIGNAL AND CONVERTING METHOD THEREFOR}
본 발명은 센서 신호의 디지털 변환 장치 및 그 변환 방법에 관한 것이다.
센서 신호의 디지털 변환 장치는, 적어도 하나의 센서로부터 입력된 2개의 입력 신호인 스타트 신호와 스톱 신호 사이의 시간 차이를 측정하는 장치로서, 센서를 이용하여 거리, 압력과 같은 측정에 사용된다.
그런데, 센서 신호의 디지털 변환 장치가 반도체 칩으로 집적될 경우, 제조 공정, 사용 온도 및 전압 등에 대해서도 강인하게 대응할 필요가 있다. 또한, 센서 신호의 디지털 변환 장치는, 다양한 용도의 측정을 위해 25ps 정도의 정밀도로 시간 측정이 필요하다. 즉, 다양한 용도의 측정을 위해 센서 신호의 디지털 변환 장치는 고분해능으로 시간 차이를 출력할 필요가 있다.
국내등록특허 제10-2204827-0000호 : 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기(2021.01.13. 등록).
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 반도체 칩으로 집적 시 제조 공정, 사용 온도 및 전압 등에 대해서도 강인하게 대응할 수 있고, 고분해능으로 스타트 신호와 스톱 신호 사이의 시간 차이를 출력할 수 있는 센서 신호의 디지털 변환 장치 및 그 변환 방법을 제공하는 것에 그 목적이 있다.
적어도 하나의 센서로부터 입력된 스타트 신호와 스톱 신호 사이의 시간 차이를 디지털 값으로 변환하는 디지털 변환 장치는, 입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 클럭 신호 생성부; 상기 스타트 신호 및 상기 스톱 신호를 입력받아, 상기 스타트 신호와 상기 스톱 신호 사이의 시간 차이인 제 1 시간 차이 신호를 생성하는 시간 차이 생성부; 제 1 오실레이터의 출력 및 상기 제 1 클럭 신호를 입력받아, 상기 제 1 오실레이터의 출력과 상기 제 1 클럭 신호 사이의 오차에 따른, 상기 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성하는 보정 신호 생성부; 및 상기 보정 신호 및 상기 제 1 시간 차이 신호를 입력받아, 상기 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성하는, 보정 시간 차이 생성부;를 포함한다.
구체적으로, 상기 보정 신호는, 상기 보정 신호의 제 1 부분인 제 1 보정 신호와 상기 보정 신호의 제 2 부분인 제 2 보정 신호를 포함한다. 아울러, 상기 보정 시간 차이 생성부는, 상기 제 1 시간 차이 신호에 상기 제 1 보정 신호를 곱한 값;과 상기 제 1 시간 차이 신호에 상기 제 2 보정 신호를 더한 값;을 합산하여, 상기 제 2 시간 차이 신호를 생성하는 것이 바람직하다.
또한, 상기 보정 신호 생성부는, 상기 제 1 오실레이터의 출력을 분주하는 제 5 분주기; 상기 제 1 클럭 신호를 클럭 신호로 입력받아, 상기 제 5 분주기의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운터; 및 미리 설정된 제 2 값과 상기 제 2 카운팅값의 비율을 이용하여 상기 보정 신호를 산출하는, 보정 신호 산출기;를 포함하여 구성될 수 있다.
아울러, 상기 디지털 변환 장치는, 상기 제 1 클럭 신호 및 상기 제 1 클럭 신호를 반전한 신호를 이용하여, 상기 제 1 클럭 신호의 주기 또는 상기 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값을 산출하는, 기준 시간값 산출부;를 더 포함하여 구성될 수 있다.
구체적으로, 상기 기준 시간값 산출부는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 포함하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호가 활성화된 후, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 L개의 지연 셀 중 상기 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출하는 제 1-1 시간값 산출기; 또는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 포함하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호의 반전 신호가 활성화된 후, 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출하는 제 1-2 시간값 산출기; 중 적어도 하나를 포함하되, 상기 L은 5 이상의 자연수인 것을 특징으로 한다.
아울러, 상기 기준 시간값 산출부는, 상기 제 1-1 시간값 및 상기 제 1-2 시간값을 이용하여, 상기 제 1 시간값을 산출하는 제 1 시간값 산출기;를 더 포함하는 것이 바람직하다.
또한, 상기 디지털 변환 장치는, 상기 스타트 신호와 상기 스톱 신호 사이를, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출하는 제 1 스타트-스톱값 생성부;를 더 포함한다. 구체적으로 상기 제 1 스타트-스톱값은, 상기 스타트 신호가 입력된 이후의 제 1 에지로부터 상기 스톱 신호가 입력되기 이전의 제 2 에지까지의 시간이다. 아울러, 상기 제 1 에지는, 상기 스타트 신호가 입력된 이후 처음으로 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다. 또한, 상기 제 2 에지는, 상기 스톱 신호가 입력되기 직전에 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다.
아울러, 상기 디지털 변환 장치는, 상기 스타트 신호가 입력된 이후로부터 상기 제 1 에지 이전까지의 제 2-1 시간값 및 상기 제 2 에지로부터 상기 스톱 신호까지의 제 2-2 시간값을 산출하고, 상기 제 2-1 시간값 및 상기 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출하는 제 2 스타트-스톱값 생성부;를 더 포함하여 구성될 수 있다.
구체적으로, 상기 제 2 스타트-스톱값 생성부는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스타트 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 상기 제 2-1 시간값을 산출하는 제 2-1 시간값 산출기; 및 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스톱 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출하는 제 2-2 예비 시간값 산출기; 및 상기 제 1 시간값으로부터 상기 제 2-2 예비 시간값을 감산하여, 상기 제 2-2 시간값을 산출하는 제 2-2 시간값 산출기;를 포함하되, 상기 S는 5 이상의 자연수인 것이 바람직하다.
아울러, 상기 디지털 변환 장치는, 상기 제 2 스타트-스톱값과 상기 제 1 시간값에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출하는, 정규화부;를 더 포함하되,상기 시간 차이 생성부는, 상기 제 1 스타트-스톱값 및 상기 제 2 스타트-스톱 정규화값을 입력받아, 상기 제 1 시간 차이 신호를 생성한다.
또한, 상기 클럭 신호 생성부는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 1 지연기; 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 2 지연기; 상기 제 1 지연기의 출력을 데이터 신호로 입력받고, 상기 제 2 지연기의 출력을 클럭 신호로 입력받는 제 1 플립 플롭; 및 상기 오실레이터 신호를 클럭 신호로 입력받고, 상기 제 1 플립 플롭의 출력을 데이터 신호로 입력받아 카운팅하는 제 1 카운터;를 포함하여 구성된다. 구체적으로, 상기 제 1 카운터의 출력이 상기 제 2 지연기의 제어 신호로 입력되고, 상기 제 2 지연기의 제어 신호에 의해 상기 제 2 지연기에 포함된 P개의 지연 셀 각각의 지연 시간이 설정된다. 여기서 상기 P는 3 이상의 자연수인 것이 바람직하다.
또한, 상기 제 1 지연기에 포함된 상기 P개의 지연 셀 각각의 지연 시간은,제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함한다. 아울러, 상기 P개의 지연 셀 각각의 상기 제 1-1 지연 시간은, 모두 동일한 값을 갖는다. 또한, 상기 P개의 지연 셀 각각의 상기 제 1-2 지연 시간은, '0' 또는 상기 P개의 지연 셀 각각의 고유값을 갖도록 상기 제 1 지연기로 입력되는 제어 신호에 의해 설정될 수 있다.
바람직하게는, 상기 P개의 지연 셀 각각의 고유값은, 해당 지연 셀의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가하는 것을 특징으로 한다.
또한, 상기 클럭 신호 생성부는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 제 1 플립 플롭의 출력을 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 3 지연기; 및 상기 제 1 플립 플롭의 출력과 상기 제 3 지연기의 출력을 이용하여, 제 1-1 클럭 신호를 생성하는 제 1-1 클럭 신호 생성기;를 더 포함하고, 상기 제 1 카운터의 출력을 N으로 나눈 신호에 의해, 상기 제 3 지연기에 포함된 P개의 지연 셀 각각의 지연 시간이 설정될 수 있다. 여기서, 상기 N은 2 이상의 자연수인 것이 바람직하다.
적어도 하나의 센서로부터 입력된 스타트 신호와 스톱 신호 사이의 시간 차이를 디지털 값으로 변환하는 디지털 변환 방법은, 입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 클럭 신호 생성 단계; 상기 스타트 신호 및 상기 스톱 신호를 입력받아, 상기 스타트 신호와 상기 스톱 신호 사이의 시간 차이인 제 1 시간 차이 신호를 생성하는 시간 차이 생성 단계; 제 1 오실레이터의 출력 및 상기 제 1 클럭 신호를 입력받아, 상기 제 1 오실레이터의 출력과 상기 제 1 클럭 신호 사이의 오차에 따른, 상기 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성하는 보정 신호 생성 단계; 및 상기 보정 신호 및 상기 제 1 시간 차이 신호를 입력받아, 상기 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성하는, 보정 시간 차이 생성 단계;를 포함한다.
구체적으로, 상기 보정 신호는, 상기 보정 신호의 제 1 부분인 제 1 보정 신호와 상기 보정 신호의 제 2 부분인 제 2 보정 신호를 포함하되, 상기 보정 시간 차이 생성 단계는, 상기 제 1 시간 차이 신호에 상기 제 1 보정 신호를 곱한 값;과 상기 제 1 시간 차이 신호에 상기 제 2 보정 신호를 더한 값;을 합산하여, 상기 제 2 시간 차이 신호를 생성하는 것이 바람직하다.
아울러, 상기 보정 신호 생성 단계는, 상기 제 1 오실레이터의 출력을 분주하는 제 5 분주 단계; 상기 제 1 클럭 신호를 클럭 신호로 입력받아, 상기 제 5 분주 단계의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운팅 단계; 및 미리 설정된 제 2 값과 상기 제 2 카운팅값의 비율을 이용하여 상기 보정 신호를 산출하는 보정 신호 산출 단계;를 포함한다.
또한, 상기 디지털 변환 방법은, 상기 제 1 클럭 신호 및 상기 제 1 클럭 신호를 반전한 신호를 이용하여, 상기 제 1 클럭 신호의 주기 또는 상기 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값을 산출하는, 기준 시간값 산출 단계;를 더 포함하는 것이 바람직하다.
구체적으로, 상기 기준 시간값 산출 단계는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 이용하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호가 활성화된 후, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 L개의 지연 셀 중 상기 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출하는 제 1-1 시간값 산출 단계; 또는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 이용하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호의 반전 신호가 활성화된 후, 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출하는 제 1-2 시간값 산출 단계; 중 적어도 하나를 포함하되, 상기 L은 5 이상의 자연수인 것을 특징으로 한다. 아울러, 상기 기준 시간값 산출 단계는, 상기 제 1-1 시간값 및 상기 제 1-2 시간값을 이용하여, 상기 제 1 시간값을 산출하는 제 1 시간값 산출 단계;를 더 포함하는 것이 바람직하다.
또한, 상기 디지털 변환 방법은, 상기 스타트 신호와 상기 스톱 신호 사이를, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출하는 제 1 스타트-스톱값 생성 단계;를 더 포함할 수 있다. 여기서, 상기 제 1 에지는, 상기 스타트 신호가 입력된 이후 처음으로 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다. 아울러, 상기 제 2 에지는, 상기 스톱 신호가 입력되기 직전에 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다.
또한, 상기 디지털 변환 방법은, 상기 스타트 신호가 입력된 이후로부터 상기 제 1 에지 이전까지의 제 2-1 시간값 및 상기 제 2 에지로부터 상기 스톱 신호까지의 제 2-2 시간값을 산출하고, 상기 제 2-1 시간값 및 상기 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출하는 제 2 스타트-스톱값 생성 단계;를 더 포함하는 것이 바람직하다.
구체적으로, 상기 제 2 스타트-스톱값 생성 단계는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스타트 신호가 활성화된 후 상기 제 1 에지까지 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 상기 제 2-1 시간값을 산출하는 제 2-1 시간값 산출 단계; 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스톱 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출하는 제 2-2 예비 시간값 산출 단계; 및 상기 제 1 시간값으로부터 상기 제 2-2 예비 시간값을 감산하여, 상기 제 2-2 시간값을 산출하는 제 2-2 시간값 산출 단계;를 포함하되, 상기 S는 5 이상의 자연수이다.
아울러, 상기 디지털 변환 방법은, 상기 제 2 스타트-스톱값과 상기 제 1 시간값에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출하는, 정규화 단계;를 더 포함하되, 상기 시간 차이 생성 단계는, 상기 제 1 스타트-스톱값 및 상기 제 2 스타트-스톱 정규화값을 입력받아, 상기 제 1 시간 차이 신호를 생성한다.
구체적으로, 상기 클럭 신호 생성 단계는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하되, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 1 지연 단계; 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하되, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 2 지연 단계; 제 1 플립 플롭을 이용하되, 상기 제 1 플립 플롭의 데이터 신호로 상기 제 1 지연 단계의 출력을 입력받고, 상기 제 1 플립 플롭의 클럭 신호로 제 2 지연 단계의 출력을 입력받아, 출력하는 플립 플롭 단계; 상기 오실레이터 신호를 클럭 신호로 입력받고, 상기 제 1 플립 플롭의 출력을 데이터 신호로 입력받아 카운팅하는 제 1 카운팅 단계; 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하고, 상기 제 1 플립 플롭의 출력을 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 3 지연 단계; 및 상기 제 1 플립 플롭의 출력과 상기 제 3 지연 단계의 출력을 이용하여, 제 1-1 클럭 신호를 생성하는 제 1-1 클럭 신호 생성 단계;를 포함한다. 아울러, 상기 제 1 카운팅 단계의 출력이 상기 제 2 지연 단계의 제어 신호로 입력되고, 상기 제 2 지연 단계의 제어 신호에 의해, 상기 제 2 지연 단계에 이용되는 P개의 지연 셀 각각의 지연 시간이 설정되고,상기 P는 3 이상의 자연수이다. 또한, 상기 제 1 지연 단계에 이용되는 상기 P개의 지연 셀 각각의 지연 시간은,제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함한다.
바람직하게는, 상기 P개의 지연 셀 각각의 상기 제 1-1 지연 시간은, 모두 동일한 값을 갖고, 상기 제 1 지연 단계에서는 상기 제 1 지연 단계의 제어 신호를 입력받고, 상기 제 1 지연 단계의 제어 신호에 의해 상기 P개의 지연 셀 각각의 상기 제 1-2 지연 시간을, '0' 또는 상기 P개의 지연 셀 각각의 고유값을 갖도록 설정할 수 있다.
또한, 상기 P개의 지연 셀 각각의 고유값은, 해당 지연 셀의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가하는 것이 바람직하다.
아울러, 상기 제 3 지연 단계에서는, 상기 제 1 카운팅 단계의 출력을 N으로 나눈 신호를 상기 제 3 지연 단계의 제어 신호로 입력받고, 상기 제 3 지연 단계의 제어 신호에 의해 상기 제 3 지연 단계에 포함된 P개의 지연 셀 각각의 지연 시간이 설정되고, 상기 N은 2 이상의 자연수인 것을 특징으로 한다.
센서 신호의 디지털 변환 장치 및 그 변환 방법에 따르면, 반도체 칩으로 집적 시 제조 공정, 사용 온도 및 전압 등에 대해서도 강인하게 대응할 수 있고, 고분해능으로 스타트 신호와 스톱 신호 사이의 시간 차이를 출력할 수 있다.
도 1은 일실시예에 따른 센서 신호의 디지털 변환 장치의 구성도.
도 2는 클럭 신호 생성부의 구성도.
도 3은 일실시예에 따른 제 1 지연기의 구성도.
도 4는 일실시예에 따른 보정 신호 생성부의 구성도.
도 5는 일실시예에 따른 기준 시간값 산출부의 구성도.
도 6은 일실시예에 따른 제 1-1 시간값 산출기의 구성도.
도 7은 일실시예에 따른 제 1 스타트-스톱값 생성부의 구성도.
도 8은 일실시예에 따른 제 2 스타트-스톱값 생성부의 구성도.
도 9는 제 1 스타트-스톱값 생성부와 제 2 스타트-스톱값 생성부의 출력 타이밍도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 센서 신호의 디지털 변환 장치 및 그 변환 방법에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
먼저, 도 1은 일실시예에 따른 센서 신호의 디지털 변환 장치(100)의 구성도를 나타낸다.
센서 신호의 디지털 변환 장치(100)는, 적어도 하나의 센서로부터 입력된 2개의 입력 신호인 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이의 시간 차이를 측정하는 장치이다. 즉, 센서 신호의 디지털 변환 장치(100)는, 적어도 하나의 센서로부터 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop))를 입력받아, 그 시간 차이를 디지털 신호로서 변환하는 장치이다.
일실시예에 따른 센서 신호의 디지털 변환 장치(100)의 각 구성은, 회로, 프로세서, 그리고 회로 및 프로세서의 조합 중 하나에 의해 구현될 수 있다. 아울러, 일실시예에 따른 센서 신호의 디지털 변환 장치(100)는 하나의 반도체 칩의 형태로 구현될 수 있다.
도 1로부터 알 수 있는 바와 같이 일실시예에 따른 센서 신호의 디지털 변환 장치(100)는, 클럭 신호 생성부(10), 보정 신호 생성부(20), 기준 시간값 산출부(30), 제 1 스타트-스톱값 생성부(40), 제 2 스타트-스톱값 생성부(50), 정규화부(60), 시간 차이 생성부(70) 및 보정 시간 차이 생성부(80)를 포함하여 구성된다.
도 2는 클럭 신호 생성부(10)의 구성도를 나타낸다.
클럭 신호 생성부(10)는 입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 역할을 한다.
도 2로부터 알 수 있는 바와 같이, 클럭 신호 생성부(10)는 먹스(M)를 통해, 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 2 오실레이터의 출력(Sig(OSC2)) 중 하나를 오실레이터 신호로서 입력받는다.
제 1 오실레이터는 센서 신호의 디지털 변환 장치(100)가 집적된 반도체 외부의 크리스탈 오실레이터를 예로 들 수 있고, 제 2 오실레이터는 센서 신호의 디지털 변환 장치(100)와 동일한 반도체 칩 내부에 구현된 링 오실레이터를 예로 들 수 있다. 즉, 제 1 오실레이터는 반도체 칩의 제조 공정에 의한 영향을 받지 않지만, 제 2 오실레이터는 반도체 칩의 제조 공정에 따른 영향을 받는다.
구체적으로, 클럭 신호 생성부(10)는, 제 1 내지 제 6 지연기(11a, 11b, 11c, 11d, 11e, 11f), 제 1 플립 플롭(12), 제 1 카운터(13), 제 1-1 내지 제 1-4 클럭 신호 생성기(14a, 14b, 14c, 14d) 및 제 1 내지 제 4 분주기(15a, 15b, 15c, 15d)를 포함하여 구성된다.
도 3은 일실시예에 따른 제 1 지연기(11a)의 구성도를 나타낸다.
제 1 지연기(11a)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 포함한다. 아울러 먹스(M)로부터 출력된, 오실레이터 신호인 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 2 오실레이터의 출력(Sig(OSC2)) 중 하나를 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 입력받는다. 여기서, P는 3 이상의 자연수이다.
제 1 지연기(11a)에 포함된 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간은, 제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함한다. 즉, P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 제 1-1 지연 시간은, 모두 동일한 값을 갖는다. 예를 들면, 제 1-1 지연 시간은, 하나의 게이트에 의한 지연 시간을 예로 들 수 있다.
아울러, P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 제 1-2 지연 시간은, '0' 또는 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 고유값을 갖도록 제 1 지연기(11a)로 입력되는 제어 신호(Sig(I))에 의해 설정될 수 있다. P는, 3 이상의 자연수이다.
예를 들면, P가 3이고, 제 1 지연기(11a)로 입력되는 제어 신호(Sig(I))가 '101'이면 첫번째 지연 셀(D11_1)과 세번째 지연셀의 제 1-2 지연 시간은 고유값을 갖고, 두번째 지연 셀(D11_2)의 제 1-2 지연 시간은 '0'이 된다.
P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 고유값은, 해당 지연 셀(D11_1, D11_2, …, D11_P)의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가한다. 예를 들면 P가 3인 경우, 지연 셀(D11_1, D11_2, …, D11_P)의 순서에 따라 고유값은, 50ps, 100ps, 200ps과 같이, 이전 지연 셀(D11_1, D11_2, …, D11_P)의 2배의 지연 시간을 가지도록 설계될 수 있다. 아울러, P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 고유값은, 제 1-1 지연 시간에 비해 상당히 큰 것이 바람직하다. 지연 셀(D11_1, D11_2, …, D11_P)의 순서에 따라 고유값이,이전 지연 셀(D11_1, D11_2, …, D11_P)의 2배의 지연 시간을 가지도록 설계하는 것에 의해, 각 지연 셀(D11_1, D11_2, …, D11_P)의 위치가 일종의 이진수의 자리값에 대응하게 된다. 이러한 지연 셀(D11_1, D11_2, …, D11_P)의 특징에 따라 제 2 지연기(11b)의 출력이 제 1 지연기(11a)의 출력을 반전한 값을 가질 수 있도록 설정이 가능한 것이다.
아울러, P개의 지연 셀(D11_1, D11_2, …, D11_P) 모두가 고유값을 갖도록 제 1 지연기(11a)로 입력되는 제어 신호(Sig(I))에 의해 설정된 경우, P개의 지연 셀(D11_1, D11_2, …, D11_P) 전체의 고유값의 합은 제 1 지연기(11a) 출력의 반주기 보다 작고, 제 1-1 클럭 신호 생성기(14a)의 출력의 반주기 보다 큰 것이 바람직하다. 이러한 고유값의 설정에 의해 센서 신호의 디지털 변환 장치(100)가 반도체 칩에 집적되어 구현될 경우, 해당 반도체 제조 공정의 온도, 센서 신호의 디지털 변환 장치(100)의 사용 온도 및 전압에 강인하게 대응할 수 있다.
참고로, 제 2 지연기(11b) 내지 제 6 지연기(11f)에 포함된 P개의 지연 셀(D11_1, D11_2, …, D11_P)의 특징은, 제 1 지연기(11a)의 P개의 지연 셀(D11_1, D11_2, …, D11_P)과 동일하다. 즉, 제 1 지연기(11a) 내지 제 6 지연기(11f)는 동일한 구성을 갖는다.
구체적으로 제 2 지연기(11b)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 포함하고, 오실레이터 신호를 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 입력받는다.
제 1 플립 플롭(12)은, 제 1 지연기(11a)의 출력을 데이터 신호로 입력받고, 제 2 지연기11b)의 출력을 클럭 신호로 입력받는다.
제 1 카운터(13)는, 오실레이터 신호를 클럭 신호로 입력받고, 제 1 플립 플롭(12)의 출력을 데이터 신호로 입력받아 카운팅한다. 아울러, 제 1 카운터(13)의 출력이 제 2 지연기(11b)의 제어 신호로 입력되고, 제 2 지연기(11b)의 제어 신호에 의해 제 2 지연기(11b)에 포함된 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간이 설정된다. 참고로, 제 1 카운터(13)의 피드백 효과에 의해, 제 2 지연기(11b)는 제 1 지연기(11a)의 출력을 반전하여 출력하게 된다.
제 3 지연기(11c)는 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 포함한다. 또한, 제 3 지연기(11c)는, 제 1 분주기(15a)에 의해 제 1 카운터(13)의 출력을 N으로 나눈 신호를 제어 신호로 입력받고, 제 3 지연기(11c)의 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 제 1 플립 플롭(12)의 출력을 입력받는다. 아울러, 제 3 지연기(11c)의 제어 신호에 의해, 제 3 지연기(11c)에 포함된 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간이 설정된다. 또한, N은 2 이상의 자연수이다. 다만, N은 2인 것이 바람직하다.
제 1-1 클럭 신호 생성기(14a)는, 제 1 플립 플롭(12)의 출력과 제 3 지연기(11c)의 출력을 이용하여, 제 1-1 클럭 신호를 생성한다. 제 1-1 내지 제 1-4 클럭 신호 생성기(14a, 14b, 14c, 14d)는, 2개의 입력의 배타적 논리합을 산출하여 출력한다. 이에 따라, N이 2인 경우 제 1-1 클럭 신호는, 제 1 지연기(11a)의 출력 주파수보다 2배 빠르고, 제 1 지연기(11a)의 출력의 1/4 주기 만큼 시프트한 신호로서 출력된다.
이러한 과정을 거쳐서, 제 1-4 클럭 신호 생성기(14d)는, 제 1 플립 플롭(12)의 출력을 25배한 주파수의 제 1-4 클럭 신호를 출력하게 된다. 아울러, 제 1-4 클럭 신호가 다른 블록에서 제 1 클럭 신호로서 사용되게 된다.
제 4 지연기(11d) 내지 제 6 지연기(11f)도, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 포함한다. 다만, 제 4 지연기(11d)는 그 제어 신호로 제 2 분주기(15b)에 의해 제 1 분주기(15a)의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-1 클럭 신호 생성기(14a)의 출력을 입력받는다. 아울러, 제 5 지연기(11e)는 그 제어 신호로 제 3 분주기(15c)에 의해 제 2 분주기(15b)의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-2 클럭 신호 생성기(14b)의 출력을 입력받는다. 또한, 제 6 지연기(11f)는 그 제어 신호로 제 4 분주기(15d)에 의해 제 3 분주기(15c)의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-3 클럭 신호 생성기(14c)의 출력을 입력받는다.
도 4는 일실시예에 따른 보정 신호 생성부(20)의 구성도를 나타낸다.
보정 신호 생성부(20)는, 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 1 클럭 신호를 입력받아, 제 1 오실레이터의 출력(Sig(OSC1))과 제 1 클럭 신호 사이의 오차에 따른, 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성한다.
보정 신호 생성부(20)는, 제 1 오실레이터의 출력(Sig(OSC1))을 분주하는 제 5 분주기(21); 제 1 클럭 신호를 클럭 신호로 입력받아, 제 5 분주기(21)의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운터(22); 및 미리 설정된 제 2 값(V(2))과 제 2 카운팅값의 비율을 이용하여 보정 신호를 산출하는, 보정 신호 산출기(23);를 포함한다.
구체적으로, 보정 신호는, 제 1 부분인 제 1 보정 신호(C1)와 제 2 부분인 제 2 보정 신호(C2)를 포함한다. 즉, 제 1 부분은 보정 신호의 실수 부분이고, 제 2 부분은 보정 신호의 정수 부분이다.
만약 제 1 클럭 신호가 제 1 오실레이터의 출력(Sig(OSC1))으로부터 생성된 신호라면, 미리 설정된 제 2 값(V(2))과 제 2 카운팅값의 비율이 '1'이 되어, 제 1 부분은 '0'이고 제 2 부분은 '1'이 된다.
만약 제 1 클럭 신호가 제 2 오실레이터의 출력(Sig(OSC2))으로부터 생성된 신호라면, 제 2 오실레이터는 반도체 칩 내부에 집적되므로, 공정 등의 영향을 받는다. 그런데, 기준 오실레이터에 해당하는 제 1 오실레이터의 출력(Sig(OSC1))을 이용하여 제 2 오실레이터의 출력(Sig(OSC2))의 오차를 보정하기 위한 보정 신호를 생성하여, 이를 보정에 사용하는 것이다.
만약 제 2 오실레이터의 출력(Sig(OSC2)) 주파수가 제 1 오실레이터의 출력(Sig(OSC1)) 주파수보다 느리면, 미리 설정된 제 2 값(V(2))과 제 2 카운팅값의 비율이 '1' 보다 큰 값이 될 것이다. 예를 들면 보정 신호는 '1.05'가 되어, 제 1 부분은 '0.05'가 되고, 제 2 부분은 '1'이 된다.
도 5는 일실시예에 따른 기준 시간값 산출부(30)의 구성도를 나타낸다.
기준 시간값 산출부(30)는, 제 1 클럭 신호 및 제 1 클럭 신호를 반전한 신호를 이용하여, 제 1 클럭 신호의 주기 또는 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값(Sig(Tref1))을 산출한다.
기준 시간값 산출부(30)는, 제 1-1 시간값 산출기(31), 제 1-2 시간값 산출기(32) 및 제 1 시간값 산출기(33)를 포함한다.
도 6은 일실시예에 따른 제 1-1 시간값 산출기(31)의 구성도를 나타낸다.
제 1-1 시간값 산출기(31)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀(D31_1, D31_2, …, D31_L)을 포함한다. 아울러, L개의 지연 셀(D31_1, D31_2, …, D31_L)의 지연 시간은 모두 동일한 것이 바람직하다. L은 5 이상의 자연수이다.
또한, 제 1-1 시간값 산출기(31)는, L개의 지연 셀(D31_1, D31_2, …, D31_L) 중 가장 앞단의 지연 셀(D31_1)의 데이터 신호인 제 1 클럭 신호가 활성화된 후, 제 1 클럭 신호의 반전 신호의 라이징 에지(Riging Edge) 또는 폴링 에지(Falling Edge) 중 하나의 지점에서 L개의 지연 셀(D31_1, D31_2, …, D31_L) 중 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출한다. 이를 위해 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점을 래칭하여, 각 지연 셀들(D31_1, D31_2, …, D31_L)의 출력값을 입력받아 합산하는 래치 및 가산기(311)가 제 1-1 시간값 산출기(31)에 구비될 필요가 있다.
예를 들면, L을 5라고 하자. 제 1 클럭 신호가 로우 상태로부터 하이 상태가 된 후, 제 1 클럭 신호의 반전 신호의 라이징 에지의 지점에서 L개의 지연 셀(D31_1, D31_2, …, D31_L) 중 제 1 클럭 신호가 전송된 셀의 개수가 3개라면, 래치 및 가산기(311)의 입력은 '11100'가 되고, 각 셀(D31_1, D31_2, …, D31_L)의 지연 시간이 50ps이라고 하면, 제 1 클럭 신호의 반주기에 대응하는 제 1-1 시간값은 150ps이 된다.
제 1-2 시간값 산출기(32)도 제 1-1 시간값 산출기(31)와 동일한 구조를 지닌다. 즉, 제 1-2 시간값 산출기(32)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 포함한다. 아울러, 제 1-2 시간값 산출기(32)는 L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 제 1 클럭 신호의 반전 신호가 활성화된 후, 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출한다.
제 1 시간값 산출기(33)는, 제 1-1 시간값 및 제 1-2 시간값을 이용하여, 제 1 시간값(Sig(Tref1))을 산출한다. 예를 들면, 제 1 시간값(Sig(Tref1))은 제 1-1 시간값과 제 1-2 시간값의 평균값으로 산출될 수 있다. 이렇게 제 1 시간값(Sig(Tref1))을 제 1-1 시간값과 제 1-2 시간값의 평균값으로 산출하는 것에 의해 제 1 클럭 신호의 반주기 또는 주기는 보다 정확하게 측정될 수 있다.
도 7 내지 도 9는 각각, 일실시예에 따른 제 1 스타트-스톱값 생성부(40)의 구성도, 일실시예에 따른 제 2 스타트-스톱값 생성부(50)의 구성도 및 제 1 스타트-스톱값 생성부(40)와 제 2 스타트-스톱값 생성부(50)의 출력 타이밍도를 나타낸다.
도 7 내지 도 9에 의해 제 1 스타트-스톱값 생성부(40) 및 제 2 스타트-스톱값 생성부(50)에 대해 설명하기로 한다.
제 1 스타트-스톱값 생성부(40)는, 적어도 하나의 센서로부터 입력된 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출한다. 제 1 스타트-스톱값은, 스타트 신호(Sig(Start))가 입력된 이후의 제 1 에지로부터 스톱 신호(Sig(Stop))가 입력되기 이전의 제 2 에지까지의 시간이다. 제 1 에지 및 제 2 에지는 각각, 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다. 구체적으로 제 1 에지는 스타트 신호(Sig(Start))가 입력된 이후 처음으로 출력되는 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이고, 제 2 에지는 스톱 신호(Sig(Stop))가 입력되기 직전에 출력되는 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다. 즉, 제 1 에지는 스타트 신호(Sig(Start))가 입력된 이후 처음으로 출력되는 에지이고, 제 2 에지는 스톱 신호(Sig(Stop))가 입력되기 직전에 출력되는 에지이다.
제 1 스타트-스톱값 생성부(40)는, 제 1-1 스타트-스톱값 카운터(41), 제 1-2 스타트-스톱값 카운터(42) 및 제 1 스터트-스톱값 산출기(43)를 포함하여 구성된다.
제 1-1 스타트-스톱값 카운터(41)는, 제 1 클럭 신호를 이용하여 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를 카운팅하여, 제 1-1 스타트 스톱값을 산출한다. 제 1-2 스타트-스톱값 카운터(42)는, 제 1 클럭 신호의 반전 신호를 이용하여 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를 카운팅하여, 제 1-2 스타트 스톱값을 산출한다. 제 1 스터트-스톱값 산출기(43)는, 제 1-1 스타트 스톱값과 제 1-2 스타트 스톱값을 합산하되, 제 1-1 스타트 스톱값과 제 1-2 스타트 스톱값이 중복되는 구간은 1회만 포함시켜, 제 1 스터트-스톱값을 산출한다.
제 2 스타트-스톱값 생성부(50)는, 스타트 신호(Sig(Start))가 입력된 이후로부터 제 1 에지 이전까지의 제 2-1 시간값 및 제 2 에지로부터 스톱 신호(Sig(Stop))까지의 제 2-2 시간값을 산출하고, 제 2-1 시간값 및 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출한다.
제 2 스타트-스톱값 생성부(50)는, 제 2-1 시간값 산출기(51), 제 2-2 예비 시간값 산출기(52), 제 2-2 시간값 산출기(53) 및 제 2 스타트-스톱값 산출기(54)를 포함한다. 아울러, 제 2-1 시간값 산출기(51) 및 제 2-2 예비 시간값 산출기(52)는, 상술한 제 1-1 시간값 산출기(31)와 유사한 구조를 갖는다.
구체적으로, 제 2-1 시간값 산출기(51)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함한다. 제 2-1 시간값 산출기(51)의 S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 스타트 신호(Sig(Start))가 활성화된 후, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-1 시간값을 산출한다. 즉, 제 2-1 시간값 산출기(51)는, 제 2-1 시간값 산출기(51)의 S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 스타트 신호(Sig(Start))가 활성화된 후 제 1 에지까지의 시간을 산출한다. 이때 S는 5 이상의 자연수이고, 제 2-1 시간값 산출기(51)에 포함된 S개의 지연 셀은 모두 동일한 지연 시간을 갖는다.
제 2-2 예비 시간값 산출기(52)는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함한다. 제 2-2 예비 시간값 산출기(52)의 S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 스톱 신호(Sig(Stop))가 활성화된 후, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출한다. 제 2-2 예비 시간값 산출기(52)에 포함된 S개의 지연 셀도 모두 동일한 지연 시간을 갖는다.
제 2-2 시간값 산출기(53)는 제 1 시간값(Sig(Tref1))으로부터 제 2-2 예비 시간값을 감산하여, 제 2-2 시간값을 산출한다.
아울러, 제 2 스타트-스톱값 산출기(54)는, 제 2-1 시간값과 제 2-2 시간값을 합산하여, 제 2 스타트-스톱값을 산출한다.
제 2 스타트-스톱값 생성부(50)에 의한 전체 제 1 시간 차이 신호 중 미세 부분인 제 2 스타트-스톱값을 산출할 수 있어, 센서 신호의 디지털 변환 장치(100)는 고분해능으로 스타트 신호와 스톱 신호 사이의 시간 차이를 출력할 수 있다.
정규화부(60)는, 제 2 스타트-스톱값과 제 1 시간값(Sig(Tref1))에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출한다. 즉, 정규화부(60)는, 제 2 스타트-스톱값을 제 1 시간값(Sig(Tref1))으로 나누어, 제 2 스타트-스톱 정규화값을 산출한다. 정규화부(60)에 의한 정규화에 의해, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 개수로서 산출된 제 1 스타트-스톱값에 대응하는 값으로 제 2 스타트-스톱값이 변환되게 된다. 예를 들면, 제 2 스타트-스톱값이 1ns이고, 제 1 시간값(Sig(Tref1))이 10ns이면 제 2 스타트-스톱 정규화값은 '0.1'이 되어, 제 1 스타트-스톱값에 대응하게 된다.
시간 차이 생성부(70)는, 제 1 클럭 신호, 스타트 신호(Sig(Start)) 및 스톱 신호(Sig(Stop))를 입력받아, 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이의 시간 차이인 제 1 시간 차이 신호를 생성한다.
구체적으로, 시간 차이 생성부(70)는, 제 1 스타트-스톱값 및 제 2 스타트-스톱 정규화값을 입력받아, 제 1 시간 차이 신호를 생성한다. 즉, 시간 차이 생성부(70)는, 제 1 스타트-스톱값 및 제 2 스타트-스톱 정규화값을 합산하여, 제 1 시간 차이 신호를 생성한다.
보정 시간 차이 생성부(80)는, 보정 신호 및 제 1 시간 차이 신호를 입력받아, 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성한다. 즉, 제 1 시간 차이 신호는 제 1 클럭 신호에 의해 산출된 신호이므로, 반도체 공정에 따른 오차가 포함될 수 있어 이를 절대 클럭 신호인 제 1 오실레이터의 출력(Sig(OSC1))에 대응하도록 하는 보정 신호에 의해 제 2 시간 차이 신호를 생성하는 것이다.
구체적으로, 보정 시간 차이 생성부(80)는, 제 1 시간 차이 신호에 제 1 보정 신호(C1)를 곱한 값;과 제 1 시간 차이 신호에 제 2 보정 신호(C2)를 더한 값;을 합산하여, 제 2 시간 차이 신호를 생성한다. 즉, 이 제 2 시간 차이 신호가 최종적인 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이의 시간 차이로서 출력된다.
보정 시간 차이 생성부(80)는, 제 1 시간 차이 신호에 제 1 보정 신호(C1)를 곱한 값을 생성하기 위한 증폭기 및 증폭기의 출력과 제 1 시간 차이 신호에 제 2 보정 신호(C2)를 더한 값을 합산하기 위한 가산기를 포함하여 구성될 수 있다.
하기에 일실시예에 따른 센서 신호의 디지털 변환 방법에 대해 설명하기로 한다. 일실시예에 따른 센서 신호의 디지털 변환 방법은, 상술한 일실시예에 따른 센서 신호의 디지털 변환 장치(100)를 이용하므로, 별도의 설명이 없더라도 일실시예에 따른 센서 신호의 디지털 변환 장치(100)의 모든 특징을 포함하고 있음은 물론이다.
일실시예에 따른 센서 신호의 디지털 변환 방법은, 클럭 신호 생성 단계, 보정 신호 생성 단계, 기준 시간값 산출 단계, 제 1 스타트-스톱값 생성 단계, 제 2 스타트-스톱값 생성 단계, 정규화 단계, 시간 차이 생성 단계 및 보정 시간 차이 생성 단계를 포함하여 구성된다.
클럭 신호 생성 단계에서는, 입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성한다. 아울러, 클럭 신호 생성 단계에서는 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 2 오실레이터의 출력(Sig(OSC2)) 중 하나를 오실레이터 신호로서 입력받을 수 있다.
구체적으로, 클럭 신호 생성 단계는, 제 1 내지 제 6 지연 단계, 플립 플롭 단계, 제 1 카운팅 단계, 제 1-1 내지 제 1-4 클럭 신호 단계 및 제 1 내지 제 4 분주 단계를 포함하여 구성된다.
제 1 지연 단계에서는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 이용하되, 오실레이터 신호로서 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 2 오실레이터의 출력(Sig(OSC2)) 중 하나를 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 입력받아 지연한다.
또한, 제 1 지연 단계에 이용되는 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간은, 제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함한다. 구체적으로, P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 제 1-1 지연 시간은 모두 동일한 값을 갖는다. 아울러, 제 1 지연 단계에서는, 제 1 지연 단계의 제어 신호를 입력받고, 제 1 지연 단계의 제어 신호(Sig(I))에 의해 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 제 1-2 지연 시간을, '0' 또는 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 고유값을 갖도록 설정할 수 있다. P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 고유값은, 해당 지연 셀(D11_1, D11_2, …, D11_P)의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가한다. 여기서, P는 3 이상의 자연수이다.
아울러, 제 2 지연 단계는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 이용하되, 오실레이터 신호를 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 입력받아 지연한다.
아울러, 플립 플롭 단계는, 제 1 플립 플롭(12)을 이용하되, 제 1 플립 플롭(12)의 데이터 신호로 제 1 지연 단계의 출력을 입력받고, 제 1 플립 플롭(12)의 클럭 신호로 제 2 지연 단계의 출력을 입력받아, 출력한다.
제 1 카운팅 단계는, 오실레이터 신호를 클럭 신호로 입력받고, 제 1 플립 플롭(12)의 출력을 데이터 신호로 입력받아 카운팅하여 출력한다.
아울러, 제 1 카운팅 단계의 출력이 제 2 지연 단계의 제어 신호로 입력되고, 제 2 지연 단계의 제어 신호에 의해, 제 2 지연 단계에 이용되는 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간이 설정된다.
제 3 지연 단계에서는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 이용하고, 제 1 플립 플롭(12)의 출력을 P개의 지연 셀(D11_1, D11_2, …, D11_P) 중 가장 앞단의 지연 셀(D11_1)이 데이터 신호로 입력받아 지연한다. 아울러, 제 1 카운팅 단계의 출력을 N으로 나눈 신호를 제 3 지연 단계의 제어 신호로 입력받고, 제 3 지연 단계의 제어 신호에 의해 제 3 지연 단계에 포함된 P개의 지연 셀(D11_1, D11_2, …, D11_P) 각각의 지연 시간이 설정된다. 여기서, N은 2 이상의 자연수이다.
제 1-1 클럭 신호 생성 단계는, 제 1 플립 플롭(12)의 출력과 제 3 지연 단계의 출력을 이용하여, 제 1-1 클럭 신호를 생성한다.
참고로, 제 1-1 내지 제 1-4 클럭 신호 생성 단계에서는, 2개의 입력의 배타적 논리합을 산출하여 출력한다. 이에 따라, N이 2인 경우 제 1-1 클럭 신호는, 제 1 지연 단계의 출력 주파수보다 2배 빠르고, 제 1 지연 단계의 출력의 1/4 주기 만큼 시프트한 신호로서 출력된다.
이러한 과정을 거쳐서, 제 1-4 클럭 신호 생성 단계에서는, 제 1 플립 플롭(12)의 출력을 25한 주파수의 제 1-4 클럭 신호를 출력하게 된다. 아울러, 제 1-4 클럭 신호가 다른 블록에서 제 1 클럭 신호로서 사용되게 된다.
제 4 지연 단계 내지 제 6 지연 단계도, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀(D11_1, D11_2, …, D11_P)을 포함한다. 다만, 제 4 지연 단계에서는 제어 신호로 제 2 분주 단계에 의해 제 1 분주 단계의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-1 클럭 신호 생성 단계의 출력을 입력받는다. 아울러, 제 5 지연 단계는 그 제어 신호로 제 3 분주 단계에 의해 제 2 분주 단계의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-2 클럭 신호 생성 단계의 출력을 입력받는다. 또한, 제 6 지연 단계는 그 제어 신호로 제 4 분주 단계에 의해 제 1-3 분주 단계의 출력을 N으로 나눈 신호를 입력받고, 그 데이터 신호로 제 1-3 클럭 신호 생성 단계의 출력을 입력받는다.
보정 신호 생성 단계는, 제 1 오실레이터의 출력(Sig(OSC1)) 및 제 1 클럭 신호를 입력받아, 제 1 오실레이터의 출력(Sig(OSC1))과 제 1 클럭 신호 사이의 오차에 따른, 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성한다.
구체적으로, 보정 신호 생성 단계는, 제 1 오실레이터의 출력(Sig(OSC1))을 분주하는 제 5 분주 단계; 제 1 클럭 신호를 클럭 신호로 입력받아, 제 5 분주 단계의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운팅 단계; 및 미리 설정된 제 2 값(V(2))과 제 2 카운팅값의 비율을 이용하여 보정 신호를 산출하는 보정 신호 산출 단계;를 포함한다.
기준 시간값 산출 단계는, 제 1 클럭 신호 및 제 1 클럭 신호를 반전한 신호를 이용하여, 제 1 클럭 신호의 주기 또는 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값(Sig(Tref1))을 산출한다.
구체적으로, 기준 시간값 산출 단계는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀(D31_1, D31_2, …, D31_L)을 이용하되, L개의 지연 셀(D31_1, D31_2, …, D31_L) 중 가장 앞단의 지연 셀(D31_L)의 데이터 신호인 제 1 클럭 신호가 활성화된 후, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 L개의 지연 셀(D31_1, D31_2, …, D31_L) 중 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출하는 제 1-1 시간값 산출 단계; 또는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 이용하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 제 1 클럭 신호의 반전 신호가 활성화된 후, 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출하는 제 1-2 시간값 산출 단계; 중 적어도 하나를 포함한다. 여기서, L은 5 이상의 자연수이다.
아울러, 기준 시간값 산출 단계는, 제 1-1 시간값 및 제 1-2 시간값을 이용하여, 제 1 시간값(Sig(Tref1))을 산출하는 제 1 시간값 산출 단계;를 더 포함한다.
제 1 스타트-스톱값 생성 단계는, 적어도 하나의 센서로부터 입력된 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출한다. 여기서, 제 1 에지는, 스타트 신호(Sig(Start))가 입력된 이후 처음으로 출력되는 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다. 아울러, 제 2 에지는, 스톱 신호(Sig(Stop))가 입력되기 직전에 출력되는 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이다.
제 1 스타트-스톱값 생성 단계는, 제 1-1 스타트-스톱값 카운팅 단계, 제 1-2 스타트-스톱값 카운팅 단계 및 제 1 스터트-스톱값 산출 단계를 포함하여 구성된다.
제 1-1 스타트-스톱값 카운팅 단계는, 제 1 클럭 신호를 이용하여 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를 카운팅하여, 제 1-1 스타트 스톱값을 산출한다. 제 1-2 스타트-스톱값 카운팅 단계는, 제 1 클럭 신호의 반전 신호를 이용하여 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이를 카운팅하여, 제 1-2 스타트 스톱값을 산출한다. 제 1 스터트-스톱값 산출 단계는, 제 1-1 스타트 스톱값과 제 1-2 스타트 스톱값을 합산하되, 제 1-1 스타트 스톱값과 제 1-2 스타트 스톱값이 중복되는 구간은 1회만 포함시켜, 제 1 스터트-스톱값을 산출한다.
제 2 스타트-스톱값 생성 단계는, 스타트 신호(Sig(Start))가 입력된 이후로부터 제 1 에지 이전까지의 제 2-1 시간값 및 제 2 에지로부터 스톱 신호(Sig(Stop))까지의 제 2-2 시간값을 산출하고, 제 2-1 시간값 및 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출한다.
구체적으로, 제 2 스타트-스톱값 생성 단계는, 제 2-1 시간값 산출 단계, 제 2-2 예비 시간값 산출 단계, 제 2-2 시간값 산출 단계 및 제 2 스타트-스톱값 산출 단계를 포함한다.
제 2-1 시간값 산출 단계에서는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 스타트 신호(Sig(Start))가 활성화된 후 제 1 에지까지 S개의 지연 셀 중 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-1 시간값을 산출한다. 또한, S는 5 이상의 자연수인 것이 바람직하다.
제 2-2 예비 시간값 산출 단계에서는, 체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 스톱 신호(Sig(Stop))가 활성화된 후, 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 제 1 클럭 신호 또는 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출한다.
아울러, 제 2-2 시간값 산출 단계는, 제 1 시간값으로부터 제 2-2 예비 시간값을 감산하여, 제 2-2 시간값을 산출한다.
아울러, 제 2 스타트-스톱값 산출 단계에는, 제 2-1 시간값과 제 2-2 시간값을 합산하여, 제 2 스타트-스톱값을 산출한다.
정규화 단계에서는, 제 2 스타트-스톱값과 제 1 시간값에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출한다.
시간 차이 생성 단계에서는, 스타트 신호(Sig(Start)) 및 스톱 신호(Sig(Stop))를 입력받아, 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이의 시간 차이인 제 1 시간 차이 신호를 생성한다.
구체적으로, 시간 차이 생성 단계는, 제 1 스타트-스톱값 및 제 2 스타트-스톱 정규화값을 입력받아, 제 1 시간 차이 신호를 생성한다.
보정 시간 차이 생성 단계에서는, 보정 신호 및 제 1 시간 차이 신호를 입력받아, 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성한다.
구체적으로, 보정 신호는, 보정 신호의 제 1 부분인 제 1 보정 신호(C1)와 보정 신호의 제 2 부분인 제 2 보정 신호(C2)를 포함한다.
아울러, 보정 시간 차이 생성 단계는, 제 1 시간 차이 신호에 제 1 보정 신호(C1)를 곱한 값;과 제 1 시간 차이 신호에 제 2 보정 신호(C2)를 더한 값;을 합산하여, 제 2 시간 차이 신호를 생성한다.
상술한 바와 같이, 센서 신호의 디지털 변환 장치(100) 및 그 변환 방법에 따르면, 반도체 칩으로 집적 시 제조 공정, 사용 온도 및 전압 등에 대해서도 강인하게 대응할 수 있고, 고분해능으로 스타트 신호(Sig(Start))와 스톱 신호(Sig(Stop)) 사이의 시간 차이를 출력할 수 있음을 알 수 있다.
100 : 센서 신호의 디지털 변환 장치
10 : 클럭 신호 생성부 20 : 보정 신호 생성부
30 : 기준 시간값 산출부 40 : 제 1 스타트-스톱값 생성부
50 : 제 2 스타트-스톱값 생성부 60 : 정규화부
70 : 시간 차이 생성부 80 : 보정 시간 차이 생성부
11a : 제 1 지연기 11b : 제 2 지연기
11c : 제 3 지연기 11d : 제 4 지연기
11e : 제 5 지연기 11f : 제 6 지연기
12 : 제 1 플립 플롭 13 : 제 1 카운터
14a : 제 1-1 클럭 신호 생성기 14b : 제 1-2 클럭 신호 생성기
14c : 제 1-3 클럭 신호 생성기 14d : 제 1-4 클럭 신호 생성기
15a : 제 1 분주기 15b : 제 2 분주기
15c : 제 3 분주기 15d : 제 4 분주기
21 : 제 5 분주기 22 : 제 2 카운터
23 : 보정 신호 산출기 31 : 제 1-1 시간값 산출기
32 : 제 1-2 시간값 산출기 33 : 제 1 시간값 산출기
41 : 제 1-1 스타트-스톱값 카운터 42 : 제 1-2 스타트-스톱값 카운터
43 : 제 1 스터트-스톱값 산출기 51 : 제 2-1 시간값 산출기
52 : 제 2-2 예비 시간값 산출기 53 : 제 2-2 시간값 산출기
54 : 제 2 스타트-스톱값 산출기

Claims (30)

  1. 적어도 하나의 센서로부터 입력된 스타트 신호와 스톱 신호 사이의 시간 차이를 디지털 값으로 변환하는 디지털 변환 장치에 있어서,
    입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 클럭 신호 생성부; 및
    상기 스타트 신호 및 상기 스톱 신호를 입력받아, 상기 스타트 신호와 상기 스톱 신호 사이의 시간 차이인 제 1 시간 차이 신호를 생성하는 시간 차이 생성부;를 포함하는, 디지털 변환 장치.
  2. 제1항에 있어서,
    상기 디지털 변환 장치는,
    제 1 오실레이터의 출력 및 상기 제 1 클럭 신호를 입력받아, 상기 제 1 오실레이터의 출력과 상기 제 1 클럭 신호 사이의 오차에 따른, 상기 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성하는 보정 신호 생성부; 및
    상기 보정 신호 및 상기 제 1 시간 차이 신호를 입력받아, 상기 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성하는, 보정 시간 차이 생성부;를 더 포함하는, 디지털 변환 장치.
  3. 제2항에 있어서,
    상기 보정 신호는,
    상기 보정 신호의 제 1 부분인 제 1 보정 신호와 상기 보정 신호의 제 2 부분인 제 2 보정 신호를 포함하되,
    상기 보정 시간 차이 생성부는,
    상기 제 1 시간 차이 신호에 상기 제 1 보정 신호를 곱한 값;과 상기 제 1 시간 차이 신호에 상기 제 2 보정 신호를 더한 값;을 합산하여, 상기 제 2 시간 차이 신호를 생성하는, 디지털 변환 장치.
  4. 제2항에 있어서,
    상기 보정 신호 생성부는,
    상기 제 1 오실레이터의 출력을 분주하는 제 5 분주기;
    상기 제 1 클럭 신호를 클럭 신호로 입력받아, 상기 제 5 분주기의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운터; 및
    미리 설정된 제 2 값과 상기 제 2 카운팅값의 비율을 이용하여 상기 보정 신호를 산출하는, 보정 신호 산출기;를 포함하는, 디지털 변환 장치.
  5. 제1항에 있어서,
    상기 디지털 변환 장치는,
    상기 제 1 클럭 신호 및 상기 제 1 클럭 신호를 반전한 신호를 이용하여, 상기 제 1 클럭 신호의 주기 또는 상기 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값을 산출하는, 기준 시간값 산출부;를 더 포함하는, 디지털 변환 장치.
  6. 제5항에 있어서,
    상기 기준 시간값 산출부는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 포함하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호가 활성화된 후, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 L개의 지연 셀 중 상기 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출하는 제 1-1 시간값 산출기; 또는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 포함하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호의 반전 신호가 활성화된 후, 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출하는 제 1-2 시간값 산출기; 중 적어도 하나를 포함하되,
    상기 L은 5 이상의 자연수인, 디지털 변환 장치.
  7. 제6항에 있어서,
    상기 기준 시간값 산출부는,
    상기 제 1-1 시간값 및 상기 제 1-2 시간값을 이용하여, 상기 제 1 시간값을 산출하는 제 1 시간값 산출기;를 더 포함하는, 디지털 변환 장치.
  8. 제5항에 있어서,
    상기 디지털 변환 장치는,
    상기 스타트 신호와 상기 스톱 신호 사이를, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출하는 제 1 스타트-스톱값 생성부;를 더 포함하되,
    상기 제 1 스타트-스톱값은,
    상기 스타트 신호가 입력된 이후의 제 1 에지로부터 상기 스톱 신호가 입력되기 이전의 제 2 에지까지의 시간이고,
    상기 제 1 에지는,
    상기 스타트 신호가 입력된 이후 처음으로 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이고,
    상기 제 2 에지는,
    상기 스톱 신호가 입력되기 직전에 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;인, 디지털 변환 장치.
  9. 제8항에 있어서,
    상기 디지털 변환 장치는,
    상기 스타트 신호가 입력된 이후로부터 상기 제 1 에지 이전까지의 제 2-1 시간값 및 상기 제 2 에지로부터 상기 스톱 신호까지의 제 2-2 시간값을 산출하고, 상기 제 2-1 시간값 및 상기 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출하는 제 2 스타트-스톱값 생성부;를 더 포함하는, 디지털 변환 장치.
  10. 제9항에 있어서,
    상기 제 2 스타트-스톱값 생성부는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스타트 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 상기 제 2-1 시간값을 산출하는 제 2-1 시간값 산출기;
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 포함하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스톱 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출하는 제 2-2 예비 시간값 산출기; 및
    상기 제 1 시간값으로부터 상기 제 2-2 예비 시간값을 감산하여, 상기 제 2-2 시간값을 산출하는 제 2-2 시간값 산출기;를 포함하되,
    상기 S는 5 이상의 자연수인, 디지털 변환 장치.
  11. 제9항에 있어서,
    상기 디지털 변환 장치는,
    상기 제 2 스타트-스톱값과 상기 제 1 시간값에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출하는, 정규화부;를 더 포함하되,
    상기 시간 차이 생성부는,
    상기 제 1 스타트-스톱값 및 상기 제 2 스타트-스톱 정규화값을 입력받아, 상기 제 1 시간 차이 신호를 생성하는, 디지털 변환 장치.
  12. 제1항에 있어서,
    상기 클럭 신호 생성부는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 1 지연기;
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 2 지연기;
    상기 제 1 지연기의 출력을 데이터 신호로 입력받고, 상기 제 2 지연기의 출력을 클럭 신호로 입력받는 제 1 플립 플롭; 및
    상기 오실레이터 신호를 클럭 신호로 입력받고, 상기 제 1 플립 플롭의 출력을 데이터 신호로 입력받아 카운팅하는 제 1 카운터;를 포함하되,
    상기 제 1 카운터의 출력이 상기 제 2 지연기의 제어 신호로 입력되고,
    상기 제 2 지연기의 제어 신호에 의해, 상기 제 2 지연기에 포함된 P개의 지연 셀 각각의 지연 시간이 설정되고,
    상기 P는 3 이상의 자연수인, 디지털 변환 장치.
  13. 제12항에 있어서,
    상기 제 1 지연기에 포함된 상기 P개의 지연 셀 각각의 지연 시간은,
    제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함하되,
    상기 P개의 지연 셀 각각의 상기 제 1-1 지연 시간은, 모두 동일한 값을 갖고,
    상기 P개의 지연 셀 각각의 상기 제 1-2 지연 시간은, '0' 또는 상기 P개의 지연 셀 각각의 고유값을 갖도록 상기 제 1 지연기로 입력되는 제어 신호에 의해 설정될 수 있는, 디지털 변환 장치.
  14. 제13항에 있어서,
    상기 P개의 지연 셀 각각의 고유값은,
    해당 지연 셀의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가하는, 디지털 변환 장치.
  15. 제12항에 있어서,
    상기 클럭 신호 생성부는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 포함하고, 상기 제 1 플립 플롭의 출력을 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받는 제 3 지연기; 및
    상기 제 1 플립 플롭의 출력과 상기 제 3 지연기의 출력을 이용하여, 제 1-1 클럭 신호를 생성하는 제 1-1 클럭 신호 생성기;를 더 포함하고,
    상기 제 1 카운터의 출력을 N으로 나눈 신호에 의해, 상기 제 3 지연기에 포함된 P개의 지연 셀 각각의 지연 시간이 설정되고,
    상기 N은 2 이상의 자연수인, 디지털 변환 장치.
  16. 적어도 하나의 센서로부터 입력된 스타트 신호와 스톱 신호 사이의 시간 차이를 디지털 값으로 변환하는 디지털 변환 방법에 있어서,
    입력된 오실레이터 신호의 주파수를 체배하여 제 1 클럭 신호를 생성하는 클럭 신호 생성 단계; 및
    상기 스타트 신호 및 상기 스톱 신호를 입력받아, 상기 스타트 신호와 상기 스톱 신호 사이의 시간 차이인 제 1 시간 차이 신호를 생성하는 시간 차이 생성 단계;를 포함하는, 디지털 변환 방법.
  17. 제16항에 있어서,
    상기 디지털 변환 방법은,
    제 1 오실레이터의 출력 및 상기 제 1 클럭 신호를 입력받아, 상기 제 1 오실레이터의 출력과 상기 제 1 클럭 신호 사이의 오차에 따른, 상기 제 1 시간 차이 신호의 오차를 보정하기 위한 보정 신호를 생성하는 보정 신호 생성 단계; 및
    상기 보정 신호 및 상기 제 1 시간 차이 신호를 입력받아, 상기 제 1 시간 차이 신호를 보정한 제 2 시간 차이 신호를 생성하는, 보정 시간 차이 생성 단계;를 더 포함하는, 디지털 변환 방법.
  18. 제17항에 있어서,
    상기 보정 신호는,
    상기 보정 신호의 제 1 부분인 제 1 보정 신호와 상기 보정 신호의 제 2 부분인 제 2 보정 신호를 포함하되,
    상기 보정 시간 차이 생성 단계는,
    상기 제 1 시간 차이 신호에 상기 제 1 보정 신호를 곱한 값;과 상기 제 1 시간 차이 신호에 상기 제 2 보정 신호를 더한 값;을 합산하여, 상기 제 2 시간 차이 신호를 생성하는, 디지털 변환 방법.
  19. 제17항에 있어서,
    상기 보정 신호 생성 단계는,
    상기 제 1 오실레이터의 출력을 분주하는 제 5 분주 단계;
    상기 제 1 클럭 신호를 클럭 신호로 입력받아, 상기 제 5 분주 단계의 출력을 카운팅한 제 2 카운팅값을 출력하는 제 2 카운팅 단계; 및
    미리 설정된 제 2 값과 상기 제 2 카운팅값의 비율을 이용하여 상기 보정 신호를 산출하는 보정 신호 산출 단계;를 포함하는, 디지털 변환 방법.
  20. 제16항에 있어서,
    상기 디지털 변환 방법은,
    상기 제 1 클럭 신호 및 상기 제 1 클럭 신호를 반전한 신호를 이용하여, 상기 제 1 클럭 신호의 주기 또는 상기 제 1 클럭 신호의 반주기의 시간값에 대응하는 값인 제 1 시간값을 산출하는, 기준 시간값 산출 단계;를 더 포함하는, 디지털 변환 방법.
  21. 제20항에 있어서,
    상기 기준 시간값 산출 단계는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 이용하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호가 활성화된 후, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 L개의 지연 셀 중 상기 제 1 클럭 신호가 전송된 셀의 개수를 이용하여, 제 1-1 시간값을 산출하는 제 1-1 시간값 산출 단계; 또는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 L개의 지연 셀을 이용하되, L개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호인 상기 제 1 클럭 신호의 반전 신호가 활성화된 후, 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서, L개의 지연 셀 중 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 1-2 시간값을 산출하는 제 1-2 시간값 산출 단계; 중 적어도 하나를 포함하되,
    상기 L은 5 이상의 자연수인, 디지털 변환 방법.
  22. 제21항에 있어서,
    상기 기준 시간값 산출 단계는,
    상기 제 1-1 시간값 및 상기 제 1-2 시간값을 이용하여, 상기 제 1 시간값을 산출하는 제 1 시간값 산출 단계;를 더 포함하는, 디지털 변환 방법.
  23. 제21항에 있어서,
    상기 디지털 변환 방법은,
    상기 스타트 신호와 상기 스톱 신호 사이를, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호를 이용하여 카운팅하여 제 1 스타트-스톱값을 산출하는 제 1 스타트-스톱값 생성 단계;를 더 포함하되,
    상기 제 1 에지는,
    상기 스타트 신호가 입력된 이후 처음으로 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;이고,
    상기 제 2 에지는,
    상기 스톱 신호가 입력되기 직전에 출력되는 상기 제 1 클럭 신호의 라이징 에지 또는 폴링 에지; 또는, 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지;인, 디지털 변환 방법.
  24. 제23항에 있어서,
    상기 디지털 변환 방법은,
    상기 스타트 신호가 입력된 이후로부터 상기 제 1 에지 이전까지의 제 2-1 시간값 및 상기 제 2 에지로부터 상기 스톱 신호까지의 제 2-2 시간값을 산출하고, 상기 제 2-1 시간값 및 상기 제 2-2 시간값을 합산한 제 2 스타트-스톱값을 산출하는 제 2 스타트-스톱값 생성 단계;를 더 포함하는, 디지털 변환 방법.
  25. 제24항에 있어서,
    상기 제 2 스타트-스톱값 생성 단계는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스타트 신호가 활성화된 후 상기 제 1 에지까지 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 상기 제 2-1 시간값을 산출하는 제 2-1 시간값 산출 단계;
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 S개의 지연 셀을 이용하되, S개의 지연 셀 중 가장 앞단의 지연 셀의 데이터 신호로 상기 스톱 신호가 활성화된 후, 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호의 라이징 에지 또는 폴링 에지 중 하나의 지점에서 S개의 지연 셀 중 상기 제 1 클럭 신호 또는 상기 제 1 클럭 신호의 반전 신호가 전송된 셀의 개수를 이용하여, 제 2-2 예비 시간값을 산출하는 제 2-2 예비 시간값 산출 단계; 및
    상기 제 1 시간값으로부터 상기 제 2-2 예비 시간값을 감산하여, 상기 제 2-2 시간값을 산출하는 제 2-2 시간값 산출 단계;를 포함하되,
    상기 S는 5 이상의 자연수인, 디지털 변환 방법.
  26. 제24항에 있어서,
    상기 디지털 변환 방법은,
    상기 제 2 스타트-스톱값과 상기 제 1 시간값에 대한 비율을 이용하여 제 2 스타트-스톱 정규화값을 산출하는, 정규화 단계;를 더 포함하되,
    상기 시간 차이 생성 단계는,
    상기 제 1 스타트-스톱값 및 상기 제 2 스타트-스톱 정규화값을 입력받아, 상기 제 1 시간 차이 신호를 생성하는, 디지털 변환 방법.
  27. 제16항에 있어서,
    상기 클럭 신호 생성 단계는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하되, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 1 지연 단계;
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하되, 상기 오실레이터 신호를 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 2 지연 단계;
    제 1 플립 플롭을 이용하되, 상기 제 1 플립 플롭의 데이터 신호로 상기 제 1 지연 단계의 출력을 입력받고, 상기 제 1 플립 플롭의 클럭 신호로 제 2 지연 단계의 출력을 입력받아, 출력하는 플립 플롭 단계;
    상기 오실레이터 신호를 클럭 신호로 입력받고, 상기 제 1 플립 플롭의 출력을 데이터 신호로 입력받아 카운팅하는 제 1 카운팅 단계;를 포함하되,
    상기 제 1 카운팅 단계의 출력이 상기 제 2 지연 단계의 제어 신호로 입력되고,
    상기 제 2 지연 단계의 제어 신호에 의해, 상기 제 2 지연 단계에 이용되는 P개의 지연 셀 각각의 지연 시간이 설정되고,
    상기 P는 3 이상의 자연수인, 디지털 변환 방법.
  28. 제27항에 있어서,
    상기 제 1 지연 단계에 이용되는 상기 P개의 지연 셀 각각의 지연 시간은,
    제 1-1 지연 시간 및 제 1-2 지연 시간을 합산한 값을 포함하되,
    상기 P개의 지연 셀 각각의 상기 제 1-1 지연 시간은, 모두 동일한 값을 갖고,
    상기 제 1 지연 단계에서는,
    상기 제 1 지연 단계의 제어 신호를 입력받고, 상기 제 1 지연 단계의 제어 신호에 의해 상기 P개의 지연 셀 각각의 상기 제 1-2 지연 시간을, '0' 또는 상기 P개의 지연 셀 각각의 고유값을 갖도록 설정할 수 있는, 디지털 변환 방법.
  29. 제28항에 있어서,
    상기 P개의 지연 셀 각각의 고유값은,
    해당 지연 셀의 위치가 체인 구조의 후단으로 갈수록 점진적으로 증가하는, 디지털 변환 방법.
  30. 제27항에 있어서,
    상기 클럭 신호 생성 단계는,
    체인 구조로 직렬로 연결되어 입력된 데이터 신호를 지연 시간만큼 각각 지연하여 출력하는 P개의 지연 셀을 이용하고, 상기 제 1 플립 플롭의 출력을 P개의 지연 셀 중 가장 앞단의 지연 셀이 데이터 신호로 입력받아 지연하는 제 3 지연 단계; 및
    상기 제 1 플립 플롭의 출력과 상기 제 3 지연 단계의 출력을 이용하여, 제 1-1 클럭 신호를 생성하는 제 1-1 클럭 신호 생성 단계;를 더 포함하고,
    상기 제 3 지연 단계에서는,
    상기 제 1 카운팅 단계의 출력을 N으로 나눈 신호를 상기 제 3 지연 단계의 제어 신호로 입력받고, 상기 제 3 지연 단계의 제어 신호에 의해 상기 제 3 지연 단계에 포함된 P개의 지연 셀 각각의 지연 시간이 설정되고,
    상기 N은 2 이상의 자연수인, 디지털 변환 방법.
KR1020210167949A 2021-11-30 센서 신호의 디지털 변환 장치 및 그 변환 방법 KR102677429B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210167949A KR102677429B1 (ko) 2021-11-30 센서 신호의 디지털 변환 장치 및 그 변환 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210167949A KR102677429B1 (ko) 2021-11-30 센서 신호의 디지털 변환 장치 및 그 변환 방법

Publications (2)

Publication Number Publication Date
KR20230080607A true KR20230080607A (ko) 2023-06-07
KR102677429B1 KR102677429B1 (ko) 2024-06-25

Family

ID=

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102204827B1 (ko) 2019-10-04 2021-01-19 인하대학교 산학협력단 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102204827B1 (ko) 2019-10-04 2021-01-19 인하대학교 산학협력단 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기

Similar Documents

Publication Publication Date Title
CN102334038B (zh) 相位测定装置、以及频率测定装置
CN104460304B (zh) 一种具有自动校正功能的高分辨率时间间隔测量装置
US10491201B2 (en) Delay circuit, count value generation circuit, and physical quantity sensor
CN113092858B (zh) 一种基于时频信息测量的高精度频标比对系统及比对方法
KR20080008313A (ko) 아날로그 디지털 컨버터
JP5472243B2 (ja) Ａｄ変換装置
US8786347B1 (en) Delay circuits for simulating delays based on a single cycle of a clock signal
US8779951B2 (en) Multi-bit delta-sigma time digitizer circuit and calibration method thereof
JP6844368B2 (ja) 時間デジタル変換器
US9904253B1 (en) Time-to-digital converter using time residue feedback and related method
JP2024023650A (ja) Ａ／ｄ変換回路
KR20230080607A (ko) 센서 신호의 디지털 변환 장치 및 그 변환 방법
US9383726B2 (en) Physical quantity measuring apparatus and physical quantity measuring method
JP5914718B2 (ja) 発振器を有する時間ベース、周波数分割回路及びクロックパルス抑制回路
KR102677429B1 (ko) 센서 신호의 디지털 변환 장치 및 그 변환 방법
CN205847230U (zh) 用于从周期性参考信号确定信号的频率的装置
RU2260830C1 (ru) Устройство для измерения интервала времени
US10545462B2 (en) Time-to-voltage converter
JP2005159963A (ja) 高周波遅延回路、及び試験装置
KR102420037B1 (ko) 실시간 캘리브레이션을 지원하는 tdc
US8860592B2 (en) Signal generating circuit
RU2561999C1 (ru) Интерполирующий преобразователь интервала времени в цифровой код
JP7044184B2 (ja) 時間デジタル変換器
Chmielewski Multi-vernier time-to-digital converter implemented in a field-programmable gate array
US20230208433A1 (en) Frequency Synthesizer

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right