KR20080008313A - 아날로그 디지털 컨버터 - Google Patents

Abstract

V-F변환을 이용한 AD컨버터로서, 변환 주파수를 높이지 않고, 고정밀하게 AD변환을 행하는 것이 가능한 것을 실현한다. 2개의 VCO를 설치하고, 양 VCO의 주기차를 이용하여 주 VCO의 주기미만의 V－F변환값을 구한다. BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수를 카운터(4)로 계수하는 것에 의해, 디지털 신호의 상위 비트를 생성한다. 한편, 하위 비트에 대해서는, 제3레지스터(10) 및 제2 및 제3감산기 11, 12에 의해, 샘플링 주기마다, 현재의 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 출력의 위상 일치시점까지 포함되는, BASE-VC0(1)의 출력의 펄스수에 의거하여 샘플링 주기내 초두부터 BASE-VCO(1)의 출력의 샘플링 주기내 최초의 펄스 발생까지의 위상차를 산출함으로써 생성한다.

AD컨버터, 주기차, VCO, 샘플링 주기, 위상차, 펄스

Description

아날로그 디지털 컨버터{ANALOG/DIGITAL CONVERTER}

본 발명은, 아날로그 신호를 디지털 신호로 고정밀하게 변환가능한 아날로그 디지털 컨버터(이하, AD컨버터라고 칭한다)에 관한 것이다.

하기 비특허문헌 1에는, V-F(Voltage-Frequency)변환을 이용한 AD컨버터가 도시되고 있다. 이 형태의 AD컨버터에 있어서는, 아날로그 신호인 입력 전압의 대소에 따라, V-F변환부로부터 출력되는 펄스 신호의 주파수가 변동하고, 그 펄스 신호에 포함되는 펄스수를 카운터로 계수함으로써 디지털 신호가 생성된다.

비특허문헌 1 : ANALOG DEVICES AN-277 APPLICATION NOTE, III INSTRUMEN TATION APPLICATIONS, Analog-to-Digital Conversion, Fig.9, 인터넷<U RL:http://www.analog.com/Uploaded Files/Application_Notes/511072672AN277.pdf>

상기 비특허문헌 1에 게시된 AD컨버터에 있어서는, V-F변환부로부터 출력되는 펄스 신호의 펄스수를, 하나의 카운터로 단순히 계수할 뿐이었다. 따라서, 입력 전압이 작은 값으로, 펄스 신호에 포함되는 펄스수가 원래 적을 경우나, 입력 전압의 변동이 작아, 펄스 신호에 포함되는 펄스수에 거의 변동이 없는 경우 등에는, 카운터에 있어서의 계수값에 거의 변동을 볼 수 없으며, 고정밀하게 AD변환을 행할 수 없었다.

V-F변환의 변환 주파수를 높일 수 있으면, AD변환의 고정밀화는 도모할 수 있다. 그러나, 변환 주파수는, 회로의 제조 프로세스 조건이나 허용 주파수 지터값 등의 제한에 의해, 용이하게 높일 수 있는 것은 아니다.

본 발명은 상기의 사정에 감안하여 이루어진 것으로서, V-F변환을 이용한 AD컨버터로서, 변환 주파수를 높이지 않고 고정밀하게 AD변환을 행하는 것이 가능한 것을 실현한다.

청구항 1에 기재된 발명은, 아날로그 신호인 입력 전압을 디지털 신호로 변환하는 아날로그 디지털 컨버터로서, 제1주기에서 발진하는 제1펄스 신호를 출력하는 제1VCO(Voltage Controlled Oscillator)와, 제2주기에서 발진하는 제2펄스 신호를 출력하는 제2VCO와, 디지털값 산출부를 구비하고, 상기 제1주기와 상기 제2주기와의 비는 A:B(A≠B)이며, 상기 비를 유지한 채, 상기 입력 전압에 의해 상기 제1 및 제2주기는 제어되고, 상기 제1VCO는, 프리런닝(free-running, 自走)에 의해 상기 제1펄스 신호의 발진을 개시하고, 상기 제2VCO는, 상기 디지털 신호의 샘플링 주기를 나타내는 샘플링 신호의 활성화에 따라, 상기 제2펄스 신호의 발진을 개시하고, 상기 디지털값 산출부는, 상기 샘플링 주기내에 포함된 상기 제1펄스 신호의 펄스수에 의거하여 상기 디지털 신호의 상위 비트를 산출하고, 상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 상기 제1 또는 제2펄스 신호의 펄스수에 의거하여, 상기 디지털 신호의 하위 비트를 산출하는 아날로그 디지털 컨버터이다.

청구항 2에 기재된 발명은, 청구항 1에 기재한 아날로그 디지털 컨버터로서, 상기 디지털값 산출부는, 높은 자릿수 산출부와, 낮은 자릿수 산출부와, 높은 자릿수 낮은 자릿수 합성부와, 제1레지스터와, 감산기를 구비하고, 상기 높은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제1펄스 신호의 발진의 개시부터 현재의 상기 샘플링 신호의 활성화 시점까지에 있어서의 상기 제1펄스 신호의 펄스수를 높은 자릿수로서 산출하고, 상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 현재의 상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 상기 제1 또는 제2펄스 신호의 펄스수에 의거하여 상기 제1펄스 신호의 샘플링 주기내의 최후의 펄스부터 샘플링 주기의 종점까지의 위상차를 낮은 자릿수로서 산출하고, 상기 높은 자릿수 낮은 자릿수 합성부는, 상기 높은 자릿수 및 낮은 자릿수를 합성하여 합성값을 생성하고, 상기 합성값을 상기 제1레지스터에 유지시키며, 상기 감산기는, 현재보다 하나 앞의 상기 샘플링 주기에 있어서의 상기 제1레지스터의 유지값과, 현재의 상기 합성값과의 차분값을, 상기 상위 비트 및 상기 하위 비트로 구성되는 상기 디지털신호로서 출력하는 아날로그 디지털 컨버터이다.

청구항 3에 기재된 발명은, 청구항 2에 기재된 아날로그 디지털 컨버터로서, 상기 높은 자릿수 산출부는, 상기 제1펄스 신호의 펄스수를 계수하는 제1카운터와, 제2레지스터를 구비하고, 상기 낮은 자릿수 산출부는, 제3레지스터를 구비하고, 상기 제2레지스터는, 상기 샘플링 주기마다 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1카운터의 펄스수를 유지하여, 상기 높은 자릿수로서 출력하고, 상기 제3레지스터는, 상기 샘플링 주기마다 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점에 있어서의 상기 제1카운터의 펄스수를 유지하고, 상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제3레지스터에 유지된 펄스수와 상기 제2레지스터에 유지된 펄스수와의 차이에 의거하여 상기 위상차를 산출하는 아날로그 디지털 컨버터이다.

청구항 4에 기재된 발명은, 청구항 2에 기재된 아날로그 디지털 컨버터로서, 상기 낮은 자릿수 산출부는, 상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 상기 제2펄스 신호의 발진에 대응하여 계수하는 제2카운터를 구비하고, 상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제2카운터의 계수값에 의거하여 상기 위상차를 산출하는 아날로그 디지털 컨버터이다.

청구항 5에 기재된 발명은, 청구항 1에 기재된 아날로그 디지털 컨버터로서, 산출되는 상기 하위 비트의 최대값은, 2의 거듭제곱값에서 1을 뺀 값인 아날로그 디지털 컨버터이다.

청구항 6에 기재된 발명은, 청구항 1에 기재된 아날로그 디지털 컨버터로서, 상기 제1 및 제2VCO의 한쪽은, 링 모양으로 직렬접속된 복수의 반전 회로를 포함하고, 상기 제1 및 제2VCO의 다른 쪽은, 링 모양으로 직렬 접속된 복수의 다른 반전 회로를 포함하고, 상기 복수의 다른 반전 회로는, 2입력 NAND회로 또는 2입력 NOR회로를 초단의 반전 회로로서 가지고, 상기 2입력 NAND회로 또는 2입력 NOR회로의 한쪽의 입력단에는, 상기 복수의 다른 반전 회로내의 최종단의 반전 회로의 출력이 주어지며, 상기 2입력 NAND회로 또는 2입력 NOR회로의 다른 쪽의 입력단에는, 상기 복수의 다른 반전 회로내의 최종단보다 앞의 반전 회로의 출력이 주어지고, 상기 복수의 반전 회로내의 최종단의 반전 회로의 출력이, 상기 제1 및 제2VCO의 상기 한쪽에 대응하는 상기 제1 및 제2펄스 신호의 한쪽으로서 기능하고, 상기 복수의 다른 반전 회로내의 상기 최종단의 반전 회로의 출력이, 상기 제1 및 제2VCO의 상기 다른 쪽에 대응하는 상기 제1 및 제2펄스 신호의 다른 쪽으로서 기능하는 아날로그 디지털 컨버터이다.

청구항 7에 기재된 발명은, 청구항 1에 기재된 아날로그 디지털 컨버터로서, 상기 제1펄스 신호의 상기 제1주기에 대응하는 주파수를 상기 B로 나누는 것에 의해 분주하는 제1프리스케일러와, 상기 제2펄스 신호의 상기 제2주기에 대응하는 주파수를, 상기 A로 나누는 것에 의해 분주하는 제2프리스케일러와, 상기 제1 및 제2프리스케일러의 각 출력의 위상의 비교를 행하는 위상비교기와, 상기 위상비교기로부터의 출력을 받는 LPF(Low Pass Filter)를 더 구비하고, 상기 제1 및 제2주기의 적어도 한쪽은, 상기 입력 전압에 더하여 상기 LPF로부터의 출력에 의해도 제어되는 아날로그 디지털 컨버터이다.

청구항 8에 기재된 발명은, 청구항 1에 기재된 아날로그 디지털 컨버터로서, 상기 제1펄스 신호에 소정의 지연량을 부가하는 지연회로를 더 구비하고, 상기 소정의 지연량은, 미리 계측된, 상기 샘플링 신호의 활성화와 상기 제2펄스 신호의 발진 개시 사이에 생기는 지연량인 아날로그 디지털 컨버터이다.

청구항 9에 기재된 발명은, 청구항 2에 기재된 아날로그 디지털 컨버터로서, 상기 낮은 자릿수 산출부는, 상기 제1 및 제2펄스 신호의 한쪽을 신호 입력으로 하고, 상기 제1 및 제2펄스 신호의 다른 쪽을 클록 입력으로 하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력 패턴에 대응한 수치를 상기 위상차로서 출력하는 인코더를 구비하는 아날로그 디지털 컨버터이다.

청구항 10에 기재된 발명은, 청구항 2에 기재된 아날로그 디지털 컨버터로서, 상기 높은 자릿수 산출부는, 상기 제1펄스 신호의 펄스수를 계수하는 제1카운터와, 레지스터를 구비하고, 상기 레지스터는, 상기 샘플링 주기마다, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 적어도 유지하고, 상기 높은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 레지스터에 유지된 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 아날로그 디지털 컨버터이다.

청구항 11에 기재된 발명은, 청구항 10에 기재된 아날로그 디지털 컨버터로서, 상기 레지스터는, 상기 제1카운터의 계수값을 받아 상기 샘플링 주기마다, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 적어도 유지가능한 쉬프트 레지스터이며, 상기 높은 자릿수 산출부는, 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 주기마다, 상기 쉬프트 레지스터에 기억된, 상기 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 선택하는 선택부와, 상기 선택부에 의해 선택된 상기 제1카운터의 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 연산부를 더 구비하는 아날로그 디지털 컨버터이다.

청구항 12에 기재된 발명은, 청구항 10에 기재된 아날로그 디지털 컨버터로서, 상기 높은 자릿수 산출부는, 검출부와, 연산부를 더 구비하고, 상기 검출부는, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점을 검출했을 때에, 상기 레지스터에 상기 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 유지시키고, 상기 연산부는, 상기 레지스터에 의해 유지된 상기 제1카운터의 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 아날로그 디지털 컨버터이다.

청구항 13에 기재된 발명은, 청구항 2에 기재된 아날로그 디지털 컨버터로서, 상기 낮은 자릿수 산출부는, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점 및 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치하는 시점을 검출하는 검출부와, 상기 샘플링 신호의 활성화 시점부터 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지의 상기 제2펄스 신호의 발진에 대응하여 계수하는 제3카운터와, 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 일치한 시점부터, 다음에 상기 검출부에서 검출되는 상기 제1및 제2펄스 신호의 위상이 일치하는 시점까지의 상기 제2펄스 신호의 발진 또는 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치한 시점부터, 다음에 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치하는 시점까지의 상기 제2펄스 신호의 발진에 대응하여 계수하는 제4카운터와, 연산부를 구비하고, 상기 연산부는, 상기 샘플링 주기마다, 상기 제3카운터의 계수값을 상기 제4카운터의 계수값으로 나누는 것에 의해, 상기 위상차를 산출하는 아날로그 디지털 컨버터이다.

[발명의 효과]

청구항 1에 기재된 발명에 의하면, 디지털값 산출부는 샘플링 주기내에 포함된 제1펄스 신호의 펄스수에 의거하여 디지털 신호의 상위 비트를 산출하고, 샘플링 신호의 활성화 시점부터 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 제1 또는 제2펄스 신호의 펄스수에 의거하여 디지털 신호의 하위 비트를 산출한다. 제1주기와 제2주기는 다르기 때문에, 샘플링 신호의 활성화 시점부터 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 제1 또는 제2펄스 신호의 펄스수는, 제1주기 미만의 V-F(Voltage-Frequency)변환값이 되고, 고정밀하게 AD변환을 행하는 것이 가능한, V-F변환을 이용한 AD컨버터를 얻을 수 있다.

청구항 2에 기재된 발명에 의하면, 디지털값 산출부는 높은 자릿수 산출부와, 낮은 자릿수 산출부와, 높은 자릿수 낮은 자릿수 합성부와, 제1레지스터와, 감산기를 구비하고, 현재보다 하나 앞의 샘플링 주기에 있어서의 제1레지스터의 유지값과, 현재의 합성값과의 차분값을 디지털 신호로서 출력한다. 따라서, 간단한 회로 구성에서 청구항 1에 기재된 발명을 구성가능하다.

청구항 3에 기재된 발명에 의하면, 높은 자릿수 산출부가 제1카운터와 제2레지스터를 구비하고, 낮은 자릿수 산출부가 제3레지스터를 구비하고, 낮은 자릿수 산출부가, 샘플링 주기마다 제3레지스터에 유지된 펄스수와 제2레지스터에 유지된 펄스수의 차이에 의거하여 위상차를 산출한다. 따라서, 간단한 회로 구성으로 청구항 2에 기재된 발명을 구성가능하다.

청구항 4에 기재된 발명에 의하면, 낮은 자릿수 산출부가 제2카운터를 구비하고, 낮은 자릿수 산출부가, 샘플링 주기마다, 제2카운터의 계수값에 의거하여 위상차를 산출한다. 따라서, 간단한 회로 구성으로 청구항 2에 기재된 발명을 구성가능하다.

청구항 5에 기재된 발명에 의하면, 산출되는 하위 비트의 최대값은, 2의 거듭제곱값에서 1을 뺀 값이다. 따라서, 하위 비트를 이진법 이외의 진법으로 변환하지 않고 출력할 수 있어, 회로 구성이 간단하게 된다.

청구항 6에 기재된 발명에 의하면, 2입력 NAND회로 또는 2입력 NOR회로의 한쪽의 입력단에는, 복수의 다른 반전 회로 내의 최종단의 반전 회로의 출력이 주어지고, 2입력 NAND회로 또는 2입력 NOR회로의 다른 쪽의 입력단에는, 복수의 다른 반전 회로의 최종단보다 짝수단 앞의 반전 회로의 출력이 주어진다. 이에 따라 제1 및 제2펄스 신호의 다른 쪽은, 제1 및 제2펄스 신호의 한쪽보다도 소정 단수 적은 반전 회로를 포함하는 VCO와 같은 주기에서 발진한다. 따라서, 제1 및 제2VCO의 다른 쪽의 반전 회로를 홀수단으로서 링 발진을 확실하게 발생시키면서, 2입력 NAND회로 또는 2입력 NOR회로의 다른 쪽의 입력단에 출력이 주어지는 반전 회로를 최종단 근처에 선택하는 것으로, 제2펄스 신호의 제2주기와 제1펄스 신호의 제1주기와의 차이를 원하는 값으로 설정할 수 있다. 제1 및 제2주기의 차이가, 디지털 신호의 하위 비트의 최소 분해능에 해당하므로, 고정밀하게 AD변환을 행하는 것이 가능하게 된다.

청구항 7에 기재된 발명에 의하면, 제1프리스케일러가 제1펄스 신호의 제1주기에 대응하는 주파수를 B로 나누는 것에 의해 분주하고, 제2프리스케일러가 제2펄스 신호의 제2주기에 대응하는 주파수를 A로 나누는 것에 의해 분주한다. 그리고, 위상비교기는 제1 및 제2프리스케일러의 각 출력의 위상 비교를 행하여, 위상비교기로부터의 출력이, LPF를 통해 제1 및 제2주기의 적어도 한쪽의 제어에 이용된다. 따라서, 제1주기와 제2주기가 A:B의 비를 유지하도록, 피드백이 걸려 제1 및 제2주기의 조정이 가능하게 된다.

청구항 8에 기재된 발명에 의하면, 지연회로는 제1펄스 신호에 소정의 지연량을 부가하며, 그 소정의 지연량이라 함은 미리 계측된, 샘플링 신호의 활성화와 제2펄스 신호의 발진 개시 사이에 발생하는 지연량이다. 샘플링 신호의 활성화 후 바로 제2펄스 신호의 발진이 개시하지 않는 경우라도, 제1펄스 신호에 그 만큼의 지연량이 부가되므로, 샘플링 신호의 활성화와 제2펄스 신호의 발진 개시 사이에 발생하는 지연을 취소할 수 있고, 제1 및 제2펄스 신호의 위상의 일치를 따라 고정밀하게 검출할 수 있다.

청구항 9에 기재된 발명에 의하면, 낮은 자릿수 산출부는, 제1 및 제2펄스 신호의 한쪽을 신호 입력으로 하고, 제1 및 제2펄스 신호의 다른 쪽을 클록 입력으로 하는 쉬프트 레지스터와, 쉬프트 레지스터의 출력 패턴에 대응한 수치를 상기 위상차로서 출력하는 인코더를 구비한다. 쉬프트 레지스터의 출력 패턴은, 제1 및 제2펄스 신호의 위상이 일치하는 시점에 따라 다르기 때문에, 인코더에 있어서의 출력 수치를 쉬프트 레지스터의 출력 패턴의 각 경우의 위상차와 대응시켜 두는 것으로, 적절한 위상차를 출력가능하다. 따라서, 간단한 회로 구성으로 청구항 2에 기재된 발명을 구성할 수 있다.

청구항 10에 기재된 발명에 의하면, 높은 자릿수 산출부는, 샘플링 주기마다, 레지스터에 유지된 제1 및 제2펄스 신호의 위상 일치시점부터 제2주기의 반주기 어긋난 시점에 있어서의 제1카운터의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호의 활성화 시점에 있어서의 제1펄스 신호의 펄스수를 특정한다. 샘플링 신호의 활성화 시점에 있어서의 제1펄스 신호의 펄스수를, 샘플링 신호의 활성화에 근거하여 특정할 경우에는, 제1펄스 신호의 활성화와 샘플링 신호의 활성화가 근접할 때, 높은 자릿수 산출부에 있어서 산출 오차가 생기기 쉽지만 레지스터에 유지된, 위상 일치시점부터 제2주기의 반주기 어긋난 시점에 있어서의 제1카운터의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 펄스수를 특정하므로, 높은 자릿수 산출부에 있어서 산출 오차가 생기지 않는다.

청구항 11에 기재된 발명에 의하면, 레지스터는 제1카운터의 계수값을 받아, 샘플링 주기마다, 제1 및 제2펄스 신호의 위상이 일치하는 시점부터 제2주기의 반주기 어긋난 시점에 있어서의 제1카운터의 계수값을 적어도 유지가능한 쉬프트 레지스터로서, 높은 자릿수 산출부가 위상이 일치하는 시점부터 제2주기의 반주기 어긋난 시점에 있어서의 제1카운터의 계수값을 선택하는 선택부와, 선택부에 의해 선택된 제1카운터의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호의 활성화 시점에 있어서의 제1펄스 신호의 펄스수를 특정하는 연산부를 더 구비한다. 따라서, 간단한 회로 구성으로 청구항 10에 기재된 발명을 구성가능하다.

청구항 12에 기재된 발명에 의하면, 높은 자릿수 산출부가 검출부와 연산부를 더 구비하고, 검출부는, 제1 및 제2펄스 신호의 위상이 일치하는 시점을 검출했을 때, 레지스터에 위상 일치시점부터 제2주기의 반주기 어긋난 시점에 있어서의 제1카운터의 계수값을 유지시키고, 연산부는, 레지스터에 의해 유지된 제1카운터의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호의 활성화 시점에 있어서의 제1펄스 신호의 펄스수를 특정한다. 따라서, 회로 규모가 큰 쉬프트 레지스터를 이용하지 않고, 소규모의 회로 구성으로 청구항 10에 기재된 발명을 구성가능하다.

청구항 13에 기재된 발명에 의하면, 낮은 자릿수 산출부는, 검출부, 제3 및 제4카운터 및 연산부를 구비하고, 연산부는 샘플링 주기마다 제3카운터의 계수값을 제4카운터의 계수값으로 나누는 것에 의해 위상차를 산출한다. 제3카운터의 계수값을 제4카운터의 계수값으로 나눈 값은, 제1주기 미만의 V-F변환값에 상당하므로, 제1VCO의 제1주기와 제2VCO의 제2주기가 각각 어떤 값이어도 정확하게 위상차를 산출할 수 있다.

도 1은 실시예 1에 따른 AD컨버터를 나타내는 회로도이다.

도 2는 BASE-VCO의 펄스 신호와 JAW-VCO의 펄스 신호의 일례를 나타내는 타이밍 챠트이다.

도 3은 BASE-VCO의 펄스 신호와 JAW-VCO의 펄스 신호의 다른 일례를 나타내는 타이밍 차트이다.

도 4는 BASE-VCO와 JAW-VCO를 사용하는 것으로, 주기 Tbase미만의 V-F변환값이 구해지는 원리를 설명하는 타이밍 차트이다.

도 5는 실시예 1에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 6은 BASE-VCO 및 JAW-VCO의 상세구성을 나타내는 회로도이다.

도 7은 BASE-VCO 및 JAW-VCO의 동작을 나타내는 타이밍 차트이다.

도 8은 실시예 2에 따른 AD컨버터를 나타내는 회로도이다.

도 9는 실시예 2에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 10은 실시예 3에 따른 AD컨버터를 나타내는 회로도이다.

도 11은 주기조정회로의 필요성을 나타내는 타이밍 차트이다.

도 12는 주기조정회로의 상세구성을 나타내는 도면이다.

도 13은 실시예 4에 따른 AD컨버터를 나타내는 회로도이다.

도 14는 딜레이 추가 회로의 필요성을 나타내는 타이밍 차트이다.

도 15는 딜레이 추가 회로의 필요성을 나타내는 타이밍 차트이다.

도 16은 딜레이 추가 회로의 상세구성을 나타내는 도면이다.

도 17은 실시예 5에 따른 AD컨버터를 나타내는 회로도이다.

도 18은 실시예 5에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 19는 동작 제어회로, 1비트 8엔트리 쉬프트 레지스터 및 인코더의 상세구성을 나타내는 도면이다.

도 20은 동작 제어회로, 1비트 8엔트리 쉬프트 레지스터 및 인코더의 동작을 나타내는 타이밍 차트이다.

도 21은 실시예 6의 높은 자릿수 산출부의 필요성을 나타내는 타이밍 차트이다.

도 22는 실시예 6에 따른 AD컨버터를 나타내는 회로도이다.

도 23은 동작 제어회로, 18비트 8엔트리 쉬프트 레지스터 및 BASE선택 멀티플렉서의 상세구성을 나타내는 도면이다.

도 24는 실시예 6에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 25는 실시예 7에 따른 AD컨버터를 나타내는 회로도이다.

도 26은 상승 검출 스테이트 머신에 있어서의 상태 천이도이다.

도 27은 실시예 7에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 28은 실시예 7에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 29는 실시예 8에 따른 AD컨버터를 나타내는 회로도이다.

도 30은 하위 비트 연산부의 상세구성을 나타내는 도면이다.

도 31은 상승 검출 스테이트 머신에 있어서의 상태 천이도이다.

도 32는 실시예 8에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 33은 실시예 8에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

도 34는 실시예 8에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다.

[발명을 실시하기 위한 최선의 형태]

<실시예 1>

본 실시예는, V-F변환을 이용한 AD컨버터이며, 2개의 VCO를 가지고, 양 VCO의 주기차를 이용하여 주 VCO의 주기미만의 V-F변환값을 구하는 것에 의해 고정밀하게 AD변환을 행하는 것이다.

도 1은, 본 실시예에 따른 AD컨버터의 회로도이다. 도 1에 나타나 있는 바와 같이, 이 AD컨버터는, 아날로그 신호인 입력 전압 Vin을 디지털 신호로 변환하는 AD 컨버터이며, 주기 Tbase에서 발진하는 펄스 신호를 출력하는 BASE-VCO(Voltage Controlled Oscillator)(1)와, 주기 Tbase와는 다른 주기 Tjaw에서 발진하는 펄스 신호를 출력하는 즉 JAW-VCO(2)를 구비하고 있다.

또한 이 AD컨버터는, 위상차 판정회로(3)와, 높은 자릿수 산출부인 카운터(4) 및 제1레지스터(5)와, 높은 자릿수 낮은 자릿수 합성부(6)와, 제2레지스 터(7)와, 제1감산기(8)와, 동작 제어회로(9)와, 낮은 자릿수 산출부인 제3레지스터(10) 및 제2 및 제3감산기 11, 12를 구비하고 있다. 위상차 판정회로(3), 높은 자릿수 산출부(카운터(4)및 제1레지스터(5)), 높은 자릿수 낮은 자릿수 합성부(6), 제2레지스터(7), 제1감산기(8), 동작 제어회로(9) 및 낮은 자릿수 산출부(제3레지스터(10), 제2 및 제3감산기 11, 12)는 협동하여 디지털값 산출부로서 기능한다.

우선, 본 발명의 원리를 설명한다. 본 발명에 있어서도 기본적으로는, 상기 비특허문헌1의 AD컨버터와 마찬가지로, BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수를 카운터(4)로 계수함으로써 디지털 신호를 생성한다. BASE-VCO(1)로부터의 출력 신호는, 카운터(4)의 클록 입력단 T에 입력되어, 카운터(4)는 BASE-VCO(1)의 발진 회수를 계수할 수 있다.

즉, BASE-VCO(1)의 전압제어신호로서 아날로그 신호인 입력 전압 Vin이 BASE-VCO(1)에 주어진다. 그리고, 입력 전압 Vin에 의해 BASE-VCO(1)의 주기 Tbase는 제어된다.

입력 전압 Vin이 높은 만큼 BASE-VCO(1)가 고속동작을 하므로, 그 주기 Tbase는 작아진다. 주기 Tbase가 작으면 단위 시간당 BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수는 많아진다. 한편, 입력 전압 Vin이 낮은 만큼 BASE-VCO(1)가 저속동작을 하므로, 그 주기 Tbase가 커진다. 주기 Tbase가 크면 단위시간당 BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수는 적어진다.

따라서, 소정의 기간(=1샘플링 주기)안에 BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수를 카운터(4)로 계수하면, 그 계수값의 대소가 아날로그 신호인 입력 전압 Vin의 대소를 나타내고, 계수값 그 자체가 아날로그 신호인 입력 전압 Vin의 디지털 신호의 변환값에 상당하게 된다. 이 계수값을 출력하면, V－F변환을 이용한 AD변환이 실현된다. 또한, AD컨버터의 분해능은 BASE－ VCO(1)의 발진 주파수와 샘플링 주파수를 사용하여, AD분해능=1og₂(BASE-VCO(1)의 발진 주파수/샘플링 주파수)로서 구해진다. 따라서, 예를 들면 BASE －VCO(1)의 발진 주파수=50[MHz], 샘플링 주파수=44[kHz]의 경우, 분해능은 10bit로 산출된다.

그러나, 상기 과제에서 설명한 바와 같이, BASE-VCO(1)의 펄스 신호를 카운트하는 것만으로는, 펄스 신호에 포함되는 펄스수가 원래 적을 경우 등에 있어서, 카운터(4)에 있어서의 계수값에 거의 변동을 볼 수 없으며, 고정밀한 AD변환을 행할 수 없다.

더 구체적으로는, 예를 들면 입력 전압 Vin이 4[V]이상 5[V]미만일 때 BASE-VCO(1)로부터 1샘플링 주기 중에 출력되는 펄스 신호의 펄스수가 4개이며, 입력 전압 Vin이 3[V]이상 4[V]미만일 때에는 1샘플링 주기 중의 펄스수가 3개라고 하면, 입력 전압 Vin이 4.2[V]이거나 4.8[V]이어도, 계수되는 펄스수는 4개가 되고, 입력 전압 Vin이 3.5[V]이거나 3.9[V]이어도, 계수되는 펄스수는 3개가 되는 것이다.

즉, 펄스수를 계수하여 AD변환을 행할 경우, 계수하는 펄스수의 소수부분까지 구별할 수 없으므로, 4.2[V]와 4.8[V]와 같이 아날로그 전압에 있어서 미소한 차이를 가짐에도 불구하고, 어느 쪽의 경우도 변환 후의 디지털 신호에 있어서는 "4"라는 수치가 출력되는 것이다. 물론, V-F변환의 변환 주파수를 향상시키는, 즉, BASE-VCO(1)의 발진 주파수를 높일 수(상기 수치예의 경우, 예를 들면 4[V] 이상 5[V]미만일 때의 펄스수를 40∼49개와 같이 높일 수) 있으면, AD변환의 고정밀화는 가능하다(상기 수치예의 경우, 예를 들면 42개와 48와 같이 구별이 가능하다). 그러나, 전술한 바와 같이, 변환 주파수를 용이하게 높일 수는 없다.

그래서, 본 발명에서는, BASE-VCO(1)에 대하여 주기차를 가지는 즉 JAW-VCO(2)를 준비하고, 양 VCO출력의 위상차를 계측하여 BASE-VCO(1)의 주기 Tbase미만의 V-F 변환값을 구한다. V-F변환을 이용한 AD변환에 있어서 변환 정밀도를 높이는 것은, BASE-VCO(1)로부터 출력되는 펄스 신호의 펄스수로는 계측할 수 없는, 계수의 소수부분을 계측하는 것으로, 이 펄스수의 소수부분 계측을 위해, 본 출원에 있어서 JAW-VCO(2)를 채용하는 것이다.

또한, 아날로그 신호인 입력 전압 Vin은, JAW-VCO(2)의 전압제어신호로서도 기능한다. 그리고, 입력 전압 Vin에 의해 JAW-VCO(2)의 주기 Tjaw도 제어된다. 여기에서, 주기 Tbase와 주기 Tjaw와의 비를 A:B(A≠B)로 하면, 이 A:B의 비를 유지한 채, 입력 전압 Vin에 의해 주기 Tbase 및 Tjaw의 각 값은 제어된다.

본 발명에서는, 출력해야 할 디지털 신호의 상위 비트에 대해서는, BASE-VCO(1)로부터 1샘플링 주기중에 출력되는 펄스 신호의 펄스수에 의거하여 산출한다. 한편, 디지털 신호의 하위 비트에 대해서는, 디지털 신호의 샘플링 주기를 나타내는 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1)의 펄스 신호의 위상과 JA W-VCO(2)의 펄스 신호의 위상이 일치하는 시점까지 포함되는, BASE-VCO(1) 또는 JAW-VCO(2)의 펄스 신호의 펄스수에 의거하여 산출한다.

주기 Tbase 및 Tjaw를 다른 값으로 해두면, BASE-VCO(1) 및 JAW-VCO(2)의 2개의 VCO의 발진 출력의 위상이 일정한 간격으로 일치한다. 이 간격을 M으로 한다. BASE-VCO(1)에 대해서는, 프리런닝에 의해 그 출력 펄스 신호의 발진을 개시시킨다. 한편, JAW-VCO(2)에 대해서는, 샘플링 신호 Ps의 활성화에 따라 발진 개시시킨다. 즉, 이 JAW-VCO(2)에 대해서는, 샘플링 신호 Ps의 활성화와 동시에 발진을 개시시키고, 샘플링 신호 Ps의 활성화 시점을 JAW-VCO(2)의 발진 기점으로 한다.

도 2는, BASE-VCO(1)의 펄스 신호와 JAW-VCO(2)의 펄스 신호와의 일례를 나타내는 타이밍 차트이다. 도 2에서는, 샘플링 신호 Ps의 활성화 시점(즉 JAW-VCO(2)의 발진 기점)이, 정확히 BASE-VCO(1)가 어떤 펄스의 상승과 동시이고, 또한 BASE-VCO(1)의 펄스수 9개에 대하여 JAW-VCO(2)의 펄스수가 8인 경우를 나타내고 있다. 이 경우, 주기 Tbase와 주기 Tjaw의 비 A:B는 8:9이다.

또한 도 3은, BASE-VCO(1)의 펄스 신호와 JAW-VCO(2)의 펄스 신호와의 다른 일례를 나타내는 타이밍 차트이다. 도 3에서도, 샘플링 신호 Ps의 활성화 시점(즉 JAW-VCO(2)의 발진 기점)이, 정확히 BASE-VCO(1)의 어떤 펄스의 상승과 동시인 경우를 나타내고 있지만, 도 3에서는, BASE-VCO(1)의 펄스수 8개에 대하여 JAW-VCO(2)의 펄스수가 9개가 되는 경우를 나타내고 있다. 이 경우, 주기 Tbase와 주기Tjaw와의 비 A:B는 9:8이다.

본 발명에 있어서는, BASE-VCO(1)와 JAW-VCO(2) 사이에서의 주기차를, 도 2와 같이 JAW-VCO(2)의 주기 Tjaw가 커지도록 설정해도 되고, 도 3과 같이 BASE-VCO(1)의 주기 Tbase가 커지도록 설정해도 된다. 다만, JAW-VCO(2)의 주기 Tjaw를 BASE-VCO(1)의 주기 Tbase보다도 크게 하는 쪽이, 양 VCO출력의 위상차의 검출이 용이하게 되므로, 이하에서는, 도 2와 같이, BASE-VCO(1)의 펄스수 9개에 대하여 JAW-VCO(2)의 펄스수가 8개가 되는 경우를 예로 들어 설명을 행한다.

도 4는, BASE-VCO(1)와 JAW-VCO(2)를 사용함으로써 주기 Tbase미만의 V-F변환값이 구해지는 원리를 설명하는 타이밍 차트이다.

V-F변환을 이용한 AD컨버터에서 생성되는 디지털 값은, 샘플링 신호 Ps의 1샘플링 주기내에 있어서의 BASE-VCO(1)로부터의 펄스수의, 정수 및 소수를 포함한 총 펄스수이다. 도 4를 참조하면, 샘플링 신호 Ps의 제1번째에 있어서의 샘플링 주기 내에는, 샘플링 신호 Ps의 활성화 시점(즉 샘플링 주기 내의 초두)부터 샘플링 주기내의 BASE-VCO(1)의 최초의 펄스 발생(BASE-VCO(1)의 제"2"번째의 펄스의 상승 시점)까지의 소수(①), 샘플링 주기내의 BASE-VCO(1)의 최초의 펄스 발생(BASE-VCO(1)의 제"2"번째의 펄스의 상승 시점)부터 다음의 샘플링 주기 개시까지의 BASE－VCO(1)의 펄스수(양의 수, ②) 및 샘플링 주기 내의 BASE-VCO(1)의 마지막의 펄스 발생(BASE-VCO(1)의 제"5"번째의 펄스의 상승 시점)부터 다음의 샘플링 주기 개시까지의 소수(③)의 3부분이 포함되어 있는 것을 알 수 있다.

도 4중 양의 수인 ②의 부분에 관해서는 종래기술과 마찬가지로 BASE-VCO(1)의 펄스수를 계수하는 것으로 구할 수 있다. 한편, 본 발명에서는, 종래기술에서는 구해지지 않은 도 4의 소수인 ① 및 ③의 부분도 계수 가능하게 된다.

도 4의 ①의 부분은, 주기 Tbase와 주기 Tjaw와의 주기차를 Tdiff로 하면, 예를 들어 Tdiff×5의 기간이 된다. 또한 ③의 부분은, 예를 들어 Tdiff×7의 기간 이 된다. 또한, 주기차 Tdiff는, 도 2에 나타나 있는 바와 같이, Tbase= A X Tdiff=8×Tdiff 및 Tjaw=B X Tdiff = 9×Tdiff의 관계를 충족시키고 있다. 따라서, 도 4의 ①의 부분은, 주기 Tbase의 5/8의 기간이 된다. 또한 도 4의 ③의 부분은, Tdiff×7의 기간, 즉, 주기 Tbase의 7/8의 기간이 된다.

도 4의 ① 내지 ③의 부분을 모두 더하면, 그 값이 1샘플링 주기내에 있어서의 BASE-VCO(1)로부터의 펄스수의, 정수 및 소수를 포함한 총 펄스수가 된다. 즉, 이 값이 보다 정밀화된 AD변환값이 된다. 도 4에 있어서의 최초의 샘플링 주기에 있어서는, ①의 부분 = 5/8, ②의 부분=3, ③의 부분=7/8이므로, ①내지 ③의 총계는 양의 수 4와 소수 4/8가 된다. 마찬가지로, 도 4에 있어서의 2회째의 샘플링 주기에 있어서는, ①의 부분=1/8, ②의 부분=4, ③의 부분=4/8이므로, ① 내지 ③의 총계는 양의 수 4와 소수 5/8가 된다. 마찬가지로, 도 4에 있어서의 3회째의 샘플링 주기에 있어서는, ①의 부분=4/8, ②의 부분=4, ③의 부분=0/8이므로, ①내지 ③의 총계는 양의 수 4와 소수 4/8가 된다.

여기에서, 최초의 샘플링 주기에 나타나 있는 바와 같이, ①과 ③의 부분이 소수이어도, 양자의 합계에 자릿수 올림이 발생하는 경우가 있다. 이 경우, ②의 부분만을 사용하여 펄스수의 판정을 행할 수는 없다. 그래서, 이러한 자릿수 올림도 포함한 계수방법이 필요하게 된다. 이하에, 그 방법을 설명한다.

우선, N회째의 샘플링에 있어서, ①에 상당하는 부분에 대해서는, N-1회째의 샘플링에 있어서의 ③의 수치를 사용하여, (1-[③의 수치])로서 계산할 수 있다. 예를 들면 도 4에 있어서의 최초의 샘플링 주기에 있어서는, ①의 부분=1-3/8=5/8 로서 계산할 수 있고, 2번째의 샘플링 주기에 있어서는, ①의 부분=1-7/8=1/8로서, 3회째의 샘플링 주기에 있어서는, ①의 부분=1-4/8=4/8로서, 각각 계산할 수 있다.

그리고, N회째의 샘플링에 있어서, ① 내지 ③의 총계는, BASE-VCO(1)의 N+1회째의 샘플링에 있어서의 계수값에 N회째의 ③의 부분의 소수값을 더한 값과, BASE-VCO(1)의 N회째의 샘플링에 있어서의 계수값에 N-1회째의 ③의 부분의 소수값을 더한 값의 차에 의해 계산할 수 있다.

예를 들면 도 4에 있어서의 최초의 샘플링 주기에 있어서는, 2회째의 샘플링 개시시에 있어서의 BASE-VCO(1)의 계수값 "5" 및 최초의 샘플링 주기에 있어서의 ③의 부분의 소수값 "7/8"의 총계에서, 최초의 샘플링 개시시에 있어서의 BASE-VCO(1)의 계수값 "1" 및 그 하나 앞의 샘플링 주기(최초의 샘플링 앞이므로 존재하지 않지만)에 있어서의 ③의 부분의 소수값 "3/8"의 총계를 빼는 것에 의해, (5+7/8)- (1+3/8)=4+4/8로 계산할 수 있다.

마찬가지로 하여, 도 4에 있어서의 2회째의 샘플링 주기에 있어서는, 3회째의 샘플링 개시시에 있어서의 BASE-VCO(1)의 계수값 "10" 및 2회째의 샘플링 주기에 있어서의 ③의 부분의 소수값 "4/8"의 총계에서, 2회째의 샘플링 개시시에 있어서의 BASE-VCO(1)의 계수값 "5" 및 그 앞의 샘플링 주기에 있어서의 ③의 부분의 소수값 "7/8"의 총계를 빼는 것으로, (10+4/8)-(5+7/8)=4+5/8로 계산할 수 있고, 3회째의 샘플링 주기에 있어서는, 4회째의 샘플링 개시시에 있어서의 BASE -VCO(1)의 계수값 "15" 및 3회째의 샘플링 주기에 있어서의 ③의 부분의 소수값 "0/8"의 총계에서, 3회째의 샘플링 개시시에 있어서의 BASE-VCO(1)의 계수값 "10" 및 그 앞 의 샘플링 주기에 있어서의 ③의 부분의 소수값 "4/8"의 총계를 빼는 것에 의해, (15+0/8)- (10+4/8)=4+4/8로 계산할 수 있다.

즉, 1샘플링 주기마다, BASE-VCO(1)의 계수값과 ③의 부분의 소수값의 쌍을 생성하여, N+1회째의 쌍의 값에서 N회째의 쌍의 값을 빼는 것으로, 고정밀하게 AD변환된 디지털 값을 생성할 수 있다. 그리고, 이와 같이 차분을 계산함으로써, AD컨버터가 가지는 입력 전압에 대한 디지털 값의 변환 오차를 저감하는 효과도 있다. N+1회째의 쌍이 가지는 오차와 N회째의 쌍이 가지는 오차가 같은 양이므로, 감산에 의해 오차가 소거된다.

다음에 도 4에 있어서의 ③의 수치의 산출 방법에 대해서 서술한다. 도 4중, 소수인 ③의 부분을 구하기 위해서는, 샘플링 개시시 직전의 BASE-VCO(1)의 활성화 시점과, 샘플링 개시시점 사이의 위상차를 계측하면 된다.

예를 들면 도 4에 있어서의 샘플링 신호 Ps의 최초의 활성화 시점은, BASE-VCO(1)의 제"1"번째의 펄스 도중에 존재한다. 즉, 샘플링 신호 Ps의 최초의 활성화 직전의 BASE-VCO(1)의 활성화 시점은, 제"1"번째의 펄스의 발진 시점이며, 샘플링 신호 Ps의 최초의 활성화 시점은, BASE-VCO(1)의 제"1"번째의 펄스의 발진 시점보다 주기 Tbase의 3/8의 기간만큼 지연된 위치에 존재한다. 이 3/8이라는 수치는, ①의 기간인 5/8의 보수에 상당한다.

JAW-VCO(2)는, 샘플링 신호 Ps의 활성화와 동시에 발진을 개시하므로, 샘플링 신호 Ps의 최초의 활성화 시점에 있어서, JAW-VCO(2)도 발진하게 된다. 도 2를 참조하면, BASE-VCO(1)의 상승에 대하여, JAW-VCO(2)의 상승이 주기 Tbase의 3/8의 기간만큼 지연된 위치에 존재하는 것은 어긋남량 "3"으로 표시된 펄스 P3이다.

도 2에 있어서, 이, 어긋남량 "3"으로 표시된 펄스 P3의 상승을 JAW-VCO(2)의 발진개시 시점으로 간주하면, 펄스 P3으로부터 양 VCO의 펄스 신호의 위상이 일치하는 시점(어긋남량 "8" 또는 "0"으로 나타낸 시점)까지 포함되는 펄스수는 BAS E-VCO(1) 및 JAW-VCO(2) 중 어디에 있어서도 5개이다. 이 수치는, 최초의 샘플링 주기에 있어서의 ①의 기간인 5/8의 분자 "5"에 해당한다. 또한 이 5/8라는 수치는, 그 하나 앞의 샘플링 주기(최초의 샘플링 앞으므로 존재하지 않지만)에 있어서의 ③의 기간인 3/8의 보수에 상당한다.

즉, 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 펄스 신호의 위상이 일치하는 시점까지 포함되는 BASE-VCO(1) 또는 JAW-VCO(2)의 펄스 신호의 펄스수에 의거하여 N+1회째의 샘플링에 있어서의 ①의 기간 및 N회째의 샘플링에 있어서의 ③의 기간으로서의, 주기 Tbase미만의 소수부분을 계측할 수 있다.

도 4의 최초의 샘플링 주기에 있어서의 ③의 부분을 구하기 위해서는, 다음 제2회째의 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 펄스 신호의 위상 일치 시점까지 포함되는 BASE-VCO(1) 또는 JAW-VCO(2)의 펄스수를 계수하고, 제2회째의 샘플링 신호 Ps에 있어서의 소수인 ①의 부분을 상기와 마찬가지로 구하여, 1에서 그 값을 빼면 된다.

도 4에 있어서의 샘플링 신호 Ps의 제2회째의 활성화 시점은, BASE-VCO(1)의 제"5"번째의 펄스 도중에 존재한다. 즉, 샘플링 신호 Ps의 제2회째의 활성화 시점 은, BASE-VCO(1)의 제"5"번째의 펄스의 발진 시점보다 주기 Tbase의 7/8의 기간만 큼 지연된 위치에 존재한다. 이 7/8이라는 수치는, 제2회째의 샘플링 주기의 초두에 위치하는 소수의 기간인 1/8의 보수에 상당한다.

JAW-VCO(2)는 샘플링 신호 Ps의 활성화와 동시에 발진을 개시하므로, 샘플링 신호 Ps의 제2회째의 활성화 시점에 있어서, JAW-VCO(2)도 발진하게 된다. 도 2를 참조하면, BASE-VCO(1)의 상승에 대하여, JAW-VCO(2)의 상승이 주기 Tbase의 7/8의 기간만큼 지연된 위치에 존재하는 것은, 어긋남량 "7"이라고 나타낸 펄스 P7이다.

도 2에 있어서, 이 어긋남량 "7"이라고 표시된 펄스 P7로부터, 양 VCO의 펄스 신호의 위상이 일치하는 시점(어긋남량 "8" 또는 "0"이라고 표시된 시점)까지 포함되는 펄스수는, BASE-VCO(1) 및 JAW-VCO(2) 중 어디에 있어서도 1개이다. 이 수치는 제2회째의 샘플링 주기에 있어서의 ①의 기간인 1/8의 분자에 해당한다. 또한 이 1/8이라는 수치는, 그 하나 앞의 샘플링 주기(최초의 샘플링 주기)에 있어서의 ③의 기간인 7/8의 보수에 상당한다.

즉, 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 펄스 신호의 위상이 일치하는 시점까지 포함되는 BASE-VCO(1) 및 JAW-VCO(2)의 펄스 신호의 펄스수를 계수함으로써, 그 펄스수에 의거하여 주기 Tbase미만의 소수부분(N+1회째의 샘플링에 있어서의 ①의 기간 및 N회째의 샘플링에 있어서의 ③의 기간)을 계측할 수 있다.

상기를 일반적으로 설명하면 이하와 같이 된다. Tbase:Tjaw=A:B이므로, Tjaw／Tbase=B/A, 따라서 Tjaw·A=Tbase·B=M이 되고, JAW -VCO(2)의 출력 펄스신호의 주기 Tjaw의 A주에 대하여, BASE-VCO(1)의 출력 펄스 신호의 주기 Tbase의 B주 마다, 2개의 VCO의 위상이 일치한다.

JAW-VCO(2)의 출력 펄스 신호의 발진 개시가, 그 직전의 BASE-VCO(1)의 출력 펄스 신호의 발진 개시보다 Tdiff·X만큼 지연된 경우를 생각할 수 있다. 이 지연에 따라, JAW-VCO(2)의 출력 펄스 신호가 X회 발진했을 때, 도 2를 참조하면, Tjaw ·(A-X)+Tdiff·X＝Tjaw·A-(Tjaw-Tdiff)·X=Tjaw·A-Tbase·X=Tbase·(B-X)로 나타낸다. 따라서, 양 VCO의 위상이 일치할 때까지의 펄스 신호의 계수값은, BASE－VCO(1)의 출력 펄스 신호를 사용한 계수일 때 B-X, JAW-VCO(2)의 출력 펄스 신호를 사용한 계수일 때 A-X가 된다.

또한, Tbase=Tdiff·A로부터, X의 최대값 Xmax는 A-1이다. X = A가 되면 X=0인 경우와 구별할 수 없기 때문이다. 최대값 Xmax의 값이 큰 만큼, AD변환의 분해능은 높아진다. 또한 Tbase나 Tjaw의 수치예로서는 예를 들면 Tbase=32[nsec], Tdiff＝2[nsec], Tjaw=34[nsec]로 하거나, Tbase=16[nsec], Tdiff=2[nsec], Tjaw=18[nsec]로 하면 된다. 전자의 경우에는 A:B=16:17이 되고, 후자의 경우에는A:B=8:9가 된다.

다음에 도 1의 AD컨버터의 동작에 대해서, 도 5를 사용하여 설명한다. 도 5는, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 우선, BASE －VCO(1)의 출력 펄스 신호는 프리런닝에 의해 발진하고, 카운터(4)는 그 발진수를 계수한다. 도 5에 있어서는, 카운터(4)의 계수값이 "8"∼"23"까지 변화하는 모양이 나타나고 있다.

JAW-VCO(2)에는 샘플링 신호 Ps가 입력된다. 그리고, JAW-VCO(2)는, 샘플링 신호 Ps의 활성화에 따라 발진을 개시한다. 또한, BASE-VCO(1)의 발진 출력의 주기 Tbase와 JAW-VCO(2)의 발진 출력의 주기 Tjaw와의 비 A:B는, 도 2의 경우와 마찬가지로 8:9가 된다.

높은 자릿수 산출부인 카운터(4)및 제1레지스터(5)는, 샘플링 신호 Ps의 샘플링 주기마다, BASE-VCO(1)의 출력 펄스 신호의 발진의 개시부터 현재의 샘플링 신호 Ps의 활성화 시점까지에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 높은 자릿수(도 1에서는 "상위 비트"라고 표시)로서 산출한다. 구체적으로는, 제1레지스터(5)의 데이터 입력단 D에는 카운터(4)의 출력이 주어지고, 제1레지스터(5)의 클록 입력단 T에는 샘플링 신호 Ps가 주어지고 있으며, 샘플링 신호 Ps의 활성화에 따라, 제1레지스터(5)는 샘플링 신호 Ps의 활성화 시점에 있어서의 카운터(4)의 출력값을 유지한다.

도 5에 있어서는, 카운터(4)의 계수값이 "10"일 때 샘플링 신호 Ps가 활성화하고 있으므로, 제1레지스터(5)에는 "10"의 정보가 유지된다. 즉, 제1레지스터(5)는, 1샘플링 주기마다 샘플링 신호 Ps의 활성화 시점에 있어서의 카운터(4)의 펄스수를 유지하고, 높은 자릿수로서 출력한다.

한편, 낮은 자릿수 산출부인, 제3레지스터(10) 및 제2 및 제3감산기 11, 12는, 샘플링 주기마다, 현재의 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점까지 포함되는, BASE-VCO(1)의 출력 펄스 신호의 펄스수에 의거하여, BASE-VCO(1)의 출력 펄스 신호의 샘플링 주기내의 최후의 펄스로부터 샘플링 주기의 종점까지의 위상차(즉 도 4의 ③의 부분)를, 낮은 자릿수(도 1에서는 "하위 비트"라고 표시)로서 산출한다.

위상차 판정회로(3)는, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 상승의 위상의 일치를 검출하고, 검출시에 그 출력을 활성화시키는 회로이다. 위상차 판정회로(3)는, 일반적인 S-R(Set-Reset)플립플롭회로로 구성된다. 또한 동작 제어회로(9)는, 샘플링 신호 Ps의 활성화에 따라 그 출력 S1을 활성화하고, 위상차 판정회로(3)에 있어서의 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상일치 검출에 따라, 그 출력 S1을 비활성화하는 회로이다. 동작 제어회로(9)도, 일반적인 S-R플립플롭회로로 구성된다.

제3레지스터(10)의 데이터 입력단 D에는 카운터(4)의 출력이 주어지고, 제3레지스터(10)의 클록 입력단 T에는 BASE-VCO(1)의 출력 펄스 신호가 주어지고 있다. 또한 제3레지스터(10)의 이네이블 입력단 enabl에는, 동작 제어회로(9)로부터의 출력 S1이 주어진다.

제3레지스터(10)는, 이네이블 입력단 enabl에 있어서의 신호가 Hi에서 Low로 전환했을 때 원 샷으로 동작 가능하고, BASE-VCO(1)의 출력 펄스 신호의 발진에 따라, 제3레지스터(10)는 BASE-VCO(1)의 출력 펄스 신호의 상승 시점에 있어서의 카운터(4)의 출력값을 유지한다.

도 5에 있어서는, JAW-VCO(2)의 출력 펄스 신호의 발진 개시가 그 직전의 BA SE-VCO(1)의 출력 펄스 신호의 발진 개시보다 Tdiff·X만큼 지연되었을 때의 각 경우(X=0∼7)를, Delay O∼ Delay7로서 나타내고 있다.

지금, X=4로 하면 카운터(4)의 계수값이 "15"일 때, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 상승의 위상이 일치한다. 따라서, 이 때 BASE-VCO(1)의 출력 펄스 신호는 상승하고, 이네이블 입력단 enabl에 있어서의 신호 S1이 Hi에서 Low로 전환되므로, 제3레지스터(10)는, 카운터(4)로 출력하는 펄스수 "15"를 유지한다.

낮은 자릿수 산출부의 다른 구성요소인 제2감산기(11)는, 제3레지스터(10)에 유지된 계수값 "15"부터 제1레지스터(5)에 유지된 계수값 "10"을 뺀다. 따라서, 제2감산기(11)의 출력값은, 이 경우, 15-10= "5"가 된다. 또한, 제2감산기(11)의 출력값은, Delay 0∼Delay 7의 각 경우에 따라 변동하고, 예를 들면 Delay 0의 경우에는 제3레지스터(10)에서의 유지값이 "19"가 되므로, 그 값은 19-10= "9"가 되고, Delay 7의 경우에는 제3레지스터(10)에서의 유지값이 "12"가 되므로, 그 값은 12-10= "2"가 된다.

그리고, 낮은 자릿수 산출부의 다른 구성요소인 제3감산기(12)는, 소정의 수치 "9"（ 이 "9"라는 수치는, 비 A:B=8:9의 "9"이다)로부터 제2감산기(11)에서 산출된 값 "5"를 뺀다. 따라서, 제3감산기(12)의 출력값은, X=4의 경우, 9-5= "4"가 된다. 이 제3감산기(12)의 출력값이, BASE-VCO(1)의 출력 펄스 신호의 샘플링 주기 내의 최후의 펄스로부터 샘플링 주기의 종점까지의 위상차(즉 도 4의 ③의 부분), 즉 낮은 자릿수가 된다.

또한, 제3감산기(11)의 출력값은, Delay 0∼Delay 7의 각 경우에 따라 변동하고, 예를 들면 Delay 0의 경우에는 제2감산기(11)의 값이 "9"가 되므로, 그 값은 9-9＝ "0"이 되고, Delay 7의 경우는 제2감산기(11)의 값이 "2"가 되므로, 그 값은 9-2= "7"이 된다.

높은 자릿수 낮은 자릿수 합성부(6)는, 제1레지스터(5)로부터 출력되는 높은 자릿수의 정보 및 제3감산기(11)로부터 출력되는 낮은 자릿수의 정보를 합성하여 합성값을 생성한다. 구체적으로는, 높은 자릿수 낮은 자릿수 합성부(6)는 예를 들면 쉬프트 레지스터로 구성되며, 그 하위 비트측에 낮은 자릿수의 정보를 유지하고, 그 상위 비트측에 높은 자릿수의 정보를 유지한다. 이 하위 비트측이, 도 4의 ③의 부분의 소수값에 해당하고, 상위 비트측이, 도 4의 샘플링 신호 Ps활성화 시점에서의 BASE-VCO(1)의 계수값에 해당한다.

상기 도 5에 있어서 X=4의 경우, 높은 자릿수는 "10"이며, 낮은 자릿수는 "4"이기 때문에, 높은 자릿수 낮은 자릿수 합성부(6)에 있어서의 합성값은 "10+4/8"이 된다. 이 합성값이, 샘플링 신호 Ps의 활성화시에 제2레지스터(7)에 유지된다.

제2레지스터(7)의 데이터 입력단 D에는 높은 자릿수 낮은 자릿수 합성부(6)의 출력이 주어지고, 제2레지스터(7)의 클록 입력단 T에는 샘플링 신호 Ps가 주어지고 있으며, 샘플링 신호 Ps의 활성화에 따라, 제2레지스터(7)는, N회째의 샘플링시에 있어서의 합성값 "10+4/8"을 유지한다. 또한, 합성값 "10+4/8"의 유지 전은, 제2레지스터(7)에는 N－1회째의 샘플링시에 있어서의 합성값으로서 "5+7/8"의 정보가 유지되어 있다. 이들의 값은, 도 4에 있어서의 2회째의 샘플링 주기에 있어서의 각 수치에 대응하고 있다.

그리고, 제1감산기(8)는, 현재보다 하나 앞의 샘플링 주기(N-1회째의 샘플링 주기)에 있어서의 제2레지스터(7)의 유지값 "5+7/8"과, 현재의 합성값 "10+4/8"과의 차분값 "4+5/8"을 상위 비트 및 하위 비트로 구성되는 디지털 신호로서 출력한다.

본 발명에 있어서는, A:B의 비를 유지한 채, 입력 전압 Vin에 의해 BASE-VCO(1)의 주기 Tbase 및 JAW-VCO(2)의 주기 Tjaw의 각 값이 제어된다. 2개의 VCO의 아날로그 입력 전압 Vin에 대한 감도가 예를 들면 1차식이면, 양 VCO의 주기차 Tdiff간의 감도도 또한 1차식이다. 그리고, 이 주기차 Tdiff가, 하위 비트의 최소 분해능에 해당한다. 아날로그 입력 전압 Vin에 따라 주기 Tbase의 폭은 변화되지만, 주기차 Tdiff의 폭도 같은 감도로 변화되므로, Tbase/Tdiff의 값은 아날로그 입력 전압 Vin의 값에 관계없이 일정하게 되고, 하위 비트의 분해능은 아날로그 입력 전압 Vin에 관계없이 일정하게 된다.

도 6은, BASE-VCO(1) 및 JAW-VCO(2)의 상세구성을 나타내는 회로도이다. 도 6에 나타내는 바와 같이, BASE-VCO(1)는, 2입력 NAND회로 G1a, G2a 및 인버터 G3a∼G9a를 구비한다. 이들의 2입력 NAND회로 G1a, G2a 및 인버터 G3a∼G9a는, 링 모양으로 직렬 접속된 홀수단의 복수의 반전 회로로서 기능한다.

또한 JAW-VCO(2)도, 2입력 NAND회로 G1b, G2b 및 인버터 G3b∼G9b를 구비한다. 이들의 2입력 NAND회로 G1b, G2b 및 인버터 G3b∼G9b도 또한 링 모양으로 직렬 접속된 홀수단의 복수의 반전 회로로서 기능한다.

BASE-VCO(1)가 구비하는 반전 회로의 수와, JAW-VCO(2)가 구비하는 반전 회 로의 수는 같은 수이다. 또한 인버터 G3a∼G9a, G3b∼G9b 중 어디에도, 전압제어신호로서 기능하는 입력 전압 Vin이 입력된다. 이 입력 전압 Vin은, 인버터 G3a ∼G9a, G3b∼G9b를 구성하는 CMOS회로(상세구성은 도시하지 않음)의 일단에 전원전위로서 주어진다. 또한, 인버터 G3a∼G9a, G3b∼G9b를 구성하는 CMOS 회로의 타단은 접지된다.

JAW-VCO(2)내 초단의 반전 회로로서 기능하는 2입력 NAND회로 G1b의 2입력단에는, 최종단의 반전 회로로서 기능하는 인버터 G9b의 출력이 공통으로 주어진다. JAW-VCO(2)내 2단째의 반전 회로로서 기능하는 2입력 NAND회로 G2b의 한쪽 입력단에는, 2입력 NAND회로 G1b의 출력이 주어지고, 그 다른쪽 입력단에는 샘플링 신호 Ps가 주어진다. 이 샘플링 신호 Ps가 활성화함으로써, JAW-VCO(2)는 발진을 개시한다. 그리고, 2입력 NAND회로 G2b의 출력은, JAW-VCO(2)내 3단째의 반전 회로로서 기능하는 인버터 G3b의 입력단에 주어지고, 이후의 인버터 G4b∼G9b의 각 단에 있어서도 마찬가지로, 전단의 출력이 후단의 입력단에 주어진다. 그리고, 최종단의 인버터 G9b의 출력은, 위상차 판정회로(3)에 출력되고, JAW-VCO(2)의 출력 펄스 신호로서 기능한다.

한편, BASE-VCO(1)내 초단의 반전 회로로서 기능하는 2입력 NAND회로 G1a의 한쪽 입력단에는, 최종단의 반전 회로로서 기능하는 인버터 G9a의 출력이 주어지지만, 그 다른쪽 입력단에는, 최종단보다 짝수단 앞의 반전 회로, 더 구체적으로는 예를 들면 인버터 G7a의 출력이 주어진다. 그리고, BASE-VCO(1)내 2단째의 반전 회로로서 기능하는 2입력 NAND회로 G2a의 한쪽 입력단에는, 2입력 NAND회로 G1a의 출 력이 주어지고, 그 다른쪽 입력단에는 전원전위 VDD가 주어진다. 이 전원전위 VDD가 항상 주어지는 것으로, 2입력 NAND회로 G2a는 실질적으로 인버터로서 기능한다. 그리고, 2입력 NAND회로 G2a의 출력은, BASE-VC0(1)내 3단째의 반전 회로로서 기능하는 인버터 G3a의 입력단에 주어지고, 이후의 인버터 G4a∼G9a의 각 단에 있어서도 마찬가지로, 전단의 출력이 후단의 입력단에 주어진다. 그리고, 최종단의 인버터 G9a의 출력은, 위상차 판정회로(3), 카운터(4) 및 제3레지스터(10)에 출력되고, BASE -VCO(1)의 출력 펄스 신호로서 기능한다.

또한, BASE-VCO(1) 및 JAW-VCO(2)의 어느 것도, 2입력 NAND회로 및 인버터라는 동일·동수의 구성요소로 구성하고 있는 것은, 양 VCO에 있어서의 게이트 지연 특성을 구비하기 위함이다.

도 7은, BASE-VCO(1) 및 JAW-VCO(2)의 동작을 나타내는 타이밍 차트이다. 도면 중, G1a∼G9a로 나타내고 있는 것은, BASE-VCO(1)안의 각 단에 의해 출력하는 펄스 신호이다. 또한 도면 중, G2b로 나타내고 있는 것은, JAW-VCO(2)안의 2입력 NAND회로 G2b에 의해 출력하는 펄스 신호이다.

도 7의 최상단에 나타난 펄스 신호 G2a, G2b를 예로 들면, JAW-VCO(2)의 출력인 펄스 신호 G2b에 있어서는, 그 Low기간 및 High기간이 모두, JAW-VCO(2)가 구비하는 반전 회로의 단수인 9단분의 지연에 상당하는 기간으로 되어 있다. 한편, BASE-VCO(1)의 출력인 펄스 신호 G2a에 있어서는, 그 Low기간은, BASE－VCO(1)가 구비하는 반전 회로의 단수인 9단분의 지연에 상당하는 기간으로 되어있지만, 그 Low기간은 BASE-VCO(1)가 구비하는 반전 회로의 단수인 9단분보다는 2단분 적은 7 단분의 지연에 상당하는 기간이 되고 있다. 이에 따라 펄스 신호 G2a의 주기와 G2b의 주기와의 비는, 16:18=8:9가 된다.

이것에 대해서, 펄스 신호 G1a를 사용하여 설명한다. 펄스 신호 G1a는 8단째의 인버터 G8a의 펄스 신호 G8a에서 2단분의 지연을 거쳐 활성화·비활성화한다. 도 7에 있어서는, 펄스 신호 G1a의 펄스 천이로서 Hi에서 Low로 변동하는 모양이 나타나고 있다.

이 천이는 순차로 후단의 회로로 전달된다. 그리고, 인버터 G7a에 천이가 전달되어, 그 펄스 신호 G7a가 Hi에서 Low로 변동하면, 2입력 NAND회로 G1a의 한쪽 입력단에 인버터 G7a의 출력이 주어지고 있기 때문에, 펄스 신호 G1a는 Low에서 Hi로 변동한다.

그 후에 펄스 신호 G1a의 천이가 순차로, 후단의 회로로 전달되어, 인버터G9a에 도달한다. 그러면, 그 펄스 신호 G9a가 Low에서 Hi로 변동함에 따라, 펄스 신호 G1a는 Hi에서 Low로 변동한다. 그리고, 이후도 각 단에 있어서 같은 신호의 천이가 생긴다.

이와 같이 하면, 도 7의 타이밍 차트에 나타나 있는 바와 같이, JAW-VCO(2)의 출력 펄스 신호를 9단분의 지연에 상당하는 주기로 하면서, BASE-VCO(1)출력 펄스 신호를 8단분의 지연에 상당하는 주기로 할 수 있다. 즉, BASE-VCO(1)의 발진 출력의 주기 Tbase와 JAW-VCO(2)의 발진 출력의 주기 Tjaw와의 비 A:B를 8:9로 설정할 수 있다.

또한, 예를 들면 도 3과 같이, 주기 Tbase와 주기 Tjaw와의 비 A:B를 9:8로 설정하고자 할 경우에는, 도 6에 있어서 BASE-VCO(1)의 회로 구성과 JAW-VCO(2)의 회로 구성을 교체하면 되고, 또한 비 A:B를 8:9이외의 다른 비율(예를 들면 6:9이나 4:9등)로 설정하고자 할 경우에는, 최종단보다 짝수단 앞의 반전 회로의 출력을 얻을 때 짝수단 값을 많이 취하면 된다. 한편, 비 A:B를 7:9등, 홀수의 비로 하고자 할 경우에는, 최종단의 펄스 신호를 주는 대신에, BASE-VCO(1)의 홀수단의 펄스 신호(예를 들면 G7a)를 초단의 2입력 NAND회로 G1a의 양 입력단에 단순히 주기만 하면 된다. 또한 2입력 NAND회로 G1a, G1b를 대신하여, 2입력 NOR회로를 채용해도 좋다. 그 밖에도, 2입력 NAND회로 G1a, G1b를 대신하여 인버터를 채용하고, 인버터 G7a, G9a를 오픈 콜렉터 혹은 오픈 드레인으로 하여 인버터 G7a，G9a의 출력을 결합하여, 2입력 NAND회로 G1a 대신에 채용된 인버터의 입력에 주는, 소위 와이어드 OR의 구성을 취해도 된다.

즉, 전술한 바와 같이, 2입력 NAND회로 G1a 또는 그 대신에 채용되는 2입력 NOR회로의 한쪽 입력단에, 최종단의 반전 회로 G9a의 출력을 주고, 2입력 NAND회로 G1a 또는 그 대신에 채용되는 2입력 NOR회로의 다른쪽 입력단에, 최종단보다 짝수단 앞의 반전 회로(예를 들면 G7a)의 출력을 주면, BASE－VCO(1)의 출력 펄스 신호는, JAW-VCO(2)의 출력 펄스 신호보다도 소정 단수(예를 들면 1단) 적은 짝수단(8단)의 반전 회로를 포함하는 VCO와 같은 주기에서 발진한다. 따라서, BASE-VCO(1)의 반전 회로를 홀수단으로 하여 링 발진을 확실하게 발생시키면서(짝수단의 경우에는, 지연단에 있어서의 Hi, Low의 전달이 멈추게 되는 경우가 있다), 2입력 NAND회로 G1a 또는 그 대신에 채용되는 2입력 NOR회로의 다른쪽 입력단에 출력이 주어지는 반전 회로를 최종단 부근에 선택하는 것으로, BASE-VCO(1)의 주기 Tbase와 JAW-VCO(2)의 주기 Tjaw의 차를 원하는 값으로 설정할 수 있다. 이 주기 Tbase와 주기 Tjaw의 차가, 디지털 신호의 하위 비트의 최소 분해능에 상당하므로, 고정밀하게 AD변환을 행하는 것이 가능하게 된다.

또한, BASE-VCO(1) 및 JAW-VCO(2)의 구성 방법은, 반드시 상기 방법에 한정되는 것은 아니다. 상기 방법 이외에도 예를 들면 링 모양으로 접속된 동수의 인버터로 BASE-VCO(1) 및 JAW-VCO(2)를 구성하면서도, 인버터를 구성하는 CMOS트랜지스터의 면적비를 양 VCO사이에서 8:9로 하는 등의 방법을 채용해도 된다.

본 실시예에 따른 발명에 의하면, 디지털값 산출부(위상차 판정회로(3), 높은 자릿수 산출부(카운터(4)및 제1레지스터(5)), 높은 자릿수 낮은 자릿수 합성부(6), 제2레지스터(7), 제1감산기(8), 동작 제어회로(9) 및 낮은 자릿수 산출부 (제3레지스터(10), 제2 및 제3감산기 11, 12)가, 샘플링 주기내에 포함된 BASE-VCO(1)의 출력 펄스 신호의 펄스수에 의거하여 디지털 신호의 상위 비트를 산출하고, 또한, 샘플링 신호의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점까지 포함되는 BASE-VCO(1)의 출력 펄스 신호의 펄스수에 의거하여 디지털 신호의 하위 비트를 산출한다. 주기 Tbase와 주기 Tjaw는 다르기 때문에, 샘플링 신호 Ps의 활성화 시점부터 양 VCO의 출력 펄스 신호의 위상이 일치하는 시점까지 포함되는 BASE-VCO(1)의 출력 펄스 신호의 펄스수는, 주기 Tbase미만의 V-F변환값이 되고 있어, 고정밀하게 AD변환을 행하는 것이 가능한, V-F변환을 이용한 AD컨버터를 얻을 수 있다.

또한 디지털값 산출부는, 높은 자릿수 산출부(카운터(4)및 제1레지스터(5))와, 낮은 자릿수 산출부(제3레지스터(10) 및 제2 및 제3감산기 11, 12)와, 높은 자릿수 낮은 자릿수 합성부(6)와, 제2레지스터(7)와, 제1감산기(8)를 구비하고, 현재보다 하나 앞의 샘플링 주기에 있어서의 제2레지스터(7)의 유지값과, 현재의 합성값과의 차분값을, 디지털 신호로서 출력한다. 따라서, 간단한 회로 구성으로 본 실시예에 따른 발명을 구성할 수 있다.

그리고, 높은 자릿수 산출부가 카운터(4)과 제1레지스터(5)를 구비하고, 낮은 자릿수 산출부가 제3레지스터(10)를 구비하고, 낮은 자릿수 산출부가, 샘플링 주기마다, 제3레지스터(10)에 유지된 펄스수와 제1레지스터(5)에 유지된 펄스수의 차이에 의거하여 위상차를 산출한다. 따라서, 간단한 회로 구성으로 본 실시예에 따른 발명을 구성가능하다.

또한, 산출되는 하위 비트(낮은 자릿수)의 최대값이, 상기의 "0"∼"7"과 같이 이 거듭제곱에서 1을 뺀 값이면, 하위 비트를 이진법 이외의 진법으로 변환하지 않고 출력할 수 있어, 회로 구성이 간단하게 된다. 만약에 하위 비트의 최대값이 거듭제곱값에서 1을 뺀 값이 아니면, 이진법 이외의 진법으로 변환할 필요가 있으며, 그 경우는 1og₂((출력 비트수)/A)의 연산 회로가 필요하게 된다.

<실시예 2>

본 실시예는, 실시예 1에 따른 AD컨버터의 변형예이며, 실시예 1에 있어서의 낮은 자릿수 산출부를, 제3레지스터(10), 제2 및 제3감산기 11, 12로 구성하는 대 신에, 하나의 다운 카운터로 구성하는 것이다.

도 8은, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 8에 나타나 있는 바와 같이 본 실시예에 있어서는 다운 카운터(13)가 제3레지스터(10), 제2 및 제3감산기 11, 12를 대신하여 채용되고 있다. 또한, 도 8에 있어서는, 낮은 자릿수 산출부가 다운 카운터(13)로 구성되어 있는 점 이외에, 도 1의 장치구성과 같다.

다운 카운터(13)는, 샘플링 신호 Ps의 활성화 시점부터 BASE-VCO(1) 및 JAW -VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점까지, JAW-VCO(2)의 출력 펄스 신호의 발진에 대응하여 계수한다. 보다 구체적으로는, 다운 카운터(13)의 클록 입력단 T에는, JAW-VCO(2)의 출력 펄스 신호가 주어지고, 그 이네이블 입력단 enabl에는, 동작 제어회로(9)로부터의 출력 S1이 주어진다. 또한 리셋트 입력단 clr에는, 샘플링 신호 Ps가 주어진다.

다운 카운터(13)는, 이네이블 입력단 enabl에 있어서의 신호가 Low에서 Hi로 전환되었을 때 계수가 가능하게 되고, 클록 입력단 T에서의 JAW-VCO(2)의 출력 펄스 신호의 발진에 따라, 수치를 감소시켜 가는 계수를 행하여, 이네이블 입력단 enabl에 있어서의 신호가 Hi에서 Low로 전환되었을 때 계수를 정지한다.

도 9는, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 이 타이밍 차트도, 도 5에 나타낸 타이밍 차트와 마찬가지로, 카운터(4)의 계수값이 "8"∼"23"까지 변화되는 모양을 나타내고, 제1감산기(8)가 현재보다 하나 앞의 샘플링 주기(N-1회째의 샘플링 주기)에 있어서의 제2레지스터(7)의 유지값 "5+7/8"과, 현재의 합성값 "10+4/8"과의 차분값 "4+5/8"을, 상위 비트 및 하위 비트로 구 성되는 디지털 신호로서 출력하는 케이스를 나타내고 있다.

다운 카운터(13)는, 동작 제어회로(9)로부터의 출력 S1이 Low에서 Hi로 전환된 후, 처음의 JAW-VCO(2)의 출력 펄스 신호의 발진(펄스 상승)에 따라 그 계수 초기값을 "7"로 하고, 그 후 순차로, JAW-VCO(2)의 출력 펄스 신호의 발진에 따라, 계수값을 "1" 씩 감소시켜 간다.

지금, X=4로 하면, 카운터(4)의 계수값이 "11"일 때, 처음의 JAW-VCO(2)의 출력 펄스 신호의 발진이 나타나므로, 다운 카운터(13)는, 그 계수값을 "7"로 한다. 그 후에 카운터(4)의 계수값이 "15"일 때, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 상승의 위상이 일치한다. 따라서, 이 때 이네이블 입력단 enabl에 있어서의 신호 S1이 Hi에서 Low로 전환되므로, 다운 카운터(13)는, 그 계수를 정지한다. 이 경우, 다운 카운터(13)의 계수값은 "4"에서 정지하게 된다.

이 다운 카운터(13)에서의 계수정지시의 값은, BASE-VCO(1)의 출력 펄스 신호의 샘플링 주기 내의 최후의 펄스로부터 샘플링 주기의 종점까지의 위상차(즉 도 4의 ③의 부분), 즉 낮은 자릿수가 된다. 예를 들면 Delay 0의 경우에는 다운 카운터(13)에서의 계수정지시의 값이 "0"이 되므로, 낮은 자릿수 산출부로부터 출력되는 낮은 자릿수의 값은, "0"이 되고, Delay 7의 경우에는 다운 카운터(13)에서의 계수정지시의 값이 "7"이 되므로, 낮은 자릿수 산출부로부터 출력되는 낮은 자릿수의 값은, "7"이 된다. 그리고, 다운 카운터(13)는, 리셋트 입력단 clr에 있어서의 샘플링 신호 Ps가 Hi에서 Low로 전환되었을 때 계수값을 리셋트한다.

그외 다른 점의 동작에 대해서는, 실시예 1에 따른 AD컨버터와 같기 때문에 설명을 생략한다.

이와 같이, 낮은 자릿수 산출부를 구성하는 다운 카운터(13)는 샘플링 주기마다, 그 계수값에 의거하여 BASE-VCO(1)의 출력 펄스 신호의 샘플링 주기내의 최후의 펄스부터 샘플링 주기의 종점까지의 위상차를 산출하므로, 간단한 회로 구성으로 본 실시예에 따른 발명을 구성가능하다.

또한, 본 실시예에 있어서는, 디지털 신호의 하위 비트의 산출을, 실시예 1과 같이 샘플링 신호의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점까지 포함되는 BASE-VCO(1)의 출력 펄스 신호의 펄스수에 의거하는 것은 아니고, 샘플링 신호의 활성화 시점부터 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점까지 포함되는 JAW-VCO(2)의 출력 펄스 신호의 펄스수에 근거하여 행해지고 있다.

이와 같이, 하위 비트의 산출은, 실시예 1과 같이, BASE-VCO(1)의 출력 펄스 신호의 펄스수에 의거해서도 행할 수 있으며, 본 실시예와 같이, JAW-VCO(2)의 출력 펄스 신호의 펄스수에 의거해서도 행할 수 있다.

또한, 상기에 있어서는, 낮은 자릿수 산출부를 다운 카운터(13)만으로 구성했지만, 반드시 이러한 구성을 취할 필요는 없고, 예를 들면 낮은 자릿수 산출부를 다운 카운터(13)에 더하여, 같은 신호가 입력되는 클록 입력단 T, 이네이블 입력단 enabl 및 리셋트 입력단 clr를 가지는 업 카운터(도시 생략)로 구성해도 좋다.

그리고, 이 업 카운터를 "1"∼"8"까지 계수 가능하게 해 두면, 다운 카운터(13)의 출력값에 대해서는, N-1회째의 샘플링 주기에 있어서의 도 4의 ③의 부분 의 소수값으로서 이용할 수 있고, 업 카운터의 출력값에 대해서는, N회째의 샘플링 주기에 있어서의 도 4의 ①의 부분의 소수값으로서 이용할 수 있다. 이 경우에는, 합성값 생성부(6), 제2레지스터(7) 및 제1감산기(8)의 구성도 변경하여, 1샘플링 주기에 있어서의 도 4의 ① 내지 ③의 어느 쪽의 부분의 정보도 유지 가능하게 하고, 1샘플링 주기에 있어서의 도 4의 ① 내지 ③의 각 부분을 가산 가능하게 해 두면 된다. 또한, ②의 부분은 제1레지스터(5)의 샘플링 주기 사이에서의 차분을 연산함으로써 용이하게 얻을 수 있다.

<실시예 3>

본 실시예는, 실시예 2에 따른 AD컨버터의 변형예이며, 실시예 2에 있어서, 주기 Tbase와 주기 Tjaw와의 조정이 가능한 주기조정회로를 추가한 것이다.

도 10은, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 10에 나타나 있는 바와 같이 본 실시예에 있어서는, 주기조정회로(14) 및 가산기(141)가 추가되고 있다. 또한, 도 10에 있어서는, 주기조정회로(14) 및 가산기(141)가 추가되고 있는 점 이외에, 도 8의 장치구성과 같다.

도 11은, 주기조정회로(14)의 필요성을 나타내는 타이밍 차트이다. 도 11에 있어서, 신호 JAW_VCO(Fit)와 신호 JAW_VCO(어긋남)가 나타나고 있다. 이 중 전자는, 주기 Tbase와 주기 Tjaw의 비 A:B가 설정값의 8:9로 유지되고 있을 경우의 JAW －VCO(2)의 출력 펄스 신호를 나타내는 것이며, 후자는, 주기 Tbase와 주기 Tjaw의 비 A:B가 설정값의 8:9에서 어긋난 경우의 JAW-VCO(2)의 출력 펄스 신호를 나타내는 것이다. 또한, 신호 JAW_VCO(Fit)와 신호 JAW_VCO(어긋남)의 어느 것도 Delay 0 인 경우의 신호이다.

신호 JAW_VCO(Fit)의 경우, 주기 Tbase와 주기 Tjaw의 비 A:B가 설정값의 8:9로 유지되고 있으므로, 신호 JAW_VCO(Fit)의 8주기분과 BASE-VCO(1)의 출력 펄스 신호의 9주기분이 일치하고 있으며, 그 위상 일치시점은 "correct"로 표시되어 옳은 개소가 된다. 한편, 주기 Tjaw가 약간, 큰 값이 되고 있는 신호 JAW_VCO(어긋남)의 경우에는, "Correct"보다도 빠른 "Error"로 표시된 개소에 위상 일치시점이 어긋나고 있다. 이러한 어긋남이 생기면, 주기 Tbase미만의 V-F변환값을 정학하게 검출할 수 없어, 고정밀한 AD변환을 행할 수 없게 된다.

그래서, 본 실시예에 있어서는, 주기 Tbase와 주기 Tjaw와의 비 A:B가 설정값의 8:9로부터 어긋나 있을 경우에는, 주기조정회로(14) 및 가산기(141)에 의해, 정확한 설정값이 되도록 교정(calibrate)을 행한다.

도 12는, 주기조정회로(14)의 상세구성을 나타내는 도면이다. 주기조정회로(14)는, PLL(Phase Locked Loop)시퀀서(14a)와, BASE-VCO(1)의 출력 펄스 신호의 주기 Tbase에 대응하는 주파수를, B(=9)로 나누는 것에 의해 분주하는 1/9프리스케일러(14b)와, JAW-VCO(2)의 출력 펄스 신호의 주기 Tjaw에 대응하는 주파수를, A(=8)로 나누는 것에 의해 분주하는 1/8프리스케일러(14c)와, 1/9프리스케일러(14b) 및 1/8프리스케일러(14c)의 각 출력의 위상의 비교를 행하는 위상비교기(14d)와, 위상비교기(14d)로부터의 출력을 받는 LPF(Low Pass Filter)(14e)와, LPF(14e)의 출력을 유지가능한 샘플&홀드 회로(14f)를 구비한다.

PLL시퀀서(14a)는, 샘플링 신호 Ps 및 위상차 판정회로(3)의 출력을 받아, 매샘플링 주기의 디지털 값 생성후에 자동적으로 주기조정모드로 들어가고, 주기조정 동작을, 다음의 측정 동작시까지, 즉 샘플링 신호 Ps활성화시까지 계속하는 회로이다.

1/9프리스케일러(14b)는 BASE-VCO(1)의 출력 펄스 신호를 받아, 그 주기 Tbase에 대응하는 주파수를 1/9로 분주하여 위상비교기(14d)에 출력한다. 또한 1/8프리스케일러(14c)는 JAW-VCO(2)의 출력 펄스 신호를 받아, 그 주기 Tjaw에 대응하는 주파수를 1/8로 분주하여 위상비교기(14d)에 출력한다. 또한, 1/9프리스케일러(14b) 및 1/8프리스케일러(14c)는, PLL시퀀서(14a)로부터의 신호 S2a를 그 리셋트 입력단 clr에 받아, 분주 동작을 정지한다.

위상비교기(14d)는, 양 프리스케일러(14b, 14c)의 출력 신호의 위상을 비교하여, 양자의 위상차에 따라 그 출력 S2c의 값을 Hi 또는 Low로 한다. 그리고, 출력 S2c를 받은 LPF(14e)는, 출력 S2c의 적분값을 출력하고, 샘플&홀드 회로(14f)는, PLL시퀀서(14a)로부터의 신호 S2a를 받아, LPF(14e)의 출력을 샘플한다.

샘플&홀드 회로(14f)의 출력은, 신호 S2로서 가산기(141)에 주어진다. 가산기(141)는, 입력 전압 Vin에 샘플&홀드 회로(14f)의 출력값을 가산하여, JAW-VCO(2)의 전압제어신호로 한다.

그리고, 위상비교기(14d)는, 양 프리스케일러(14b, 14c)의 출력 신호의 위상이 일치했을 때, 일치신호 S2b를 출력한다. PLL시퀀서(14a)는, 일치 신호 S2b를 받아 신호 S2a를 활성화시킴으로써 양 프리스케일러(14b, 14c)의 분주 동작을 정지시키고, 샘플&홀드 회로(14f)에 LPF(14e)의 출력을 유지시킨다. 또한, 위상비교 기(14d)는, 1/8프리스케일러(14c)의 출력 신호의 상승엣지가 1/9프리스케일러(14b)의 출력 신호의 상승엣지보다 빠른(JAW측이 빠른)경우, 출력 S2c로서 "Low"를 출력한다. 한편, 1/9프리스케일러(14b)의 출력 신호의 상승엣지가 1/8프리스케일러(14c)의 출력 신호의 상승엣지보다 빠른(BASE측이 빠른)경우, 위상비교기(14d)는 출력 S2c로서 "Hi"를 출력한다. 양 프리스케일러(14b, 14c)의 출력 신호의 위상이 일치하면, 위상비교기(14d)는 출력 S2c를 하이 임피던스로 한다.

즉, 주기조정회로(14)에 있어서는, JAW-VCO(2), 1/8프리스케일러(14c), 위상비교기(14d), LPF(14e)가 1종의 PLL회로를 구성하고 있으며, 1/9프리스케일러(14b)의 출력 신호 및 1/8프리스케일러(14c)의 출력 신호의 위상 일치를 검출할 때까지, 샘플&홀드 회로(14f)의 출력값을 변동시킨다. 그리고, 양 프리스케일러(14b,14c)의 출력 신호의 위상일치를 검출했을 때에는, 주기 Tbase와 주기 Tjaw의 비 A:B가 설정값의 8:9에 일치했다고 하여, 그 시점에서의 샘플&홀드 회로(14f)의 출력값을 전압 보정값으로서 입력 전압 Vin에 더하여, 전압제어신호로 하는 것이다.

본 실시예에 따른 발명에 의하면, 1/9프리스케일러(14b)가 BASE-VCO(1)의 출력 펄스 신호의 주기 Tbase에 대응하는 주파수를 B로 나누는 것에 의해 분주하고, 1/8프리스케일러(14c)가 JAW-VCO(2)의 출력 펄스 신호의 주기 Tjaw에 대응하는 주파수를 A로 나누는 것에 의해 분주한다. 그리고, 위상비교기(14d)는 양 프리스케일러(14b, 14c)의 각 출력의 위상의 비교를 행하여, 위상비교기(14d)로부터의 출력이, LPF(14e)를 통해 주기 Tjaw의 제어에 이용된다. 따라서, 주기 Tbase와 주기 Tjaw가 A:B의 비를 유지하도록, 피드백이 걸려 주기 Tbase 및 Tjaw의 조정이 가능 하다.

또한, 상기에 있어서는, 주기 Tjaw를 입력 전압 Vin에 더해서 LPF(14e)로부터의 출력에 의해서도 제어하는 구성으로 했지만, 주기 Tbase쪽을 LPF(14e)로부터의 출력에 의해서도 제어하는 구성으로 하거나, 또는, 주기 Tbase 및 Tjaw의 양쪽을 LPF(14e)로부터의 출력에 의해서도 제어하는 구성으로 해도 된다. 즉, 가산기(141)에 의한 샘플&홀드 회로(14f)의 출력의 인가를, JAW-VCO(2)로의 입력 전압 Vin이 아닌, BASE-VCO(1)로의 입력 전압 Vin에, 또는, BASE-VCO(1) 및 JAW-VCO(2)의 양쪽으로의 입력 전압 Vin에 행해도 된다.

또한 BASE-VCO(1) 및 프랑스W-VCO(2)의 발진 출력을 추출하여, 외부의 PLL 회로(도시 생략)에 주고, 가산기(141)에 의한 외부 PLL회로의 출력의 인가를 행하는 구성으로 해도 된다.

또한 가산기(141)를 통한 입력 전압 Vin의 전압증감이라는 방법이 아니더라도, 예를 들면 BASE-VCO(1) 및 JAW-VCO(2)를 구성하는, 도 6의 각 인버터 내의 CMOS트랜지스터의 임계값을 기판 바이어스 효과에 의해 변경하고, 지연량을 제어하는 방법을 채용해도 된다.

<실시예 4>

본 실시예도 실시예 2에 따른 AD컨버터의 변형예이며, 실시예 2에 있어서, BASE-VCO(1)의 출력 펄스 신호에 소정의 지연량을 부가하는 지연회로를 추가한 것이다.

도 13은, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 13에 나타나 있는 바와 같이, 본 실시예에 있어서는, 딜레이 추가 회로(15)가 추가되고 있다. 또한 BASE－VCO(1)에 지연 조정 입력 신호가 주어지고, 제2레지스터(7)의 리셋트 입력단 clr에는 지연 조정 모드 신호가 주어지고 있다. 또한, 도 13에 있어서는, 딜레이 추가 회로(15), 지연 조정 입력 신호 및 지연 조정 모드 신호가 추가되고 있는 점 외에, 도 8의 장치 구성과 동일하다.

도 14 및 도 15는, 딜레이 추가 회로(15)의 필요성을 나타내는 타이밍 차트이다. 우선, 도 14에 있어서는, 동작 제어회로(9)는 샘플링 신호 Ps의 활성화에 따라 바로 그 출력 S1을 활성화하고, 그에 따라 Delay 0인 경우의 JAW-VCO(2)의 출력 펄스 신호가 발진을 정상으로 개시하는 경우를 나타내고 있다.

한편, 도 15에 있어서는, 동작 제어회로(9)는 샘플링 신호 Ps의 활성화에 따라, 지연량 D1만큼 지연하여 그 출력 S1을 활성화했을 경우를 나타내고 있다. 이 경우, Delay 0인 경우의 JAW-VCO(2)의 출력 펄스 신호의 발진 개시가 지연량 D1만큼 지연하므로, 본래는 8번째의 JAW-VCO(2)의 출력 펄스 신호의 발진에서 위상일치해야 할 곳이, 5번째의 발진에서 위상일치하게 되어 잘못된 위상 일치점을 검출하게 된다.

그래서, 본 실시예에 있어서는, 샘플링 신호 Ps의 활성화 JAW-VCO(2)의 출력 펄스 신호의 발진 개시 사이에 발생하는 지연량을 미리 계측해 두고, 그 지연량과 같은 양의 지연을 딜레이 추가 회로(15)에서 발생시켜, BASE-VCO(1)의 출력 펄스 신호에 지연을 부가한다. BASE -VCO(1)의 출력 펄스 신호에 지연을 부가하면, 도 15에 있어서, JAW-VCO(2)의 출력 펄스 신호의 발진 개시가 지연량 D1만큼 지연하고 있어도, BASE-VCO(1)의 출력 펄스 신호에도 같은 양만큼 지연이 생기고 있으므로, 잘못된 위상 일치점을 검출하지 않는다.

샘플링 신호 Ps의 활성화와 JAW-VCO(2)의 출력 펄스 신호의 발진 개시와의 사이에 생기는 지연량의 계측에 있어서는, 우선 BASE-VCO(1)에 Enable 단자(지연 조정입력)를 설치하여(도 6의 2입력 NAND회로 G2a의 전원전위 VDD가 주어진 다른 쪽 입력단을 Enable 단자라고 한다), BASE-VCO(1)의 출력 펄스 신호의 위상과 JAW－VCO(2)의 출력 펄스 신호의 위상을 맞추어 발진 개시할 수 있도록 한다.

이 Enable 단자에 부여하는 조정 입력 신호는, Hi이네이블로 하고, 통상 동작시에는 Hi, 즉 전원전위 VDD가 주어지도록 한다. 한편, 지연 조정 모드시에는, 이 Enable단자에 샘플링 신호 Ps를 입력한다. 또한, 생성한 소수부의 출력값을 그대로 AD컨버터의 출력으로 하므로, 제2레지스터(7)의 리셋트 입력단 clr을 지연 조정 모드 신호 입력단으로서 이용하고, 지연 조정 모드 시에 리셋트 입력단 clr을 Hi로 하는 것으로, 제2레지스터(7)의 출력을 강제적으로 0으로 한다.

지연 조정 모드 시에는, BASE-VCO(1) 및 JAW-VCO(2)의 모두가, 샘플링 신호 Ps에 의거하여 발진을 개시하므로, BASE-VCO(1)의 출력 펄스 신호의 위상과 JAW-VCO(2)의 출력 펄스 신호의 위상이 맞춰진 상태에서 발진을 개시하게 된다. 이 상태에서 제1감산기(8)의 출력값을 검출하면, 샘플링 신호 Ps의 활성화와 JAW-VCO(2)의 출력 펄스 신호의 발진 개시 사이에 발생하는 지연량의 계측을 할 수 있다. 또한, 입력 전압 Vin의 값을 바꾸어, 입력 전압 Vh가 높을 때나 낮을 때도 지연값이 같아지도록, 딜레이 추가 회로(15)의 지연량을 조절한다.

도 16은, 딜레이 추가 회로(15)의 상세구성을 나타내는 도면이다. 도 16에 나타나 있는 바와 같이, 딜레이 추가 회로(15)는 예를 들면, DA컨버터(15a)와, 인버터(15b, 15c)로 구성가능하다.

인버터(15b, 15c)의 전원전압 입력에는, DA컨버터(15a)의 출력이 주어지고 있다. 그리고, 인버터 15b의 입력으로서 BASE-VCO(1)의 출력 펄스 신호가 주어지고, 인버터 15c의 입력으로서 인버터 15b의 출력이 주어진다. 인버터15c의 출력은, 카운터(4) 및 위상차 판정회로(3)에 주어진다. 인버터(15b, 15c)는, 전원전압에 따라 그 동작 속도가 변화되므로, DA컨버터(15a)의 출력값에 의해 지연량을 제어가능하다.

DA컨버터(15a)의 입력에는, AD컨버터의 출력을 받는 제어 CPU나 제어 시퀀서등(도시 생략), AD컨버터의 교정을 제어하는 회로로부터 신호 S3을 주면 된다.

실시예에 따른 발명에 의하면, 딜레이 추가 회로(15)는 BASE-VCO(1)의 출력 펄스 신호에 소정의 지연량을 부가하고, 그 소정의 지연량이라 함은, 미리 계측된 샘플링 신호 Ps의 활성화와 JAW-VCO(2)의 출력 펄스 신호의 발진 개시 사이에 생기는 지연량이다. 샘플링 신호 Ps의 활성화 후 바로 JAW-VCO(2)의 출력 펄스 신호의 발진이 개시하지 않는 경우라도, BASE-VCO(1)의 출력 펄스 신호에 그만큼 지연량이 부가되므로, 샘플링 신호 Ps의 활성화와 JAW-VCO(2)의 출력 펄스 신호의 발진 개시 사이에 생기는 지연을 소거할 수 있으며, BASE－VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상의 일치를 보다 고정밀하게 검출할 수 있다.

또한, 딜레이 추가 회로(15)를 상기한 바와 같이 BASE-VCO(1)의 출력 펄스 신호에 지연을 부가하는 이외에도, JAW-VCO(2)의 출력 펄스 신호에도 독립하여 별개의 지연을 부가하도록 구성해도 좋다. 그 밖에도, 딜레이 추가 회로(15)를 상기한 바와 같이 BASE-VCO(1)나 JAW-VCO(2)의 출력 펄스 신호에 지연을 부가하는 타입으로 하는 이외에, 예를 들면 도 10의 가산기(141)와 같은 방법으로, BASE-VCO(1)이나 JAW-VCO(2)로의 입력 전압 Vin에 전압을 가산하는 타입으로 해도 된다. 또한 그것 이외에도, 예를 들면 BASE-VCO(1) 및 JAW-VCO(2)를 구성하는, 도 6의 각 인버터 내의 CMOS트랜지스터의 임계값을 기판 바이어스 효과에 의해 변경하고, 지연량을 제어하는 방법을 채용해도 좋다.

<실시예 5>

본 실시예는, 실시예 1 및 2에 따른 AD컨버터의 변형예이며, 실시예 1 및 2에 있어서의 위상차 판정회로(3) 및 낮은 자릿수 산출부(제3레지스터(10)와 제2 및 제3감산기 11, 12 또는 다운 카운터(13))를 일체화한 구성으로 하는 것이다.

도 17은, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 17에 나타나 있는 바와 같이 본 실시예에 있어서는, 위상차 검출 회로(3) 및 낮은 자릿수 산출부를 대신하여, 1비트 8엔트리 쉬프트 레지스터(16) 및 인코더(17)가 채용되고 있다. 또한 동작 제어회로(9)를 대신하여 동작 제어회로(90)가 채용되고 있다. 또한, 도 17에 있어서는, 1비트 8엔트리 쉬프트 레지스터(16), 인코더(17) 및 동작 제어회로(90)가 채용되고 있는 점 이외에, 도 1 및 도 8의 장치구성과 동일하다.

본 AD컨버터에 있어서는, 2개의 VCO의 발진 출력의 위상의 전후관계도 판정가능한 위상차 판정회로로서, 1비트 8엔트리 쉬프트 레지스터(16) 및 인코더(17)를 사용한다. 본 발명에서는, JAW-VCO(2)의 출력 펄스 신호와 BASE-VCO(1)의 출력 펄스 신호의 위상관계가 변화되는 개소를 정확히 검출해야만 한다. 일반적인 S-R플립플롭 방식의 위상차 판정회로에서는, 2개의 펄스간의 위상거리를 나타내는 것은 가능하지만, 위상이 일치하거나 또는 추월한 개소, 즉 위상의 앞뒤를 정확하게 검출하는 데에는 적합하지 않다.

2개의 VCO의 발진 출력의 위상차의 변화를 판정하기 위해서는, 판정하는 개소의 전후의 VCO의 출력 펄스 신호에 있어서의 위상관계의 시계열 변화를 기억해 두고, 기억한 상태와 새로운 위상관계를 대조하여, 위상관계의 변화점을 검출하면 된다. 본 실시예에서, 1비트 8엔트리 쉬프트 레지스터(16) 및 인코더(17)를 채용 하는 것은 이러한 이유 때문이다.

도 18은, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 도 18에 있어서는, 동작 제어회로(90)는 샘플링 신호 Ps의 활성화에 따라 출력 S1a를 활성화시키는 모양 및 Delay 0∼Delay 7의 각 경우의 JAW-VCO(2)의 출력 펄스 신호가 발진을 행하는 모양을 나타내고 있다.

도 19는, 동작 제어회로(90), 1비트 8엔트리 쉬프트 레지스터(16) 및 인코더(17)의 상세구성을 나타내는 도면이다. 동작 제어회로(90)는, 카운터(90a)를 가지고 있다. 1비트 8엔트리 쉬프트 레지스터(16)는, 직렬로 접속된 레지스터 16a∼16h를 가지고 있다. 인코더(17)는 2입력 AND회로 17a∼17h 및 8-to-3의 프라이어리티 인코더(17i)를 가지고 있다.

카운터(90a)는 그 클록 입력단 T에 JAW-VCO(2)의 출력 펄스 신호를 받고, 또 한 리셋트 입력단 clr에 샘플링 신호 Ps를 받는다. 카운터(90a)의 출력 S1a는, 1비트 8엔트리 쉬프트 레지스터(16)내의 전체 레지스터 16a∼16h의 각 이네이블 단자enabl에 주어진다.

1비트 8엔트리 쉬프트 레지스터(16)내의 전체 레지스터 16a∼16h의 각 클록 입력단 T에는, JAW-VCO(2)의 출력 펄스 신호가 주어진다. 그리고, 초단의 레지스터(16a)의 신호 입력단 D에는 BASE-VCO(1)의 출력 펄스 신호가 주어지고, 그 출력은 2단째의 레지스터(16b)의 신호 입력단 D에 주어진다. 이후의 레지스터(16b∼16h)의 각 단에 있어서도 마찬가지로, 전단의 출력이 후단의 입력단 D에 주어진다.

인코더(17)내의 2입력 AND회로(17a)의 한쪽 입력단에는 초단 레지스터(16a)의 출력이 주어지고, 다른쪽 입력단에는 2단째의 레지스터(16b)의 출력이 반전하여 주어진다. 2입력 AND회로(17b)의 한쪽 입력단에는 2단째의 레지스터(16b)의 출력이 주어지고, 다른쪽 입력단에는 3단째의 레지스터(16c)의 출력이 반전하여 주어진다. 이후, 마찬가지로 하여 2입력 AND회로 17c∼17h에 있어서는, 대응하는 단의 레지스터 16c∼16h의 출력이 그 한쪽 입력단에 주어지고, 다른쪽 입력단에는 일단 후의 레지스터 16d∼16h(2입력 AND회로 17h에 관해서는 초단으로 되돌아가 레지스터 16a)의 출력이 반전하여 주어진다. 그리고, 8-to-3 프라이어티 인코더(17i)는, 2입력 AND회로 17a∼17h의 출력(어느 하나의 회로만이 Hi를 출력하는 8비트 신호를 형성한다)을 받고, "0"∼ "7"의 3비트의 하위 비트 출력으로 변환한다.

도 20은, 동작 제어회로(90), 1비트 8엔트리 쉬프트 레지스터(16) 및 인코더(17)의 동작을 나타내는 타이밍 차트이다. 우선, 동작 제어회로(90)안의 카운 터(90a)는, 1비트 8엔트리 쉬프트 레지스터(16)의 엔트리수인 8회분의 계수를, JAW-VCO(2)의 출력 펄스 신호의 하강 엣지에 따라 행한다.

1비트 8엔트리 쉬프트 레지스터(16)안의 레지스터(16a)는, JAW-VCO(2)의 출력 펄스 신호의 발진에 따라 차례차례로, BASE-VCO(1)의 출력 펄스 신호의 Hi 또는 Low의 값을 유지(샘플링)해 간다. 그리고, 유지한 정보를, 후단의 레지스터 16b∼16h로 이행시켜 간다. 이 정보의 이행은, 카운터(90a)의 계수분인 8회분 행해진다.

그러면, 카운터(90a)가 8회 계수한 시점에서의, 1비트 8엔트리 쉬프트 레지스터(16)안의 레지스터 16a∼16h에 유지된 정보는, 도 20의 SFR패턴 0∼ SFR패턴 7에 나타나 있는 바와 같이, 도 18에 있어서의 Delay 0∼Delay 7의 각 경우에 대응한, 특유의 Hi, Low의 패턴을 나타내게 된다. 즉, 도 18에 있어서의 Delay 0의 경우를 예로 들면, 레지스터 16a가, JAW-VCO(2)의 출력 펄스 신호의 발진에 따라 차례차례로, BASE-VCO(1)의 출력 펄스 신호의 Hi 또는 Low의 값을 샘플링해 가면, 도 18에 나타내는 "Hi", "Hi"，"Hi", "Low"，"Low"，"Low", "Low"，"Hi"의 패턴이 된다. 이 패턴은, 도 20의 SFR패턴 0에 상당하고, 그 밖의 도 18의 Delay 1∼Delay 7의 각 경우에 관해서도, 각각 도 20의 SFR패턴 1∼SFR패턴 7에 상당하게 된다.

그리고, 인코더(17)내의 2입력 AND회로 17a∼17h는, SFR패턴 0∼SFR패턴 7의 각 경우에 따라, 어느 하나의 회로만이 Hi를 출력하고, 다른 쪽은 Low를 출력하는 8비트 신호를 생성한다. 예를 들면 SFR패턴 0인 경우, 2입력 AND회로 17a ∼17h는, "Low"，"Low"， "Hi"，"Low", "Low"， "Low"， "Low"，"Low"의 패턴의 8비트 신호를 생성한다.

그리고, 8-to-3 프라이어티 인코더(17i)는, 이 8비트 신호를, 미리 정해진 대응값(즉, SFR패턴 0의 패턴의 경우에는 지연량 "0", SFR패턴 1의 패턴의 경우에는 지연량 "1",·‥,SFR패턴 7의 패턴의 경우에는 지연량 "7")으로 변환하고, 하위 비트의 정보로서 출력하는 것이다.

도 20의 SFR패턴 0∼SFR패턴 7의 각 패턴 중, 신호가 Low에서 Hi로 변화되고 있는 부분은, 도 18의 Delay 0∼Delay 7의 각 경우의 위상일치 개소에 대응하고 있으며, SFR 패턴 0∼SFR패턴 7의 각 패턴으로부터, 위상 일치시점을 판정하면, 그 판정 결과는 신뢰할 수 있게 된다. 양 VCO의 출력 펄스 신호의 위상거리로부터 위상일치를 판정하는 것이 아니고, JAW-VCO(2)의 출력 펄스 신호의 발진을 샘플링 타이밍으로 한 BASE-VCO(1)의 출력 펄스 신호의 패턴으로부터 위상일치를 판정하여, 위상의 앞뒤를 판정할 수 있기 때문이다.

즉, 본 실시예에 있어서는, BASE-VCO(1)의 출력 펄스 신호를 1비트 8엔트리 쉬프트 레지스터(16)의 신호 입력으로 하고, JAW-VCO(2)의 출력 펄스 신호를 1비트 8엔트리 쉬프트 레지스터(16)의 클록 입력으로 하여, 인코더(17)에, 1비트 8엔트리 쉬프트 레지스터(16)의 출력 패턴에 대응한 수치를 위상차로서 출력시키는, 낮은 자릿수 산출부의 구성을 취하고 있다.

1비트 8엔트리 쉬프트 레지스터(16)의 출력 패턴은, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점에 따라 다르기 때문에, 인코더(17)에 있어서의 출력 수치를 1비트 8엔트리 쉬프트 레지스터(16)의 출력 패턴의 각 경우의 위상차와 대응시켜 두는 것으로, 적절한 위상차를 출력가능하다. 따라 서, 간단한 회로 구성으로 본 발명에 따른 AD컨버터를 구성가능하다.

또한, 1비트 8엔트리 쉬프트 레지스터(16) 대신에, 8출력 멀티플렉서와 8개의 레지스터를 설치하여, 동작 제어회로(90)의 신호 S1a의 수치에 따라, 8출력 멀티플렉서가 대응하는 8개의 레지스터 중 어느 것으로 순차로, 샘플링 값을 기억시켜 가는 구성을 채용해도 좋다.

<실시예 6>

본 실시예는, 실시예 1∼5에 따른 AD컨버터의 변형예이며, 실시예 1∼5에 있어서의, 카운터(4) 및 제1레지스터(5)로 구성하고 있는 높은 자릿수 산출부를, 카운터(4) 및 쉬프트 레지스터로 구성하고, 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정하는 구성으로 한 것이다.

도 21은, 본 실시예의 높은 자릿수 산출부의 필요성을 나타내는 타이밍 차트이다. 도 21에 있어서는, 도 1 및 도 8에 있어서의 제1레지스터(5)가 카운터(4)의 계수값을 취하는 타이밍에 문제가 생기는 경우를 나타내고 있다.

샘플링 신호 Ps의 활성화 시점이 BASE-VCO(1)의 활성화 시점에 근접할 경우, 카운터(4)에 있어서의 BASE-VCO(1)의 펄스수 입력이, 도 21에 있어서의 ①의 타이밍에서 행해지는 지 또는 ②의 타이밍에서 행해지는 지에 따라, 제1레지스터(5)에 유지되는 카운트 값이 달라진다(도 21에서는 "1 또는 2"로 표시). 이러한 카운터(4)에 있어서의 입력 타이밍의 어긋남은, BASE-VCO(1)의 발진 타이밍으로의 지터 혼입이나, 샘플링 신호 Ps로의 지터 혼입 등에 의해 일어날 수 있다.

또한 상기와 같은 지터 혼입이 있으면, 카운터(4)에 있어서의 펄스수 입력 뿐만 아니라, 도 21에 있어서의 ③ 및 ④에 나타나 있는 바와 같이 양 VCO의 출력 펄스 신호의 위상차의 검출에 있어서도, 위상 일치시점이 달라진다(도 21에서는 "7/8 혹은 0/8으로 표시). 그리고, 도 21에 있어서의 ① 및 ②에, ③ 및 ④가 조합되면, "2+7/8"과 "1+0/8"과 같이, 그 검출값에 큰 편차가 발생하게 된다.

그래서, 본 실시예에 있어서는, 지터로의 내성이 강한 AD컨버터를 실현한다. 도 22는, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 22에 나타나 있는 바와 같이 본 실시예에 있어서는, 실시예 5에 있어서의 제1레지스터(5)를 대신하여, 18비트 8엔트리 쉬프트 레지스터(18), BASE선택 멀티플렉서(19) 및 제3 및 제4감산기 12, 20이 채용되고 있다. 또한, 도 22에 있어서는, 18비트 8엔트리 쉬프트 레지스터(18), BASE선택 멀티플렉서(19) 및, 제3 및 제4감산기 12 및 20이 채용되고 있는 점 이외에, 도 17의 장치구성과 같다.

본 AD컨버터에 있어서는, 18비트 8엔트리 쉬프트 레지스터(18)가 JAW-VCO(2)의 출력 펄스 신호의 하강 타이밍에서, 카운터(4)의 계수값의 시계열 변화를 유지하고(또한, "18"라 함은, 카운터(4)의 출력이 18비트 신호인 경우를 상정하고 있다. 물론, 카운터(4)의 출력 비트수에 따른 다른 비트값이어도 상관없다), BASE 선택 멀티플렉서(19)는 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 주기마다, 18비트 8엔트리 쉬프트 레지스터(18)에 기억된 카운터(4)의 계수값 중 펄스 신호의 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 선택한다. 그리고, 연산부를 구성하는 제3 및 제4감산기 12, 20 가, BASE선택 멀티플렉서(19)에 의해 선택된 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정한다.

이것은 즉, 18비트 8엔트리 쉬프트 레지스터(18)가 샘플링 주기마다, 펄스 신호의 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 적어도 유지하고, 높은 자릿수 산출부가, 샘플링 주기마다, 18비트 8엔트리 쉬프트 레지스터(18)에 유지된 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정하는 것을 의미한다.

도 23은, 동작 제어회로(90), 18비트 8엔트리 쉬프트 레지스터(18) 및 BASE선택 멀티플렉서(19)의 상세구성을 나타내는 도면이다. 동작 제어회로(90)는, 도 19에 나타낸 것과 동일한 카운터(90a)를 가지고 있다. 18비트 8엔트리 쉬프트 레지스터(18)는, 직렬로 접속된 레지스터 18a∼18h를 18비트분(도 23에서는 1비트분만 나타낸다) 가지고 있다.

카운터(90a)는 그 클록 입력단 T에 JAW-VCO(2)의 출력 펄스 신호를 받고, 또한 리셋트 입력단 clr에 샘플링 신호 Ps를 받는다. 카운터(90a)는, 1비트 8엔트리 쉬프트 레지스터(16) 및 18비트 8엔트리 쉬프트 레지스터(18)의 엔트리수인 8회분의 계수를, JAW-VCO(2)의 출력 펄스 신호의 하강 엣지에 따라 행한다. 카운터(90a)의 출력 S1a는, 18비트 8엔트리 쉬프트 레지스터(18)내의 1비트 분의 전체 레지스터 18a∼18h의 각 이네이블 단자 enabl 및 다른 각 비트분의 전체 레지스터(도시 생략)의 각 이네이블 단자에 주어진다.

18비트 8엔트리 쉬프트 레지스터(18)내의 1비트 분의 전체 레지스터(18a∼18h)의 각 클록 입력단 T 및 다른 각 비트 분의 전체 레지스터(도시 생략)의 각클록 입력단에는, JAW-VCO(2)의 출력 펄스 신호가 주어진다. 그리고, 초단의 레지스터(18a)의 신호 입력단 D에는, 카운터(4)의 계수값의 18비트 중 1비트 분의 신호가 주어지고, 그 출력은 2단째의 레지스터(18b)의 신호 입력단 D에 주어진다. 이후의 레지스터 18b ∼18h의 각 단에 있어서도 마찬가지로, 앞단의 출력이 후단의 입력단 D에 주어진다. 또한 도시하지 않은 다른 각 비트 분의 전체 레지스터에 있어서도 마찬가지로, 초단의 레지스터의 신호 입력단에, 카운터(4)의 계수값의 18비트 중 대응하는 비트의 신호가 주어지고, 이후의 레지스터 각 단에 있어서도 마찬가지로, 전단의 출력이 후단의 입력단에 주어진다.

또한, 18비트 8엔트리 쉬프트 레지스터(18)는, JAW-VCO(2)의 출력 펄스 신호의 발진중 하강 엣지에 따라 순차로, 카운터(4)의 값을 유지(샘플링)해 간다. 그리고, 유지한 정보를, 후단의 18비트 분의 각 단의 레지스터로 이행시킨다. 이 정보의 이행은, 카운터(90a)의 계수분인 8회분 행해진다.

BASE선택 멀티플렉서(19)에는, 1비트 분의 초단 레지스터(18a)의 출력 및 다른 17비트 분에 대응하는 각 초단 레지스터(도시 생략)의 출력을 한꺼번에 통합한 18비트 신호 DO가 주어진다. 마찬가지로, 2단째의 레지스터(18b) 및 다른 17비트 분에 대응하는 각 2단째 레지스터(도시 생략)의 출력을 한꺼번에 통합한 18비트 신호 D1이 BASE선택 멀티플렉서(19)에 주어지고, 이후의 각 단에 있어서도, 동일한 18비트 신호 D2∼D7이 BASE선택 멀티플렉서(19)에 주어진다.

도 24는, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 도 24에 있어서는, 동작 제어회로(90)는 샘플링 신호 Ps의 활성화에 따라 출력 S1a를 활성화시키고, 그 출력 S1a를 JAW-VCO(2)의 출력 펄스 신호에 동기하여 소정회수만 발진하고, 그것에 따라 18비트 8엔트리 쉬프트 레지스터(18)가 카운터(4)의 값의 시계열 변화를 유지해 간다.

도 24의 상반부에 있어서는, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호가 Delay=0의 위상관계의 경우를 나타내고, 1비트 8엔트리 쉬프트 레지스터(16)가 도 20의 SFR패턴 0을 출력하는 것이 나타나고 있다. 1비트 8엔트리 쉬프트 레지스터(16)가 SFR패턴 0을 출력함으로써, 인코더(17)는 하위 비트의 값으로서 "0"을 출력한다.

인코더(17)이 하위 비트의 값으로서, "0"을 출력하면, BASE선택 멀티플렉서(19)는, 그 값을 받아서 18비트 신호 DO∼D7 중 대응하는 정보를, 제4감산기(20)에 출력한다. 이 경우에는, 18비트 8엔트리 쉬프트 레지스터(18)내의 가장 새로운 정보인 18비트 신호 DO의 정보(카운터(4)의 값 "11"의 정보)가 BASE선택 멀티플렉서(19)에 의해 선택된다. 도 24에 있어서는, 이것이 레지스터 8th로서 나타내고 있다.

또한, 인코더(17)가 하위 비트의 값으로서 "1"을 출력했을 경우에는, BASE선택 멀티플렉서(19)는 18비트 신호 D1을, 인코더(17)가 하위 비트의 값으로 "2"를 출력했을 경우에는, BASE선택 멀티플렉서(19)는 18비트 신호 D2를, …, 인코더(17) 가 하위 비트의 값으로서 "7"을 출력했을 경우에는, BASE선택 멀티플렉서(19)는 18비트 신호 D7을 각각 출력한다.

BASE선택 멀티플렉서(19)로부터의 출력값으로부터는, 제3감산기(12)를 통해 "9"로부터 인코더(17)의 출력값이 감산된 계산 결과가 제4감산기(20)로 감산된다. 즉, 인코더(17)가 하위 비트의 값으로서 "0"을 출력했을 경우, 제3감산기(12)는,"9",-"0"="9"를 출력하고, 제4감산기(20)는, "11"- "9"＝ "2"를 출력한다. 그리고, 이 "2"와, 하위 비트인 "0/8"과의 합성값 "2+0/8"이, 제2레지스터(7)로 유지된다.

제2레지스터(7)에서 유지된 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있으며, 인코더(17)가 출력한 하위 비트가 "0"인 경우, 도 24에 나타내는 바와 같이 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 펄스수는 "2"가 되고 있다.

또한, 도 24의 하반부에 있어서, BASE선택 멀티플렉서(19)에 의해 18비트 신호 DO의 정보가 선택될 경우(레지스터 8th)에 더해서, 가정적으로, 위상차 "0"이면서, 18비트 신호 D1∼D7의 정보가 선택될 경우를 레지스터 7th∼레지스터 1st로서 나타내고 있다.

레지스터 8th∼레지스터 1st를 보면 알 수 있는 바와 같이, 18비트 8엔트리 쉬프트 레지스터(18)는 JAW-VCO(2)의 펄스 신호의 하강 엣지에 따라 카운터(4)의 값을 샘플링하므로, 레지스터 8th의 경우에는, 카운터(4)가 "11"의 값을 출력하기 시작하여, 다음에 "12"의 값을 출력할 때까지의 정확히 중간시점에, 그 샘플링 타 이밍이 위치하게 된다.

그러나 레지스터 4th의 경우에는, 카운터(4)가 "6"의 값을 출력하는 것을 끝내거나 또는, "7"의 값을 출력하기 시작하는 시점에, 그 샘플링 타이밍이 위치하게 된다. 이 경우에는, 도 21에 나타나 있는 바와 같은, 카운트 값이 "1" 올라갈지 그렇지 않을 지의 문제가 생긴다. 도 24에 있어서는, 이러한 18비트 8엔트리 쉬프트 레지스터(18)에 있어서의 샘플링값 부정을 "XX"로 나타내고 있다.

즉, 레지스터 8th의 경우에는, 18비트 8엔트리 쉬프트 레지스터(18)가, 위상 일치시점부터 가장 먼 시점, 즉 주기 Tjaw의 반주기 어긋난 시점에 카운터(4)의 값을 샘플링하고 있는 것에 대해, 레지스터 4th의 경우에는, 위상 일치시점과 동시 혹은 그 근방에서 카운터(4)의 값을 샘플링하게 되는 것이다.

따라서, 본 실시예에 있어서는, 인코더(17)에 의해 출력하는 하위 비트의 값 "0"∼ "7"과, BASE선택 멀티플렉서(19)에 의해 선택된 18비트 신호 DO∼D7을, 적절히 대응시키는 것에 의해, 하위 비트의 값이 "0"∼ "7"의 어느 것이어도, 18비트 8엔트리 쉬프트 레지스터(18)에, 위상 일치시점부터 가장 먼 시점, 즉 주기 Tjaw의 반주기 어긋난 시점에서 카운터(4)의 값을 샘플링시켜, 도 21과 같은 샘플링 타이밍의 어긋남에 의한 카운터(4)의 값이 불확정하게 되는 것을 방지할 수 있다.

또한, 도 24의 레지스터 8th에 있어서, JAW-VCO(2)의 출력 펄스 신호에 지터가 발생하고, SFR 패턴 0의 8th의 값 Hi가 예를 들면 1클록분 지연하여, 뒤에 어긋난다고 하면, 도 20의 인코딩 규칙에 의해, 인코더(17)는 SFR패턴 7, 즉, Delay=7로서 인코딩을 행한다. 이 경우, BASE선택 멀티플렉서(19)는, 레지스터 1st(값 "3"), 제3감산기(12)는 "9"- "7"＝값 "2", 제4감산기(20)(상위 비트)는, "3"－"2"=값 "1"을 출력한다. 즉, 이와 같이 1클록분 정도의 지연이 있을 경우라도, 그 때에 제2레지스터(7)에 유지되는 데이터는 "1+7/8"이 된다. 이 값은, 옳은 값 "2+0/8"에 대하여, 1클록 분의 지연만 가지고 있으며, 도 21의 경우와 같이, 크게 값이 달라지는 경우는 없다.

본 실시예에 따른 발명에 의하면, 높은 자릿수 산출부는, 샘플링 주기마다, 18비트 8엔트리 쉬프트 레지스터(18)에 유지된, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정한다.

도 21의 경우와 같이, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를, 샘플링 신호 Ps의 활성화에 근거하여 특정할 경우는, BASE-VCO(1)의 출력 펄스 신호의 활성화와 샘플링 신호 Ps의 활성화가 근접할 때, 높은 자릿수 산출부에 있어서 산출 오차가 생기기 쉽지만, 18비트 8엔트리 쉬프트 레지스터(18)에 유지된, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 펄스수를 특정하므로, 높은 자릿수 산출부에 있어서 산출 오차가 생기지 않는다.

또한 본 실시예에 따른 발명에 의하면, 18비트 8엔트리 쉬프트 레지스터(18) 는, 카운터(4)의 계수값을 받아, 샘플링 주기마다, BASE-VCO(1) 및 JAW－VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 적어도 유지가능하며, 높은 자릿수 산출부가, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 선택하는 BASE선택 멀티플렉서(19)와, BASE선택 멀티플렉서(19)에 의해 선택된 카운터(4)의 계수값(18비트 신호DO∼D7) 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정하는 연산부(제3 및 제4감산기 12, 20)를 더 구비한다. 따라서, 간단한 회로 구성으로 본 실시예에 따른 발명을 구성가능하다.

또한, 18비트 8엔트리 쉬프트 레지스터(18)의 대신에, 8출력 멀티플렉서와 8개의 레지스터를 18비트분 설치하고 동작 제어회로(90)의 신호 S1a의 수치에 따라, 각 비트에 있어서, 8출력 멀티플렉서가 대응하는 8개의 레지스터 중 어느 하나에 순차로, 샘플링 값을 기억시켜 가는 구성을 채용해도 좋다.

<실시예 7>

본 실시예는 실시예 2 및 6에 따른 AD컨버터의 변형예이며, 실시예 6에 있어서의 18비트 8엔트리 쉬프트 레지스터(18), 1비트 8엔트리 쉬프트 레지스터(16), 인코더(17) 및 동작 제어회로(90)를 대신하여, 실시예 2에 나타낸 제1레지스터(5) 및 다운 카운터(13) 및 본 실시예에서 처음 나타난, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상 일치시점을 검출했을 때, 제1레지스터(5)에 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시키 는 검출부를 설치한 것이다.

도 25는, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 25에 나타나 있는 바와 같이 본 실시예에 있어서는, 실시예 6에 있어서의 18비트 8엔트리 쉬프트 레지스터(18), 1비트 8엔트리 쉬프트 레지스터(16), 인코더(17) 및 동작 제어회로(90)를 대신하여, 제1레지스터(5), 다운 카운터(13), 제4레지스터(21) 및 상승 검출 스테이트 머신(22)이 채용되고 있다. 또한, 제4레지스터(21) 및 상승 검출 스테이트 머신(22)이, 본 실시예에 있어서의 검출부를 구성한다. 도 25에 있어서는, 제1레지스터(5), 다운 카운터(13), 제4레지스터(21) 및 상승 검출 스테이트 머신(22)이 채용되고 있는 점 이외에, 도 22의 장치구성과 동일하다.

본 AD컨버터에 있어서는, 제4레지스터(21)는 도 19의 1비트 8엔트리 쉬프트 레지스터(16)내의 레지스터 16a와 마찬가지로, JAW-VCO(2)의 출력 펄스 신호의 발진에 따라 순차로, BASE-VCO(1)의 출력 펄스 신호의 Hi 또는 Low의 값을 유지(샘플링)해 간다.

그리고, 상승 검출 스테이트 머신(22)은, 제4레지스터(21)에 유지된 내용을 참조함으로써, 도 20의 SFR패턴 0∼ SFR패턴 7의 각 패턴 중, 신호가 Low에서 Hi로 변화되고 있는 부분(이 부분은, 전술한 바와 같이 도 18의 Delay 0∼Delay 7의 각 경우의 위상일치 개소에 대응하고 있다)의 검출을 행한다. 이 부분의 검출을 행하면, 도 20의 설명에서 설명한 바와 같이, JAW-VCO(2)의 출력 펄스 신호의 발진을 샘플링 타이밍으로 한 위상일치 판정을 행할 수 있어, 위상의 앞뒤를 판정할 수 있고, 그 판정 결과는 신뢰할 수 있게 된다.

도 26은, 상승 검출 스테이트 머신(22)에 있어서의 상태 천이도이다. 또한 도 27 및 도 28은, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 이하에서는 우선, 도 26의 상태 천이도 및 도 27의 타이밍 차트(Delay=0의 경우)에 의거하여 상승 검출 스테이트 머신(22)의 동작의 설명을 행한다.

우선, 상승 검출 스테이트 머신(22)은, 샘플링 신호 Ps가 비활성화 상태에 있을 때는 동작을 하지 않고, "IDLE" 상태 ST1에서 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

다음에 샘플링 신호 Ps의 신호값(이것을 FS로 한다)이 활성화되어 Hi가 되었을 경우에는, 상승 검출 스테이트 머신(22)은, 다운 카운터(13)에 대한 이네이블 신호 cnt_en을 활성화(=Hi)하여, "JAW_1ST" 상태 ST2로 이행한다. 다운 카운터(13)는, 이에 따라 계수를 개시한다. 그리고, 이 상태시에, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi)하고, 제1레지스터(5)에 JAW_1ST의 펄스 상승 시점부터 주기 Tjaw의 반주기 어긋난 시점(즉 JAW_1ST의 펄스 하강시점)에 있어서의 카운터(4)의 계수값을 유지시킨다(도 27에 있어서는, 값 "11"이 제1레지스터(5)에 유지되어 있다).

"JAW_1ST" 상태 ST2에 있어서는, 제4레지스터(21)에 유지된 값 pfd_edge가 Hi인지 그렇지 않으면 Low인지를 판단한다. 제4레지스터(21)는, JAW-VCO(2)의 출력 펄스 신호의 상승 시점에서 BASE-VCO(1)의 출력 펄스 신호의 값을 샘플링하므로, 도 27의 JAW_1ST의 펄스 상승 시점에서는, pfd_edge의 값은 Hi가 된다.

pfd_edge의 값이 Hi로 검출되면, 상승 검출 스테이트 머신(22)은, "FIND_LO" 상태 ST3으로 이행하고, pfd_edge의 값이 Low가 될 때까지 대기한다. 그리고, pfd_edge의 값이 Low로 변화되면, 상승 검출 스테이트 머신(22)은, "FIND_HI" 상태 ST4로 이행한다. 도 27의 경우, JAW_1ST의 펄스로부터 3펄스 경과후에 pfd_edge의 값이 Low로 변화되므로, 상승 검출 스테이트 머신(22)은, 그 다음의 JAW-VCO(2)의 펄스의 상승에서 "FIND_LO" 상태 ST3으로부터 "FIND_HI" 상태 ST4로 이행한다. 또한 "JAW_1ST" 상태 ST2에 있어서 pfd_edge의 값이 Low로 검출되었을 때에도, 상승 검출 스테이트 머신(22)은 "FIND_HI" 상태 ST4로 이행한다.

"FIND_HI" 상태 ST4에 있어서는, 이번은 pfd_edge의 값이 Hi가 될 때까지, 또는, 다운 카운터(13)의 출력값 count가 "0"이 될 때까지 대기한다. 도 27의 경우, pfd_edge의 값이 Low로 변화되고나서 4펄스 경과 후에, 다시 Hi로 되돌아(이 시점에서 위상이 일치한다)오므로, 상승 검출 스테이트 머신(22)은, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi) 하고, 제1레지스터(5)에 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 27에 있어서는, 값 "19"가 제1레지스터(5)에 유지되고 있다). 또한 이때, 상승 검출 스테이트 머신(22)은, 다운 카운터(13)에 대한 이네이블 신호cnt_en을 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신(22)은, "PFD_END" 상태 ST5로 이행하고, 위상 일치시점의 검출을 종료한다.

도 27에 있어서는, Delay=0인 경우이므로, 이 시점에서의 다운 카운터의 계수값은 "0"에 달하고 있고, 제3감산기(12)는 "9"－"0"＝ "9"의 값을 출력한다. 제1레지스터(5)에는 값 "19"가 유지되고 있기 때문에, 제4감산기(20)는, "19"-"9"＝ "10"의 값을 출력한다. 이 "10"이라는 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE－VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있으며, 이와 같이, 제3 및 제4감산기 12, 20는 실시예 6에 있어서와 마찬가지로, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정하는 연산부로서 기능한다.

그 후에 상승 검출 스테이트 머신(22)은, "WAIT_FS_LO" 상태 ST6으로 이행하고, 샘플링 신호 Ps의 신호값 FS가 Low가 될 때까지 대기한다. 그리고, 신호값 FS 이 Low가 된 후에, 상승 검출 스테이트 머신(22)은 다시 "IDLE" 상태 ST1로 이행하여, 다음에 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

또한 도 28의 타이밍 챠트는, Delay=7의 경우의 것이다. 이 경우 상승 검출 스테이트 머신(22)은, 샘플링 신호 Ps의 활성화에 따라 "IDLE" 상태 ST1에서 "JAW_1ST" 상태 ST2로 이행한다. 이 때, 다운 카운터(13)는 계수를 개시한다.

"JAW_1ST" 상태 ST2에서, 상승 검출 스테이트 머신(22)은, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi)하고, 제1레지스터(5)에, JAW_1ST의 펄스 하강시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 28에 있어서는, 값 "12"가 제1레지스터(5)에 유지되어 있다).

"JAW_1ST" 상태 ST2에 있어서는, 제4레지스터(21)에 유지된 값 pfd_edge가 Hi이므로, 상승 검출 스테이트 머신(22)은, "FIND_LO" 상태 ST3으로 이행하고, pfd_edge의 값이 Low가 될 때까지 대기한다. 그리고, pfd_edge의 값이 Low로 변화되면, 상승 검출 스테이트 머신(22)은, "FIND_HI" 상태 ST4로 이행한다.

도 28의 경우, JAW_1ST의 펄스로부터 4펄스 경과 후에 pfd-edge의 값이 Low로 변화되므로, 상승 검출 스테이트 머신(22)은 그 다음의 JAW-VCO(2)의 펄스의 상승에서 "FIND_LO" 상태 ST3에서 "FIND-HI" 상태 ST4로 이행한다.

도 28의 경우, pfd_edge의 값이 Low로 변화후는, pfd_edge의 값이 Hi가 되지 않고, 먼저 다운 카운터(13)의 출력값 count가 "0"이 된다. 이 경우에는, 제1레지스터(5)에 대한 이네이블 신호 base_capt는 활성화되지 않고, 상승 검출 스테이트 머신(22)은 "PFD_END" 상태 ST5로 이행하여, 위상 일치시점의 검출을 종료한다. 또한, 다운 카운터(13)는, 그 출력값 count가 "0"이 된 후는 다시, 초기값 "7"로 되돌아가도록 설정해 둔다.

도 28에 있어서는, Delay=7인 경우이므로, 이 시점에서의 다운 카운터의 계수값은 "0"으로부터 초기값의 "7"로 되돌아가고, 제3감산기(12)는, "9"－"7"＝"2"의 값을 출력한다. 제1레지스터(5)에는 값 "12"가 유지되고 있기 때문에, 제4감산기(20)는, "12"-"2"= "10"의 값을 출력한다. 이 "10"이라는 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있다.

여기에서, 도 28에 있어서 샘플링 신호 Ps가 1/8의 위상만큼 지연되어 활성화했을 경우를 생각하면, JAW-VCO(2)의 출력 펄스 전체가, 도 28에 있어서 1/8의 위상만큼 지연되게 된다. 이 경우, "FIND_HI" 상태 ST4로 들어갈 때까지는, 제1레지스터(5)에 유지되는 값이 "11"이 아닌 "12"인 점 이외는, 도 27의 경우와 동일하다.

그리고, 이 경우는 "FIND_HI" 상태 ST4에 있어서, pfd_edge의 값이 Low로 변화되고나서 4펄스 경과 후에, 다시 Hi로 되돌아오므로(이 시점에서 위상이 일치한다),상승 검출 스테이트 머신(22)은, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi) 하고, 제1레지스터(5)에, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 28의 경우에는, 값 "20"이 제1레지스터(5)에 유지되게 된다).

이 때는, 다운 카운터의 계수값은 "0"에 달하고 있고, 제3감산기(12)는, "9"－"0"＝"9"의 값을 출력한다. 제1레지스터(5)에는 값 "20"이 유지되고 있기 때문에, 제4감산기(20)는 "20"－"9"＝"11"의 값을 출력한다.

도 28에 있어서 지터가 없을 경우의 높은 자릿수 낮은 자릿수 합성부(6)의 출력값은 "10+7/8"이며, 이 샘플링 신호 Ps가 1/8의 위상만큼 지연되어 활성화했을 경우의 높은 자릿수 낮은 자릿수 합성부(6)의 출력값은 "11+0/8"이다. 따라서, 지터가 생겼을 경우라도, 그 검출값에 큰 편차가 발생하는 경우는 없다.

본 실시예에 따른 발명에 의하면, 제1레지스터(5)가 샘플링 주기마다, BA SE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지하고, 높은 자릿수 산출부가, 샘플링 주기마다, 제1레지스터(5)에 유지된 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE－VCO(1)의 출력 펄스 신호의 펄스수를 특정한다.

도 21의 경우와 같이, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE- VCO(1)의 출력 펄스 신호의 펄스수를, 샘플링 신호 Ps의 활성화에 근거하여 특정하는 경우에는, BASE-VCO(1)의 출력 펄스 신호의 활성화와 샘플링 신호 Ps의 활성화가 근접할 때, 높은 자릿수 산출부에 있어서 산출 오차가 생기기 쉽지만, 제1레지스터(5)에 유지된, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 펄스수를 특정하므로, 높은 자릿수 산출부에 있어서 산출 오차가 생기지 않는다.

또한 본 실시예에 따른 발명에 의하면, 높은 자릿수 산출부가 검출부(제4레지스터(21) 및 상승 검출 스테이트 머신(22))와 연산부(제3 및 제4감산기 12, 20)를 구비하고, 검출부는, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점을 검출했을 때, 제1레지스터(5)에 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시키고, 연산부는, 제1레지스터(5)에 의해 유지된 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정한다. 따라서, 회로 규모가 큰 쉬프트 레지스터를 이용하지 않고, 소규모의 회로 구성으로 본 발명을 구성가능하다.

또한, 상승 검출 스테이트 머신(22)은, 상기의 도 26의 상태 천이도의 순서를 실현하는 회로이면, 어떠한 것이라도 좋다. 또한 도 26의 상태 천이도의 순서에 한정되는 것은 아니고, pfd_edge의 값이 Low에서 Hi로 상승하는 시점을 특정할 수 있는 구성이면 된다.

또한 다운 카운터(13)와 제3감산기(12)의 조합이 아니더라도, "2"∼"9"까지 계수 가능한 업 카운터를 대신에 채용해도 좋다. 또한 제4레지스터(21)도 레지스터에 한정하는 것은 아니고, 샘플&홀드 회로 등, BASE-VCO(1)의 출력값을 유지할 수 있는 것이면 된다.

<실시예 8>

본 실시예는, 실시예 1∼7에 따른 AD컨버터의 변형예이며, 실시예 1∼7에 있어서, 주기 Tbase 및 주기 Tjaw를 미리 판명하지 않은 경우라도, 주 VCO의 주기미만의 V-F변환값을 구할 수 있는 AD컨버터이다.

실시예 1에 있어서의 낮은 자릿수의 산출에서는, 제3감산기(12)에서, 미리 값 "9"를 넣어 둘 필요가 있었다. 또한 실시예 2∼4, 7에서는 다운 카운터(13)를 "7"∼"0"으로 계수가능하게 해 둘 필요가 있었다. 또한 실시예 5 및 6에서는, 1비트 8엔트리 쉬프트 레지스터(16) 및 18비트 8엔트리 쉬프트 레지스터(18)의 엔트리수를 "8"로 설정해 두어야 했었다.

이들은 모두, 주기 Tbase 및 주기 Tjaw의 비 A:B(도 2 및 도 4에서는 8:9)가 사전에 판명되고 있으며, 그 수치에 따른 회로 설계가 가능한 상황에 있어서 실현할 수 있는 것이었다. 그러나, BASE-VCO(1) 및 JAW-VCO(2)로서, 반드시 주기 Tbase 및 주기 Tjaw의 값이 판명되지 않은 2개의 VCO를 사용해야 하는 경우도 있다. 본 실시예는, 이러한 주기 Tbase 및 주기 Tjaw의 값이 판명되지 않은 2개의 VCO를 사용하는 경우라도 대응가능한 AD컨버터를 실현하는 것이다. 또한, 물론, 이 경우도 A≠B로서 양 VCO에 주기차 만은 존재해야만 한다. 주기차가 없는 VCO에서는, 위상차의 검출에 근거하는 지연량의 판정을 할 수 없기 때문이다.

도 29는, 본 실시예에 따른 AD컨버터를 나타내는 도면이다. 도 29에 나타나 있는 바와 같이 본 실시예는, 일례로서 실시예 7에 따른 AD컨버터에 근거하고 있으며, 실시예 7에 있어서의 상승 검출 스테이트 머신 22를 대신하여, 상승 검출 스테이트 머신 22a가 채용되고 있다. 또한 다운 카운터(13) 및 제3감산기(12)를 대신하여, 게이지 카운터(23), 폭 카운터(24), 하위 비트 연산부(25) 및 멀티플렉서(26)가 채용되고 있다. 또한, 제4레지스터(21) 및 상승 검출 스테이트 머신 22a가, 본 실시예에 있어서의 검출부를 구성하고, 하위 비트 연산부(25)가 본 실시예에 있어서의 낮은 자릿수 산출부의 연산부를 구성한다. 또한 제4감산기(20) 및 멀티플렉서(26)는 본 실시예에 있어서의 높은 자릿수 산출부의 연산부를 구성한다. 도 29에 있어서는, 게이지 카운터(23), 폭 카운터(24), 하위 비트 연산부(25) 및 멀티플렉서(26)가 채용되고 있는 점 이외에 도 25의 장치구성과 동일하다.

본 AD컨버터에 있어서는, 상승 검출 스테이트 머신 22a가, 제4레지스터(21)에 유지된 내용을 참조함으로써, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 일치하는 시점 및 양 펄스 신호의 위상이 서로 반전하여 일치하는 시점을 검출하고, 게이지 카운터(23)는 샘플링 신호 Ps의 활성화 시점부터 상승 검출 스테이트 머신 22a에서 검출된 위상 일치시점까지의 JAW－VCO(2)의 출력 펄스 신호의 발진에 대응하여 계수를 행한다. 또한 폭 카운터(24)는, 상승 검출 스테이트 머신 22a에서 검출된 BASE-VCO(1) 및 JAW-VCO(2)의 위상 일치시점부터, 다음에 상승 검출 스테이트 머신 22a에서 검출되는 BASE-VCO(1) 및 JAW-VCO(2)의 위상 일치시점 까지 JAW-VCO(2)의 출력 펄스 신호의 발진 또는 상승 검출 스테이트 머신 22a에서 검출된 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 서로 반전하여 일치한 시점부터, 다음에 양 펄스 신호의 위상이 서로 반전하여 일치하는 시점까지 JA W-VCO(2)의 출력 펄스 신호의 발진에 대응하여 계수를 행한다. 그리고, 하위 비트 연산부(25)로 구성되는 연산부가 샘플링 주기마다, 게이지 카운터(23)의 계수값을 폭 카운터(24)의 계수값으로 나누는 것에 의해 위상차를 산출한다.

도 30은, 하위 비트 연산부(25)의 상세구성을 나타내는 도면이다. 도 30에 나타내는 바와 같이, 하위 비트 연산부(25)는, 감산기(25a), 멀티플렉서(25b) 및 제산기(25c)를 가지고 있다. 감산기(25a), 멀티플렉서(25b) 및 제산기(25c)의 각 부로의 신호 입력에 관해서는 후술한다.

도 31은, 상승 검출 스테이트 머신 22a에 있어서의 상태 천이도이다. 또한 도 32∼도 34는, 본 실시예에 따른 AD컨버터의 동작을 나타내는 타이밍 차트이다. 이하에서는 우선, 도 31의 상태 천이도 및 도 32의 타이밍 차트(Delay=0인 경우)에 의거하여 상승 검출 스테이트 머신 22a의 동작의 설명을 행한다.

우선, 상승 검출 스테이트 머신 22a는, 샘플링 신호 Ps가 비활성화 상태에 있을 때는 동작을 하지 않고, "IDLE" 상태 ST11에서 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

다음에 샘플링 신호 Ps의 신호값(이것을 FS라고 한다)이 활성화하여 Hi가 되었을 경우에는, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge_en을 활성화(=Hi)하여, "JAW_1ST" 상태 ST12로 이행한다. 게이지 카운터(23)는 이에 따라 계수(업 카운트)를 개시한다.

"JAW_1ST" 상태 ST12에 있어서는, 제4레지스터(21)에 유지된 값 pfd_edge가 Hi인지 그렇지 않으면 Low인지를 판단한다. 제4레지스터(21)는, JAW-VCO(2)의 출력 펄스 신호의 상승 시점에서 BASE-VCO(1)의 출력 펄스 신호의 값을 샘플링하므로, 도 32의 JAW_1ST의 펄스 상승 시점에서는, pfd_edge의 값은 Hi가 된다. 또한, "JAW_1ST" 상태 ST12에 있어서 pfd_edge의 값이 Low로 검출되었을 때에는, 상승 검출 스테이트 머신 22a는, "FIND_H3" 상태 ST17로 이행한다. 이 경우에 관해서는 도 34의 설명에서 행한다.

pfd_edge의 값이 Hi로 검출되면, 상승 검출 스테이트 머신 22a는, "FIND_LO" 상태 ST13으로 이행하고, pfd_edge의 값이 Low가 될 때까지 대기한다. 그리고, pfd_edge의 값이 Low로 변화되면, 폭 카운터(24)에 대한 이네이블 신호 width_en을 활성화(=Hi)하고, 상승 검출 스테이트 머신 22a는, "FIND_H1" 상태 ST14로 이행한다. 폭 카운터(24)는 이에 따라 계수(업 카운트)를 개시한다. 도 32의 경우, JAW_1ST의 펄스로부터 3펄스 경과 후에 pfd_edge의 값이 Low로 변화되므로, 상승 검출 스테이트 머신 22a는, 그 다음의 JAW-VCO(2)의 펄스의 상승에서 "FIND_LO" 상태 ST13로부터 "FIND_H1" 상태 ST14로 이행한다.

"FIND_H1" 상태 ST14에 있어서는, 이번은 pfd_edge의 값이 Hi가 될 때까지 대기한다. 도 32의 경우, pfd_edge의 값이 Low로 변화되고나서 4펄스 경과 후에, 다시 Hi에 되돌아오므로(이 시점에서 위상이 일치한다), 상승 검출 스테이트 머신 22a는, pfd_edge의 값을 Hi로 검출하고, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi)하여, 제1레지스터(5)에, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 32에 있어서는, 값 "19"가 제1레지스터(5)에 유지되어 있다). 또한 이때, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge_en을 비활성화(=Low) 시킨다. 그리고, 상승 검출 스테이트 머신 22a는, "FIND_L2" 상태 ST15로 이행한다.

"FIND_L2" 상태 ST15에 있어서는, 이번은 pfd_edge의 값이 Low가 될 때까지, 대기한다. 도 32의 경우, pfd_edge의 값이 Hi에 변화되고나서 4펄스 경과 후에, 다시 Low로 되돌아오므로, 이때, 상승 검출 스테이트 머신 22a는, 폭 카운터(24)에 대한 이네이블 신호 width_en을 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신 22a는 "PFD_END"상태 ST16으로 이행한다.

도 32에 있어서는, Delay=0인 경우이므로, 이 시점에서의 게이지 카운터(23)의 계수값은 "9"에 달하고 있고, 또한 폭 카운터(24)의 계수값은 "8"에 달하고 있다. 하위 비트 연산부(25)내의 감산기(25a)는, 게이지 카운터(23)로부터의 계수값의 출력 G의 값과, 폭 카운터(24)로부터의 계수값의 출력 W에 "+1" 한 값 W+1을 받아, W+1의 값으로부터 G의 값을 뺀 값을 출력한다. 또한, 감산기(25a)는, W+1의 값으로부터 G의 값을 뺀 값이 마이너스 값이 되면, 신호 max를 활성화시킨다. 도 32의 경우, 감산기(25a)는, "8+1" - "9"＝ "0"의 값을 출력한다.

하위 비트 연산부(25)내의 멀티플렉서(25b)는, 감산기(25a)의 출력값을 입력 신호 0으로서 받고, 또한 폭 카운터(24)로부터의 계수값의 출력 W에 "-1" 한 값 W-1을 입력 신호 1로서 받아, 감산기(25a)의 출력값이 마이너스인 경우에는 입력 신 호 1을, 감산기(25a)의 출력값이 0이상인 경우에는 입력 신호 0을, 선택적으로 출력한다. 도 32의 경우, 감산기(25a)는 "0"의 값을 출력하므로, 멀티플렉서(25b)는 입력 신호 0을 선택하고, 그 내용값 "0"을 출력한다.

하위 비트 연산부(25)내의 제산기(25c)는, 멀티플렉서(25b)의 출력값과 폭 카운터(24)로부터의 계수값의 출력 W를 받아, 멀티플렉서(25b)의 출력값을 값 W으로 제산한 값을 출력한다. 도 32의 경우, 제산기(25c)는, "0"÷"8"＝"0/8"의 값을 출력한다. 이 제산기(25c)의 출력이, 낮은 자릿수(도 32에서는, "하위 비트"라고 표시)가 된다.

또한 멀티플렉서(26)는, 게이지 카운터(23)의 계수값의 출력 G의 값을 입력 신호 0으로 받고, 또한 게이지 카운터(23)로부터의 계수값의 출력 G에 "+1" 한 값G+1을 입력 신호 1로서 받고, 감산기(25a)로 출력하는 신호 max가 활성화하고 있을 경우에는 입력 신호 1을, 신호 max가 비활성화되고 있을 경우에는 입력 신호 0을, 선택적으로 출력한다. 도 32의 경우, 감산기(25)는, "0"의 값을 출력하여, 마이너스 값은 아니기 때문에, 신호 max가 비활성화하고 있다. 따라서, 멀티플렉서(26)는, 게이지 카운터(23)의 계수값의 출력 G의 값 "9"를 제4감산기(20)에 출력한다.

제1레지스터(5)에는 값 "19"가 유지되고 있기 때문에, 제4감산기(20)는 "19"-"9"＝"10"의 값을 출력한다. 이 때, 높은 자릿수 낮은 자릿수 합성부(6)로부터의 출력값은, "10+0/8"이 된다. 이 "10"이라는 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있고, 이와 같이, 멀티플렉서(26) 및 제4감산기(20)는, 샘플링 신호 Ps의 활성화 시점에 있어 서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정하는 연산부로서 기능한다.

그 후에 상승 검출 스테이트 머신 22a는, "WAIT_FS_LO" 상태 ST20으로 이행하고, 샘플링 신호 Ps의 신호값 FS가 Low가 될 때까지 대기한다. 그리고, 신호값 FS가 Low가 된 후에, 상승 검출 스테이트 머신 22a는 다시 "IDLE" 상태 ST11로 이행하고, 다음에 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

또한 도 33의 타이밍 차트는, Delay=7인 경우가 것이다. 이 경우 상승 검출 스테이트 머신 22a는, 샘플링 신호 Ps의 활성화(=Hi)에 따라 "IDLE" 상태 ST11에서 "JAW_1ST" 상태 ST12로 이행한다. 이 때, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge_en을 활성화(=Hi)하고, 게이지 카운터(23)는, 이에 따라 계수(업 카운트)를 개시한다.

"JAW_1ST" 상태 ST12에 있어서는, 제4레지스터(21)에 유지된 값 pfd_edge가 Hi이거나 그렇지 않으면 Low인지를 판단한다. 도 33의 JAW_1ST의 펄스 상승 시점에서는, pdf_edge의 값은 Hi가 되므로, 상승 검출 스테이트 머신 22a는, "FIND_LO" 상태 ST13으로 이행하고, pfd_edge의 값이 Low가 될 때까지 대기한다. 그리고, pfd_edge의 값이 Low로 변화되면, 폭 카운터(24)에 대한 이네이블 신호 width_en을 활성화(=Hi) 하고, 상승 검출 스테이트 머신 22a는, "FIND_H1" 상태 ST14로 이행한다. 폭 카운터(24)는, 이에 따라 계수(업 카운트)를 개시한다. 도 33의 경우, JAW-1ST의 펄스로부터 4펄스 경과 후에 pfd_edge의 값이 Low로 변화되므로, 상승 검출 스테이트 머신 22a는, 그 다음의 JAW-VCO(2)의 펄스의 상승에서 "FIND_LO" 상태 ST13에서 "FIND_H1" 상태 ST14로 이행한다.

"FIND_H1" 상태 ST14에 있어서는, 이번은 pfd_edge의 값이 Hi가 될 때까지, 대기한다. 도 33의 경우, pfd_edge의 값이 Low로 변화되고나서 4펄스 경과 후에, 다시 Hi로 되돌아오므로(이 시점에서 위상이 일치한다), 상승 검출 스테이트 머신 22a는, pfd_edge의 값을 Hi로 검출하고, 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi)하여, 제1레지스터(5)에 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 33에 있어서는, 값 "21"이 제1레지스터(5)에 유지되어 있다). 또한 이 때, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge_en을 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신 22a는, "FIND_L2" 상태 ST15로 이행한다.

"FIND-L2" 상태 ST15에 있어서는, 이번은 pfd_edge의 값이 Low가 될 때까지 대기한다. 도 33의 경우, pfd-edge의 값이 Hi로 변화되고나서 4펄스 경과 후에, 다시 Low로 되돌아오므로, 이 때, 상승 검출 스테이트 머신 22a는, 폭 카운터(24)에 대한 이네이블 신호 width_en을 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신 22a는 "PFD_END" 상태 ST16으로 이행한다.

도 33에 있어서는, Delay=7인 경우이므로, 이 시점에서의 게이지 카운터(23)의 계수값 G는 "10"에 달하고 있고, 또한 폭 카운터(24)의 계수값 W는, "8"에 달하고 있다. 따라서, 도 33의 경우, 감산기(25a)는, "8+1"－"10"＝"－1"의 마이너스 값을 출력한다. 따라서, 이 경우, 감산기(25a)는 신호 max를 활성화시킨다.

또한 감산기(25a)가 마이너스 값을 출력하므로, 하위 비트 연산부(25)내의 멀티플렉서(25b)는, 값 W-1(＝"8"－1＝"7"）을 제산기(25c)에 출력한다. 그리고, 제산기(25c)는, "7"÷"8"= "7/8"의 값을 출력한다. 이 제산기(25c)의 출력은 낮은 자릿수이다.

또한 멀티플렉서(26)는, 감산기(25a)로부터의 신호 max가 활성화하고 있으므로, 게이지 카운터(23)의 계수값의 출력 G의 값 "10"에 "＋1" 한 값 "11"을 제4감산기(20)에 출력한다. 제1레지스터(5)에는 값 "21"이 유지되고 있기 때문에, 제4감산기(20)는, "21"－"11"= "10"의 값을 출력한다. 이 때, 높은 자릿수 낮은 자릿수 합성부(6)로부터의 출력값은, "10+7/8"이 된다. 이 "10"이라는 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있다.

그 후에 상승 검출 스테이트 머신 22a는, "WAIT_FS_LO" 상태 ST20으로 이행하고, 샘플링 신호 Ps의 신호값 FS가 Low가 될 때까지 대기한다. 그리고, 신호값 F S가 Low가 된 후에, 상승 검출 스테이트 머신 22a는 다시 "IDLE" 상태 ST11로 이행하여, 다음에 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

또한 도 34의 타이밍 차트는, Delay=3인 경우가 것이다. 이 경우는, 상승 검출 스테이트 머신 22a는, 샘플링 신호 Ps의 활성화(=Hi)에 따라 "IDLE" 상태 ST11로부터 "JAW_1ST" 상태 ST12로 이행한다. 이 때, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge-en을 활성화(=Hi)하고, 게이지 카운터(23)는, 이에 따라 계수(업 카운트)를 개시한다.

"JAW_1ST" 상태 ST12에 있어서는, 제4레지스터(21)에 유지된 값 pfd_edge가 Hi인지 그렇지 않으면 Low인지를 판단한다. 도 34의 JAW-1ST의 펄스 상승 시점에서는, pfd_edge의 값은 Low가 되므로, 상승 검출 스테이트 머신 22a는, "FIND_H3" 상태 ST17로 이행하고, pfd_edge의 값이 Hi가 될 때(이 시점에서 위상이 일치하는)까지 대기한다. 그리고, pfd_edge의 값이 Hi로 변화되면, 폭 카운터(24)에 대한 이네이블 신호 width_en을 활성화(=Hi)하고, 또한 제1레지스터(5)에 대한 이네이블 신호 base_capt를 활성화(=Hi)하여, 제1레지스터(5)에, 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시킨다(도 34에 있어서는, 값 "16"이 제1레지스터(5)에 유지되어 있다). 또한 이 때, 상승 검출 스테이트 머신 22a는, 게이지 카운터(23)에 대한 이네이블 신호 gauge를 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신 22a는, "FIN D_L4" 상태 ST18로 이행한다.

"FIND_L4" 상태 ST18에 있어서는, 이번은 pfd_edge의 값이 Low가 될 때까지 대기한다. 도 34의 경우, pfd_edge의 값이 Hi로 변화되고나서 4펄스 경과 후에, 다시 Low로 되돌아 오므로, 상승 검출 스테이트 머신 22a는, "FIND_H5" 상태 ST19로 이행한다.

"FIND_H5" 상태 ST19에 있어서는, 이번은 pfd_edge의 값이 Hi가 될 때까지 대기한다. 도 34의 경우, pfd_edge의 값이 Low로 변화되고 나서 4펄스 경과 후에, 다시 Hi로 되돌아오므로, 이 때, 상승 검출 스테이트 머신 22a는, 폭 카운터(24)에 대한 이네이블 신호 width_en을 비활성화(=Low)시킨다. 그리고, 상승 검출 스테이트 머신 22a는, "PFD_END" 상태 ST16으로 이행한다.

도 34에 있어서는, Delay=3인 경우이므로, 이 시점에서의 게이지 카운터(23)의 계수값 G는 "6"에 달하고 있고, 또한 폭 카운터(24)의 계수값 W는, "8"에 달하고 있다. 따라서, 도 34의 경우, 감산기(25a)는, "8+1"-"6"＝"3"의 값을 출력한다. 따라서, 이 경우, 감산기(25a)는 신호 max를 비활성화시킨다.

또한 감산기(25a)가 마이너스 값을 출력하지 않으므로, 하위 비트 연산부(25)내의 멀티플렉서(25b)는 감산기(25a)의 출력값 W+1-G(="3")를 제산기(25c)에 출력한다. 그리고, 제산기(25c)는, "3"÷"8"＝"3/8"의 값을 출력한다. 이 제산기(25c)의 출력은 낮은 자릿수이다.

또한 멀티플렉서(26)는, 감산기(25a)로부터의 신호 max가 비활성화하고 있으므로, 게이지 카운터(23)의 계수값의 출력 G의 값 "6"을 제4감산기(20)에 출력한다. 제1레지스터(5)에는 값 "16"이 유지되고 있기 때문에, 제4감산기(20)는, "16"－"6"＝"10"의 값을 출력한다. 이 때, 높은 자릿수 낮은 자릿수 합성부(6)로부터의 출력값은, "10+3/8"이 된다. 이 "10"이라는 값은, 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 나타내고 있다.

그 후에 상승 검출 스테이트 머신 22a는, "WAIT_FS_LO" 상태 ST20으로 이행하고, 샘플링 신호 Ps의 신호값 FS가 Low가 될 때까지 대기한다. 그리고, 신호값 F S가 Low가 된 후에, 상승 검출 스테이트 머신 22a는 다시 "IDLE" 상태 ST11로 이행하고, 다음에 샘플링 신호 Ps가 활성화 상태가 될 때까지 대기한다.

상기에 있어서, 게이지 카운터(23)의 출력 G에 "+1"을 행하거나, 폭 카운터(24)의 출력 W에 "＋1"이나 "-1"을 하고 있는 것은, Delay=0∼Delay=7의 각 경 우에 있어서, 산출값이 정상인 값이 되도록 보정하기 위함이다. 그리고, 게이지 카운터(23)의 계수값 G는, 샘플링 신호 Ps의 활성화 시점부터 상승 검출 스테이트 머신 22a에서 검출된 위상 일치시점까지의 JAW-VCO(2)의 출력 펄스 신호의 발진에 대응하여 계수가 행해진 값이 되고 있다. 또한 폭 카운터(22)의 계수값 W는, 상승 검출 스테이트 머신 22a에서 검출된 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상 일치시점부터, 다음에 양 펄스 신호의 위상 일치시점까지의 JAW-VCO(2)의 출력 펄스 신호의 발진 또는 상승 검출 스테이트 머신 22a에서 검출된 BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위상이 서로 반전하여 일치한 시점부터, 다음에 양 펄스 신호의 위상이 서로 반전하여 일치하는 시점까지의 JAW-VCO(2)의 출력 펄스 신호의 발진에 대응하여 계수가 행해진 값이 되고 있다.

폭 카운터(22)에 대해서 구체적으로는, 도 32 및 도 33의 경우와 같이 "FIND_LO" 상태 ST13부터, 폭 카운터(22)를 동작시킬 경우에는, pfd_edge의 하강부터 다음의 상승까지의 기간이 가장 빨리 주기비 A:B의 A의 값을 발견할 수 있다. 이 A의 값이, 소수부분의 분모가 된다. 또한 도 34의 경우와 같이 "FIND_H3" 상태 ST17부터 폭 카운터(22)를 동작시킬 경우에는, pfd_edge의 상승부터 다음의 상승까지의 기간이, 가장 빨리 주기비 A:B의 A의 값을 발견할 수 있다.

여기에서, 예를 들면 도 33에 있어서 샘플링 신호 Ps가 1/8의 위상만큼 지연되어 활성화했을 경우를 생각하면, JAW-VCO(2)의 출력 펄스 전체가, 도 33에 있어서 1/8의 위치만큼 지연되게 된다. 이 경우, 위상이 일치하는 시점은, 도 33의 JAW_8TH의 펄스에 빨라지고, 이네이블 신호 base_capt의 위치가 주기 Tjaw에 의해 빨라져서, 제1레지스터(5)에 유지되는 값이 "21"이 아닌 "20"이 된다. 또한 게이지 카운터(23)에 유지되는 값이 "10"이 아닌 "9"가 된다. 그 때문에 하위 비트의 산출 값은, 도 32의 경우와 마찬가지로 "0/8"이 된다.

또한 제1레지스터(5)에는 값 "20"이 유지되고 있기 때문에, 제4감산기(20)는, "20"-"9"＝"11"의 값을 출력한다.

도 33에 있어서 지터가 없을 경우의 높은 자릿수 낮은 자릿수 합성부(6)의 출력값은, "10+7/8"이며, 이 샘플링 신호 Ps가 1/8의 위상만큼 지연되어 활성화했을 경우의 높은 자릿수 낮은 자릿수 합성부(6)의 출력값은 "11+0/8"이다. 따라서, 지터가 발생한 경우라도, 그 검출값에 큰 편차가 생기지 않는다.

본 실시예에 따른 발명에 의하면, 낮은 자릿수 산출부는, 검출부(제4레지스터(21) 및 상승 검출 스테이트 머신 22a), 게이지 카운터(23) 및 폭 카운터(24) 및 하위 비트 연산부(25)를 구비하고, 하위 비트 연산부(25)는, 샘플링 주기마다, 게이지 카운터(23)의 계수값 G를 폭 카운터(24)의 계수값 W로 나누는 것에 의해 위상차를 산출한다. 게이지 카운터(23)의 계수값 G를 폭 카운터(24)의 계수값 W로 나눈 값은, 주기 Tbase미만의 V-F변환값에 상당하므로, BASE-VCO(1)의 주기 Tbase와 JAW-VCO(2)의 주기 Tjaw가 각각 어떤 값이어도, 정확하게 위상차를 산출할 수 있다.

또한 본 실시예에 따른 발명에 의하면, 높은 자릿수 산출부가 검출부(제4레지스터(21) 및 상승 검출 스테이트 머신 22a)와 연산부(멀티플렉서(26) 및 제4감산기(20))를 구비하고, 검출부는, BASE-VCO(1) 및 JAW-VCO(2)의 출력 펄스 신호의 위 상이 일치하는 시점을 검출했을 때, 제1레지스터(5)에 위상 일치시점부터 주기 Tjaw의 반주기 어긋난 시점에 있어서의 카운터(4)의 계수값을 유지시키고, 연산부는, 제1레지스터(5)에 의해 유지된 카운터(4)의 계수값 및 낮은 자릿수 산출부에 의해 산출된 위상차에 의거하여 샘플링 신호 Ps의 활성화 시점에 있어서의 BASE-VCO(1)의 출력 펄스 신호의 펄스수를 특정한다. 따라서, 회로 규모가 큰 쉬프트 레지스터를 이용하지 않고, 소규모의 회로 구성으로 본 발명을 구성가능하다.

또한, 상승 검출 스테이트 머신 22a는, 상기의 도 31의 상태 천이도의 순서를 실현하는 회로이면, 어떠한 것이어도 된다. 또한 도 31의 상태 천이도의 순서에 한정되는 것은 아니고, pfd_edge의 값이 Low에서 Hi로 상승하는 시점을 특정할 수 있는 구성이면 된다.

또한, 제4레지스터(21)도 레지스터에 한정하는 것은 아니고, 샘플&홀드 회로 등, BASE-VC0(1)의 출력값을 유지할 수 있으면 된다.

또한, 본 실시예에서는, 주기 Tbase의 값 및 주기차 Tdiff의 값은 임의의 값이어도 되지만, 산출되는 하위 비트(낮은 자릿수)의 최대값이 이 거듭제곱으로부터 멀어지는 만큼, 산술 에러가 발생하기 쉬워진다. 또한 A의 값이 양의 정수가 아닌 경우, 주기 Tbase내가 균등하게 계측되지 않게 되어, 하위 비트의 출력값에 편차가 발생한다.

실시예 4에 따른 발명에 있어서의 딜레이 추가 장치 등에 의해 편차를 적게할 수는 있지만, 소거시킬 수는 없다. 그러나, 이들 2개의 오차는 하위 비트의 비트수를 증가시키는, 즉 A의 값을 크게 할수록 감소한다.

본 실시예에 따른 발명을 적용할 경우에는, 본 실시예에 따른 발명이 가지는 이들의 본질적인 오차가, 필요한 출력 비트 정밀도 이하가 되도록 A의 크기를 결정해야 한다.

Claims (13)

1. 아날로그 신호인 입력 전압을 디지털 신호로 변환하는 아날로그 디지털 컨버터로서,

   제1주기에서 발진하는 제1펄스 신호를 출력하는 제1VCO(Voltage Controlled Oscillator)와,

   제2주기에서 발진하는 제2펄스 신호를 출력하는 제2VCO와,

   디지털값 산출부를 구비하고,

   상기 제1주기와 상기 제2주기와의 비는 A:B(A≠B)이며,

   상기 비를 유지한 채, 상기 입력 전압에 의해 상기 제1 및 제2 주기는 제어되고,

   상기 제1VCO는, 프리런닝에 의해 상기 제1펄스 신호의 발진을 개시하고,

   상기 제2VCO는, 상기 디지털 신호의 샘플링 주기를 나타내는 샘플링 신호의 활성화에 따라, 상기 제2펄스 신호의 발진을 개시하고,

   상기 디지털값 산출부는,

   상기 샘플링 주기 내에 포함된 상기 제1펄스 신호의 펄스수에 의거하여 상기 디지털 신호의 상위 비트를 산출하고,

   상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 상기 제1 또는 제2펄스 신호의 펄스수에 의거하여 상기 디지털 신호의 하위 비트를 산출하는 것을 특징으로 하는 아날로그 디지털 컨버터.
2. 제 1항에 있어서,

   상기 디지털값 산출부는, 높은 자릿수 산출부와, 낮은 자릿수 산출부와, 높은 자릿수 낮은 자릿수 합성부와, 제1레지스터와, 감산기를 구비하고,

   상기 높은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제1펄스 신호의 발진의 개시부터 현재의 상기 샘플링 신호의 활성화 시점까지에 있어서의 상기 제1펄스 신호의 펄스수를 높은 자릿수로서 산출하고,

   상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 현재의 상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지 포함되는 상기 제1 또는 제2펄스 신호의 펄스수에 의거하여, 상기 제1펄스 신호의 샘플링 주기 내의 최후의 펄스로부터 샘플링 주기의 종점까지의 위상차를 낮은 자릿수로서 산출하고,

   상기 높은 자릿수 낮은 자릿수 합성부는, 상기 높은 자릿수 및 낮은 자릿수를 합성하여 합성값을 생성하고, 상기 합성값을 상기 제1레지스터에 유지시키며,

   상기 감산기는, 현재보다 하나 앞의 상기 샘플링 주기에 있어서의 상기 제1레지스터의 유지값과, 현재의 상기 합성값과의 차분값을, 상기 상위 비트 및 상기 하위 비트로 구성되는 상기 디지털 신호로서 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
3. 제 2항에 있어서,

   상기 높은 자릿수 산출부는, 상기 제1펄스 신호의 펄스수를 계수하는 제1카운터와, 제2레지스터를 구비하고,

   상기 낮은 자릿수 산출부는, 제3레지스터를 구비하고,

   상기 제2레지스터는, 상기 샘플링 주기마다 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1카운터의 펄스수를 유지하고, 상기 높은 자릿수로서 출력하며,

   상기 제3레지스터는, 상기 샘플링 주기마다 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점에 있어서의 상기 제1카운터의 펄스수를 유지하고,

   상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제3레지스터에 유지된 펄스수와 상기 제2레지스터에 유지된 펄스수의 차이에 의거하여 상기 위상차를 산출하는 것을 특징으로 하는 아날로그 디지털 컨버터.
4. 제 2항에 있어서,

   상기 낮은 자릿수 산출부는, 상기 샘플링 신호의 활성화 시점부터 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지의 상기 제2펄스 신호의 발진에 대응하여 계수하는 제2카운터를 구비하고,

   상기 낮은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 제2카운터의 계수 값에 의거하여 상기 위상차를 산출하는 것을 특징으로 하는 아날로그 디지털 컨버터.
5. 제 1항에 있어서,

   산출되는 상기 하위 비트의 최대값은, 2의 거듭제곱 값에서 1을 뺀 값인 것을 특징으로 하는 아날로그 디지털 컨버터.
6. 제 1항에 있어서,

   상기 제1 및 제2VCO의 한쪽은, 링 모양으로 직렬 접속된 복수의 반전 회로를 포함하고,

   상기 제1 및 제2VCO의 다른 쪽은, 링 모양으로 직렬 접속된 복수의 다른 반전 회로를 포함하고,

   상기 복수의 다른 반전 회로는 2입력 NAND회로 또는 2입력 NOR회로를 초단의 반전 회로로서 가지고,

   상기 2입력 NAND회로 또는 2입력 NOR회로의 한쪽의 입력단에는, 상기 복수의 다른 반전 회로 내의 최종단의 반전 회로의 출력이 주어지고,

   상기 2입력 NAND회로 또는 2입력 NOR회로의 다른 쪽의 입력단에는, 상기 복수의 다른 반전 회로내의 최종단보다 앞의 반전 회로의 출력이 주어지고,

   상기 복수의 반전 회로 내의 최종단의 반전 회로의 출력이, 상기 제1 및 제2VCO의 상기 한쪽에 대응하는 상기 제1 및 제2펄스 신호의 한쪽으로서 기능하고,

   상기 복수의 다른 반전 회로 내의 상기 최종단의 반전 회로의 출력이, 상기 제1 및 제2VCO의 상기 다른 쪽에 대응하는 상기 제1 및 제2펄스 신호의 다른 쪽으로서 기능하는 것을 특징으로 하는 아날로그 디지털 컨버터.
7. 제 1항에 있어서,

   상기 제1펄스 신호의 상기 제1주기에 대응하는 주파수를, 상기 B로 나누는 것에 의해 분주하는 제1프리스케일러와,

   상기 제2펄스 신호의 상기 제2주기에 대응하는 주파수를, 상기 A로 나누는 것에 의해 분주하는 제2프리스케일러와,

   상기 제1 및 제2프리스케일러의 각 출력의 위상의 비교를 행하는 위상비교기와,

   상기 위상비교기로부터의 출력을 받는 LPF(Low Pass Filter)를 더 구비하고,

   상기 제1 및 제2주기의 적어도 한쪽은, 상기 입력 전압에 더해서 상기 LPF로부터의 출력에 의해서도 제어되는 것을 특징으로 하는 아날로그 디지털 컨버터.
8. 제 1항에 있어서,

   상기 제1펄스 신호에 소정의 지연량을 부가하는 지연회로를 더 구비하고,

   상기 소정의 지연량은, 미리 계측된, 상기 샘플링 신호의 활성화와 상기 제2펄스 신호의 발진 개시 사이에 발생하는 지연량인 것을 특징으로 하는 아날로그 디지털 컨버터.
9. 제 2항에 있어서,

   상기 낮은 자릿수 산출부는,

   상기 제1 및 제2펄스 신호의 한쪽을 신호 입력으로 하고, 상기 제1 및 제2펄스 신호의 다른 쪽을 클록 입력으로 하는 쉬프트 레지스터와,

   상기 쉬프트 레지스터의 출력 패턴에 대응한 수치를 상기 위상차로서 출력하는 인코더를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
10. 제 2항에 있어서,

    상기 높은 자릿수 산출부는, 상기 제1펄스 신호의 펄스수를 계수하는 제1카운터와, 레지스터를 구비하고,

    상기 레지스터는, 상기 샘플링 주기마다, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 적어도 유지하고,

    상기 높은 자릿수 산출부는, 상기 샘플링 주기마다, 상기 레지스터에 유지된 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
11. 제 10항에 있어서,

    상기 레지스터는, 상기 제1카운터의 계수값을 받고, 상기 샘플링 주기마다, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 적어도 유지가능한 쉬프트 레지스터로서,

    상기 높은 자릿수 산출부는, 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 주기마다, 상기 쉬프트 레지스터에 기억된, 상기 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 선택하는 선택부와,

    상기 선택부에 의해 선택된 상기 제1카운터의 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 연산부를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
12. 제 10항에 있어서,

    상기 높은 자릿수 산출부는, 검출부와, 연산부를 더 구비하고,

    상기 검출부는, 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점을 검출했을 때, 상기 레지스터에 상기 위상이 일치하는 시점부터 상기 제2주기의 반주기 어긋난 시점에 있어서의 상기 제1카운터의 계수값을 유지시키고,

    상기 연산부는, 상기 레지스터에 의해 유지된 상기 제1카운터의 계수값 및 상기 낮은 자릿수 산출부에 의해 산출된 상기 위상차에 의거하여 상기 샘플링 신호의 활성화 시점에 있어서의 상기 제1펄스 신호의 펄스수를 특정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
13. 제 2항에 있어서,

    상기 낮은 자릿수 산출부는,

    상기 제1 및 제2펄스 신호의 위상이 일치하는 시점 및 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치하는 시점을 검출하는 검출부와,

    상기 샘플링 신호의 활성화 시점부터 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지의 상기 제2펄스 신호의 발진에 대응하여 계수하는 제3카운터와,

    상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 일치한 시점부 터, 다음에 상기 검출부에서 검출되는 상기 제1 및 제2펄스 신호의 위상이 일치하는 시점까지의 상기 제2펄스 신호의 발진 또는 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치한 시점부터, 다음에 상기 검출부에서 검출된 상기 제1 및 제2펄스 신호의 위상이 서로 반전하여 일치하는 시점까지의 상기 제2펄스 신호의 발진에 대응하여 계수하는 제4카운터와, 연산부를 구비하고,

    상기 연산부는, 상기 샘플링 주기마다, 상기 제3카운터의 계수값을 상기 제4카운터의 계수값으로 나누는 것에 의해, 상기 위상차를 산출하는 것을 특징으로 하는 아날로그 디지털 컨버터.

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