WO2006126338A1

WO2006126338A1 - アナログデジタルコンバータ

Info

Publication number: WO2006126338A1
Application number: PCT/JP2006/307731
Authority: WO
Inventors: Masahiro Suzuki
Original assignee: Fuetrek Co., Ltd
Priority date: 2005-05-27
Filing date: 2006-04-12
Publication date: 2006-11-30
Also published as: US7391353B2; KR101237728B1; KR20080008313A; JP2006333203A; ATE460775T1; EP1885068A4; DE602006012826D1; EP1885068B1; US20080036638A1; JP3701668B1; EP1885068A1

Abstract

　Ｖ－Ｆ変換を利用したＡＤコンバータであって、変換周波数を高めることなく、高精度にＡＤ変換を行うことが可能なものを実現する。二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ－Ｆ変換値を求める。ＢＡＳＥ－ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１，１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ－ＶＣＯ１およびＪＡＷ－ＶＣＯ２の出力の位相一致時点までの間に含まれる、ＢＡＳＥ－ＶＣＯ１の出力のパルス数に基づいて、サンプリング周期内初頭からＢＡＳＥ－ＶＣＯ１の出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。

Description

明細書技術分野

[0001] この発明は、アナログ信号をデジタル信号へと高精度に変換可能なアナログデジタルコンバータ（以下、 ADコンバータと称する）に関する。

背景技術

[0002] 下記非特許文献 1には、 V—F (Voltage- Frequency)変換を利用した ADコンバータが示されている。この型の ADコンバータにおいては、アナログ信号たる入力電圧の大小に応じて、 V— F変換部から出力されるパルス信号の周波数が変動し、そのパルス信号に含まれるパルス数をカウンタにて計数することにより、デジタル信号が生成される。

[0003] 非特許文献 1： ANALOG DEVICES AN— 277 APPLICATION NOTE, III INSTRUMEN TATION APPLICATIONS, Analog— to— Digital Conversion, Fig.9、インターネットく U RL : http://www.analog.com/UploadedFiles/Application_Notes/511072672AN277. pdf>

発明の開示

[0004] 発明が解決しょうとする課題

上記非特許文献 1に示された ADコンバータにおいては、 V—F変換部から出力されるパルス信号のパルス数を、一つのカウンタにて単純に計数して、るだけであった。従って、入力電圧が小さな値であって、パルス信号に含まれるパルス数がそもそも少ない場合や、入力電圧の変動が小さぐパルス信号に含まれるパルス数にほぼ変動が無いような場合等には、カウンタにおける計数値にほとんど変動が見られず、高精度に AD変換を行うことができな力つた。

[0005] V— F変換の変換周波数を高めることができれば、 AD変換の高精度化は図れる。

しかし、変換周波数は、回路の製造プロセス条件や許容周波数ジッター値等の制限により、容易に高められるものではない。

[0006] この発明は上記の事情に鑑みてなされたもので、 V—F変換を利用した ADコンパータであって、変換周波数を高めることなぐ高精度に AD変換を行うことが可能なものを実現する。

[0007] 請求項 1に記載の発明は、アナログ信号たる入力電圧をデジタル信号に変換するアナログデジタルコンバータであって、第 1周期で発振する第 1パルス信号を出力する第 lVCO (Voltage Controlled Oscillator)と、第 2周期で発振する第 2パルス信号を出力する第 2VCOと、デジタル値算出部とを備え、前記第 1周期と前記第 2周期との比は A: B (A≠B)であり、前記比を保ったまま、前記入力電圧により前記第 1および第 2周期は制御され、前記第 1VCOは、自走により前記第 1パルス信号の発振を開始し、前記第 2VCOは、前記デジタル信号のサンプリング周期を示すサンプリング信号の活性化に伴って、前記第 2パルス信号の発振を開始し、前記デジタル値算出部は、前記サンプリング周期内に含まれた前記第 1パルス信号のパルス数に基づいて、前記デジタル信号の上位ビットを算出し、かつ、前記サンプリング信号の活性ィ匕時点から前記第 1および第 2パルス信号の位相が一致する時点までの間に含まれる前記第 1または第 2パルス信号のパルス数に基づ、て、前記デジタル信号の下位ビットを算出するアナログデジタルコンバータである。

[0008] 請求項 2に記載の発明は、請求項 1に記載のアナログデジタルコンバータであって、前記デジタル値算出部は、上位桁算出部と、下位桁算出部と、上下桁合成部と、第 1レジスタと、減算器とを備え、前記上位桁算出部は、前記サンプリング周期ごとに、前記第 1パルス信号の発振の開始力現在の前記サンプリング信号の活性ィ匕時点までにおける前記第 1パルス信号のパルス数を上位桁として算出し、前記下位桁算出部は、前記サンプリング周期ごとに、現在の前記サンプリング信号の活性ィ匕時点から前記第 1および第 2パルス信号の位相が一致する時点までの間に含まれる前記第 1または第 2パルス信号のパルス数に基づ、て、前記第 1パルス信号のサンプリング周期内の最後のパルス力サンプリング周期の終点までの位相差を下位桁として算出し、前記上下桁合成部は、前記上位桁および下位桁を合成して合成値を生成し、前記合成値を前記第 1レジスタに保持させ、前記減算器は、現在より一つ前の前記サンプリング周期における前記第 1レジスタの保持値と、現在の前記合成値との差分値を、前記上位ビットおよび前記下位ビットで構成される前記デジタル信号として出力するアナログデジタルコンバータである。

[0009] 請求項 3に記載の発明は、請求項 2に記載のアナログデジタルコンバータであって、前記上位桁算出部は、前記第 1パルス信号のパルス数を計数する第 1カウンタと、第 2レジスタとを備え、前記下位桁算出部は、第 3レジスタを備え、前記第 2レジスタは、前記サンプリング周期ごとに前記サンプリング信号の活'性ィ匕時点における前記第 1カウンタのパルス数を保持して、前記上位桁として出力し、前記第 3レジスタは、前記サンプリング周期ごとに前記第 1および第 2パルス信号の位相が一致する時点における前記第 1カウンタのパルス数を保持し、前記下位桁算出部は、前記サンプリング周期ごとに、前記第 3レジスタに保持されたパルス数と前記第 2レジスタに保持されたパルス数との差に基づ、て、前記位相差を算出するアナログデジタルコンパ一タである。

[0010] 請求項 4に記載の発明は、請求項 2に記載のアナログデジタルコンバータであって、前記下位桁算出部は、前記サンプリング信号の活性化時点から前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 2カウンタを備え、前記下位桁算出部は、前記サンプリング周期ごとに、前記第 2カウンタの計数値に基づいて、前記位相差を算出するアナログデジタルコンバータである。

[0011] 請求項 5に記載の発明は、請求項 1に記載のアナログデジタルコンバータであって

、算出される前記下位ビットの最大値は、二のべき乗値から一を差し引いた値であるアナログデジタルコンバータである。

[0012] 請求項 6に記載の発明は、請求項 1に記載のアナログデジタルコンバータであって、前記第 1および第 2VCOの一方は、リング状に直列接続された複数の反転回路を含み、前記第 1および第 2VCOの他方は、リング状に直列接続された複数の他の反転回路を含み、前記複数の他の反転回路は、二入力 NAND回路または二入力 NO R回路を初段の反転回路として有し、前記二入力 NAND回路または二入力 NOR回路の一方の入力端には、前記複数の他の反転回路内の最終段の反転回路の出力が与えられ、前記二入力 NAND回路または二入力 NOR回路の他方の入力端には、前記複数の他の反転回路内の最終段より手前の反転回路の出力が与えられ、前記複数の反転回路内の最終段の反転回路の出力力前記第 1および第 2VCOの前記一方に対応する前記第 1および第 2パルス信号の一方として機能し、前記複数の他の反転回路内の前記最終段の反転回路の出力力前記第 1および第 2VCOの前記他方に対応する前記第 1および第 2パルス信号の他方として機能するアナログデジタルコンバータである。

[0013] 請求項 7に記載の発明は、請求項 1に記載のアナログデジタルコンバータであって、前記第 1パルス信号の前記第 1周期に対応する周波数を、前記 Bで除することにより分周する第 1プリスケーラと、前記第 2パルス信号の前記第 2周期に対応する周波数を、前記 Aで除することにより分周する第 2プリスケーラと、前記第 1および第 2プリスケーラの各出力の位相の比較を行う位相比較器と、前記位相比較器からの出力を受ける LPF (Low Pass Filter)とをさらに備え、前記第 1および第 2周期の少なくとも一方は、前記入力電圧に加えて前記 LPF力の出力によっても制御されるアナログデジタルコンバータである。

[0014] 請求項 8に記載の発明は、請求項 1に記載のアナログデジタルコンバータであって、前記第 1パルス信号に所定の遅延量を付加する遅延回路をさらに備え、前記所定の遅延量は、予め計測された、前記サンプリング信号の活性化と前記第 2パルス信号の発振開始との間に生じる遅延量であるアナログデジタルコンバータである。

[0015] 請求項 9に記載の発明は、請求項 2に記載のアナログデジタルコンバータであって、前記下位桁算出部は、前記第 1および第 2パルス信号の一方を信号入力とし、前記第 1および第 2パルス信号の他方をクロック入力とするシフトレジスタと、前記シフトレジスタの出力パターンに対応した数値を前記位相差として出力するエンコーダとを備えるアナログデジタルコンバータである。

[0016] 請求項 10に記載の発明は、請求項 2に記載のアナログデジタルコンバータであつて、前記上位桁算出部は、前記第 1パルス信号のパルス数を計数する第 1カウンタと、レジスタとを備え、前記レジスタは、前記サンプリング周期ごとに、前記第 1および第 2パルス信号の位相が一致する時点力前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を少なくとも保持し、前記上位桁算出部は、前記サンプリング周期ごとに、前記レジスタに保持された計数値、および、前記下位桁算出部により算出された前記位相差に基づ、て、前記サンプリング信号の活性ィ匕時点における前記第 1パルス信号のパルス数を特定するアナログデジタルコンバータである。

[0017] 請求項 11に記載の発明は、請求項 10に記載のアナログデジタルコンバータであつて、前記レジスタは、前記第 1カウンタの計数値を受けて、前記サンプリング周期ごとに、前記第 1および第 2パルス信号の位相が一致する時点力前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を少なくとも保持可能なシフトレジスタであって、前記上位桁算出部は、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング周期ごとに、前記シフトレジスタに記憶された、前記位相が一致する時点力前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を選択する選択部と、前記選択部により選択された前記第 1カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性ィ匕時点における前記第 1パルス信号のパルス数を特定する演算部とをさらに備えるアナログデジタルコンバータである。

[0018] 請求項 12に記載の発明は、請求項 10に記載のアナログデジタルコンバータであつて、前記上位桁算出部は、検出部と、演算部とをさらに備え、前記検出部は、前記第 1および第 2パルス信号の位相が一致する時点を検出したときに、前記レジスタに前記位相が一致する時点力前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を保持させ、前記演算部は、前記レジスタにより保持された前記第 1力ゥンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性ィ匕時点における前記第 1パルス信号のパルス数を特定するアナログデジタルコンバータである。

[0019] 請求項 13に記載の発明は、請求項 2に記載のアナログデジタルコンバータであつて、前記下位桁算出部は、前記第 1および第 2パルス信号の位相が一致する時点および前記第 1および第 2パルス信号の位相が互いに反転して一致する時点を検出する検出部と、前記サンプリング信号の活性ィ匕時点力前記検出部で検出された前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 3カウンタと、前記検出部で検出された前記第 1および第 2パルス信号の位相が一致した時点から、次に前記検出部で検出される前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振、または、前記検出部で検出された前記第 1および第 2パルス信号の位相が互いに反転して一致した時点から、次に前記検出部で検出された前記第 1および第 2パルス信号の位相が互、に反転して一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 4カウンタと、演算部とを備え、前記演算部は、前記サンプリング周期ごとに、前記第 3カウンタの計数値を前記第 4カウンタの計数値で除することにより、前記位相差を算出するアナログデジタルコンバータである。

[0020] 発明の効果

請求項 1に記載の発明によれば、デジタル値算出部が、サンプリング周期内に含まれた第 1パルス信号のパルス数に基づいて、デジタル信号の上位ビットを算出し、かつ、サンプリング信号の活性ィ匕時点力第 1および第 2パルス信号の位相が一致する時点までの間に含まれる第 1または第 2パルス信号のパルス数に基づ、て、デジタル信号の下位ビットを算出する。第 1周期と第 2周期とは異なるため、サンプリング信号の活性ィ匕時点力第 1および第 2パルス信号の位相が一致する時点までの間に含まれる第 1または第 2パルス信号のパルス数は、第 1周期未満の V— F (Voltage-Freque ncy)変換値となっており、高精度に AD変換を行うことが可能な、 V— F変換を利用した ADコンバータが得られる。

[0021] 請求項 2に記載の発明によれば、デジタル値算出部が、上位桁算出部と、下位桁算出部と、上下桁合成部と、第 1レジスタと、減算器とを備え、現在より一つ前のサンプリング周期における第 1レジスタの保持値と、現在の合成値との差分値を、デジタル信号として出力する。よって、簡単な回路構成で請求項 1に記載の発明を構成可能である。

[0022] 請求項 3に記載の発明によれば、上位桁算出部が第 1カウンタと第 2レジスタとを備え、下位桁算出部が第 3レジスタを備え、下位桁算出部が、サンプリング周期ごとに、第 3レジスタに保持されたパルス数と第 2レジスタに保持されたパルス数との差に基づいて位相差を算出する。よって、簡単な回路構成で請求項 2に記載の発明を構成可能である。

[0023] 請求項 4に記載の発明によれば、下位桁算出部が第 2カウンタを備え、下位桁算出部が、サンプリング周期ごとに、第 2カウンタの計数値に基づいて位相差を算出する。よって、簡単な回路構成で請求項 2に記載の発明を構成可能である。

[0024] 請求項 5に記載の発明によれば、算出される下位ビットの最大値は、二のべき乗値力も一を差し引いた値である。よって、下位ビットを二進法以外の進法に変換せずに出力することができ、回路構成が簡易となる。

[0025] 請求項 6に記載の発明によれば、二入力 NAND回路または二入力 NOR回路の一方の入力端には、複数の他の反転回路内の最終段の反転回路の出力が与えられ、二入力 NAND回路または二入力 NOR回路の他方の入力端には、複数の他の反転回路の最終段より偶数段手前の反転回路の出力が与えられる。これにより、第 1および第 2パルス信号の他方は、第 1および第 2パルス信号の一方よりも所定段数少ない反転回路を含む VCOと同じ周期で発振する。よって、第 1および第 2VCOの他方の反転回路を奇数段としてリング発振を確実に発生させつつ、二入力 NAND回路または二入力 NOR回路の他方入力端に出力が与えられる反転回路を最終段寄りに選択することで、第 2パルス信号の第 2周期と第 1パルス信号の第 1周期との差を目的の値に設定することができる。第 1および第 2周期の差が、デジタル信号の下位ビットの最小分解能に相当するので、高精度に AD変換を行うことが可能となる。

[0026] 請求項 7に記載の発明によれば、第 1プリスケーラが第 1パルス信号の第 1周期に対応する周波数を、 Bで除することにより分周し、第 2プリスケーラが第 2パルス信号の第 2周期に対応する周波数を、 Aで除することにより分周する。そして、位相比較器は第 1および第 2プリスケーラの各出力の位相の比較を行い、位相比較器からの出力が、 LPFを介して第 1および第 2周期の少なくとも一方の制御に用いられる。よって、第 1周期と第 2周期とが A: Bの比を保つよう、フィードバックがかかり、第 1および第 2周期のキヤリブレートが可能である。

[0027] 請求項 8に記載の発明によれば、遅延回路は第 1パルス信号に所定の遅延量を付加し、その所定の遅延量とは、予め計測された、サンプリング信号の活性化と第 2パルス信号の発振開始との間に生じる遅延量である。サンプリング信号の活性化後すぐに第 2パルス信号の発振が開始しない場合であっても、第 1パルス信号にその分の遅延量が付加されるので、サンプリング信号の活性化と第 2パルス信号の発振開始との間に生じる遅延を打ち消すことができ、第 1および第 2パルス信号の位相の一致をより高精度に検出することができる。

[0028] 請求項 9に記載の発明によれば、下位桁算出部は、第 1および第 2パルス信号の一方を信号入力とし、第 1および第 2パルス信号の他方をクロック入力とするシフトレジスタと、シフトレジスタの出力パターンに対応した数値を前記位相差として出力するェンコーダとを備える。シフトレジスタの出力パターンは、第 1および第 2パルス信号の位相が一致する時点に応じて異なることから、エンコーダにおける出力数値をシフトレジスタの出力パターンの各場合の位相差と対応させておくことで、適切な位相差を出力可能である。よって、簡単な回路構成で請求項 2に記載の発明を構成可能である。

[0029] 請求項 10に記載の発明によれば、上位桁算出部は、サンプリング周期ごとに、レジスタに保持された第 1および第 2パルス信号の位相一致時点力第 2周期の半周期ずれた時点における第 1カウンタの計数値、および、下位桁算出部により算出された位相差に基づ、て、サンプリング信号の活性ィ匕時点における第 1パルス信号のパルス数を特定する。サンプリング信号の活性ィ匕時点における第 1パルス信号のパルス数を、サンプリング信号の活性化に基づいて特定する場合は、第 1パルス信号の活性化とサンプリング信号の活性化とが近接するときに、上位桁算出部において算出誤差が生じやすいが、レジスタに保持された、位相一致時点から第 2周期の半周期ずれた時点における第 1カウンタの計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

[0030] 請求項 11に記載の発明によれば、レジスタは第 1カウンタの計数値を受けて、サンプリング周期ごとに、第 1および第 2パルス信号の位相が一致する時点から第 2周期の半周期ずれた時点における第 1カウンタの計数値を少なくとも保持可能なシフトレジスタであって、上位桁算出部が、位相が一致する時点から第 2周期の半周期ずれた時点における第 1カウンタの計数値を選択する選択部と、選択部により選択された第 1カウンタの計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性ィ匕時点における第 1パルス信号のパルス数を特定する演算部とをさらに備える。よって、簡単な回路構成で請求項 10に記載の発明を構成可能である。

[0031] 請求項 12に記載の発明によれば、上位桁算出部が検出部と演算部とをさらに備え、検出部は、第 1および第 2パルス信号の位相が一致する時点を検出したときに、レジスタに位相一致時点から第 2周期の半周期ずれた時点における第 1カウンタの計数値を保持させ、演算部は、レジスタにより保持された第 1カウンタの計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性ィ匕時点における第 1パルス信号のノルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなぐ小規模な回路構成で請求項 10に記載の発明を構成可能である。

[0032] 請求項 13に記載の発明によれば、下位桁算出部は、検出部、第 3および第 4カウンタ、並びに、演算部を備え、演算部は、サンプリング周期ごとに、第 3カウンタの計数値を第 4カウンタの計数値で除することにより、位相差を算出する。第 3カウンタの計数値を第 4カウンタの計数値で除した値は、第 1周期未満の V—F変換値に相当するため、第 1VCOの第 1周期と第 2VCOの第 2周期とがそれぞれどのような値であつても、正しく位相差を算出することができる。

図面の簡単な説明

[0033] [図 1]実施の形態 1に係る ADコンバータを示す回路図である。

[図 2]BASE—VCOのパルス信号 iJAW—VCOのパルス信号との一例を示すタイミングチャートである。

[図 3]BASE— VCOのパルス信号 iJAW— VCOのパルス信号との他の一例を示すタイミングチャートである。

[図 4]BASE— VCO^JAW— VCOとを用いることで周期 Tbase未満の V— F変換値が求められる原理を説明するタイミングチャートである。

[図 5]実施の形態 1に係る ADコンバータの動作を示すタイミングチャートである。

[図 6]BASE—VCOおよび JAW—VCOの詳細構成を示す回路図である。

[図 7]BASE—VCOおよび JAW—VCOの動作を示すタイミングチャートである。

[図 8]実施の形態 2に係る ADコンバータを示す回路図である。 [図 9]実施の形態 2に係る ADコンバータの動作を示すタイミングチャートである。

[図 10]実施の形態 3に係る ADコンバータを示す回路図である。

[図 11]周期調整回路の必要性を示すタイミングチャートである。

圆 12]周期調整回路の詳細構成を示す図である。

[図 13]実施の形態 4に係る ADコンバータを示す回路図である。

[図 14]ディレイ追カ卩回路の必要性を示すタイミングチャートである。

[図 15]ディレイ追カ卩回路の必要性を示すタイミングチャートである。

[図 16]ディレイ追カ卩回路の詳細構成を示す図である。

[図 17]実施の形態 5に係る ADコンバータを示す回路図である。

[図 18]実施の形態 5に係る ADコンバータの動作を示すタイミングチャートである。

[図 19]動作制御回路、 1ビット 8エントリシフトレジスタおよびエンコーダの詳細構成を示す図である。

[図 20]動作制御回路、 1ビット 8エントリシフトレジスタおよびエンコーダの動作を示すタイミングチャートである。

[図 21]実施の形態 6の上位桁算出部の必要性を示すタイミングチャートである。

[図 22]実施の形態 6に係る ADコンバータを示す回路図である。

[図 23]動作制御回路、 18ビット 8エントリシフトレジスタおよび BASE選択マルチプレクサの詳細構成を示す図である。

[図 24]実施の形態 6に係る ADコンバータの動作を示すタイミングチャートである。

[図 25]実施の形態 7に係る ADコンバータを示す回路図である。

[図 26]立ち上がり検出ステートマシンにおける状態遷移図である。

[図 27]実施の形態 7に係る ADコンバータの動作を示すタイミングチャートである。

[図 28]実施の形態 7に係る ADコンバータの動作を示すタイミングチャートである。

[図 29]実施の形態 8に係る ADコンバータを示す回路図である。

圆 30]下位ビット演算部の詳細構成を示す図である。

[図 31]立ち上がり検出ステートマシンにおける状態遷移図である。

[図 32]実施の形態 8に係る ADコンバータの動作を示すタイミングチャートである。

[図 33]実施の形態 8に係る ADコンバータの動作を示すタイミングチャートである。 [図 34]実施の形態 8に係る ADコンバータの動作を示すタイミングチャートである。発明を実施するための最良の形態

[0034] <実施の形態 1 >

本実施の形態は、 V— F変換を利用した ADコンバータであって、二本の VCOを有し、両 VCOの周期差を利用して主 VCOの周期未満の V—F変換値を求めることにより高精度に AD変換を行うものである。

[0035] 図 1は、本実施の形態に係る ADコンバータの回路図である。図 1に示すように、この ADコンバータは、アナログ信号たる入力電圧 Vinをデジタル信号に変換する AD コンバータであって、周期 Tbaseで発振するパルス信号を出力する BASE— VCO (V oltage Controlled Oscillator) 1と、周期 Tbaseとは異なる周期 Tjawで発振するパルス信号を出力する JAW— VC02とを備えて、る。

[0036] また、この ADコンバータは、位相差判定回路 3と、上位桁算出部たるカウンタ 4および第 1レジスタ 5と、上下桁合成部 6と、第 2レジスタ 7と、第 1減算器 8と、動作制御回路 9と、下位桁算出部たる第 3レジスタ 10および第 2および第 3減算器 11, 12とを備えている。位相差判定回路 3、上位桁算出部 (カウンタ 4および第 1レジスタ 5)、上下桁合成部 6、第 2レジスタ 7、第 1減算器 8、動作制御回路 9、並びに、下位桁算出部（第 3レジスタ 10、第 2および第 3減算器 11, 12)は、協同してデジタル値算出部として機能する。

[0037] まず、本発明の原理を説明する。本発明においても基本的には、上記非特許文献 1の ADコンバータと同様、 BASE— VCOlから出力されるパルス信号のパルス数をカウンタ 4にて計数することにより、デジタル信号を生成する。 BASE— VCOlからの出力信号は、カウンタ 4のクロック入力端 Tに入力されており、カウンタ 4は BASE— V COlの発振回数を計数することができる。

[0038] すなわち、 BASE— VCOlの電圧制御信号としてアナログ信号たる入力電圧 Vin 力 ¾ASE— VCOlに与えられる。そして、入力電圧 Vinにより BASE— VCOlの周期 Tbaseは制御される。

[0039] 入力電圧 Vinが高いほど BASE— VCOlが高速動作をするため、その周期 Tbase 力 S小さくなる。周期 Tbaseが小さければ、単位時間当たりに BASE— VCOlから出力されるパルス信号のパルス数は多くなる。一方、入力電圧 Vinが低いほど BASE— V COlが低速動作をするため、その周期 Tbaseが大きくなる。周期 Tbaseが大きければ、単位時間当たりに BASE— VCO 1から出力されるパルス信号のパルス数は少なくなる。

[0040] よって、所定の期間（= 1サンプリング周期）中に BASE— VCOlから出力されるパルス信号のパルス数をカウンタ 4にて計数すれば、その計数値の大小がアナログ信号たる入力電圧 Vinの大小を示し、計数値そのものがアナログ信号たる入力電圧 Vi nのデジタル信号への変換値に相当することになる。この計数値を出力すれば、 V- F変換を利用した AD変換が実現できる。なお、 ADコンバータの分解能は BASE— VCOlの発振周波数とサンプリング周波数とを用いて、 AD分解能 =log (BASE-

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VCOlの発振周波数 Zサンプリング周波数)として求められる。よって、例えば BASE — VCOlの発振周波数 = 50[MHz]、サンプリング周波数 =44 [kHz]の場合、分解能は lObitと算出される。

[0041] し力し、上記課題にて述べたように、 BASE— VCOlのパルス信号をカウントするだけでは、パルス信号に含まれるパルス数がそもそも少ない場合等において、カウンタ 4における計数値にほとんど変動が見られず、高精度な AD変換を行うことができない。

[0042] より具体的には、例えば入力電圧 Vin力 [V]以上 5 [V]未満のときに BASE— VC Olから 1サンプリング周期中に出力されるパルス信号のパルス数力個であり、入力電圧 Vinが 3 [V]以上 4[V]未満のときには 1サンプリング周期中のパルス数が 3個であるとすれば、入力電圧 Vinが 4. 2[V]であっても 4. 8 [V]であっても、計数されるパルス数は 4個とされるし、入力電圧 Vinが 3. 5 [V]であっても 3. 9 [V]であっても、計数されるパルス数は 3個とされる、ということである。

[0043] すなわち、パルス数を計数して AD変換を行う場合、計数するパルス数の小数部分まで区別することができないので、 4. 2[V]と 4. 8 [V]のようにアナログ電圧において微小な相違を有するにも拘らず、いずれの場合も変換後のデジタル信号においては "4"との数値が出力されてしまうのである。もちろん、 V—F変換の変換周波数を高める、すなわち、 BASE— VCOlの発振周波数を高める（上記数値例の場合、例えば 4 [V]以上 5 [V]未満のときのパルス数を 40〜49個のように高める）ことができれば、 AD変換の高精度化は可能である（上記数値例の場合、例えば 42個と 48個のように区別可能である)。しかし、上述の如ぐ変換周波数を容易に高めることはできない。

[0044] そこで、本発明では、 BASE— VCOlに対して周期差を有する JAW— VC02を用意し、両 VCO出力の位相差を計測して BASE - VCO 1の周期 Tbase未満の V - F 変換値を求める。 V—F変換を利用した AD変換において変換精度を高めるということは、 BASE— VCOlから出力されるパルス信号のパルス数では計数しきれない、計数の小数部分を計測するということであり、このパルス数の小数部分計測のために、本願において JAW— VCO 2を採用するのである。

[0045] なお、アナログ信号たる入力電圧 Vinは、 JAW— VC02の電圧制御信号としても機能する。そして、入力電圧 Vinにより JAW—VC02の周期 Tjawも制御される。ここで、周期 Tbaseと周期 Tjawとの比を A : B (A≠B)とすると、この A: Bの比を保ったまま、入力電圧 Vinにより周期 Tbaseおよび Tjawの各値は制御される。

[0046] 本発明では、出力すべきデジタル信号の上位ビットについては、 BASE—VCOl 力も 1サンプリング周期中に出力されるパルス信号のパルス数に基づいて算出する。一方、デジタル信号の下位ビットについては、デジタル信号のサンプリング周期を示すサンプリング信号 Psの活性化時点から BASE— VCOlのパルス信号の位相 iJA W—VC02のパルス信号の位相とがー致する時点までの間に含まれる、 BASE-V COlまた ίお AW—VC02のパルス信号のパルス数に基づいて算出する。

[0047] 周期 Tbaseおよび Tjawを異なる値としておくと、 BASE— VCOlおよび JAW— VC O 2の 2つの VCOの発振出力の位相が一定間隔で一致する。この間隔を Mとする。 BASE—VCOlについては、自走によりその出力パルス信号の発振を開始させる。一方、 JAW— VCO 2については、サンプリング信号 Psの活'性化に伴って発振開始させる。すなわち、この JAW— VC02については、サンプリング信号 Psの活性化と同時に発振を開始させ、サンプリング信号 Psの活性ィ匕時点を JAW— VC02の発振起点とする。

[0048] 図 2は、 BASE—VC01のパルス信号iJAW—VC02のパルス信号とのー例を示すタイミングチャートである。図 2では、サンプリング信号 Psの活性ィ匕時点（すなわち J AW—VC02の発振起点）力ちょうど BASE— VCOlのあるパルスの立ち上がりと同時であって、また、 BASE— VCOlのパルス数 9個に対して JAW— VCO 2のパルス数が 8個となる場合を示している。この場合、周期 Tbaseと周期 Tjawとの比 A: Bは 8 ： 9である。

[0049] また、図 3は、 BASE—VC01のパルス信号iJAW—VC02のパルス信号との他の一例を示すタイミングチャートである。図 3でも、サンプリング信号 Psの活性ィ匕時点 (すなわち JAW— VC02の発振起点）力ちょうど BASE— VCOlのあるパルスの立ち上がりと同時である場合を示しているが、図 3では、 BASE—VCOlのパルス数 8 個に対して JAW— VC02のパルス数が 9個となる場合を示している。この場合、周期 Tbaseと周期 Tjawとの比 A： Bは 9： 8である。

[0050] 本発明においては、 BASE—VC01^JAW—VC02との間での周期差を、図 2のように JAW— VC02の周期 Tjawが大きくなるように設定しても良、し、図 3のように B ASE—VCOlの周期 Tbaseが大きくなるように設定しても良い。ただし、 JAW— VC 02の周期 Tjawを BASE— VCOlの周期 Tbaseよりも大きくする方力両 VCO出力の位相差の検出が容易となるので、以下では、図 2のように、 BASE—VCOlのパルス数 9個に対して JAW— VC02のノルス数が 8個となる場合を例に採って、説明を行う。

[0051] 図 4は、 BASE— VCOl^JAW— VC02とを用いることで周期 Tbase未満の V— F 変換値が求められる原理を説明するタイミングチャートである。

[0052] V—F変換を利用した ADコンバータで生成されるべきデジタル値は、サンプリング信号 Psの 1サンプリング周期内における BASE— VCOlからのパルス数の、整数及び小数を含めた総パルス数である。図 4を参照すれば、サンプリング信号 Psの第 1番目におけるサンプリング周期内には、サンプリング信号 Psの活性ィ匕時点（すなわちサンプリング周期内の初頭）からサンプリング周期内の BASE— VCOlの最初のパルス発生（BASE— VCOlの第" 2"番目のパルスの立ち上がり時点）までの小数（丸 1) 、サンプリング周期内の BASE— VCOlの最初のパルス発生（BASE— VCOlの第 "2"番目のパルスの立ち上がり時点）から次のサンプリング周期開始までの BASE— VCOlのパルス数（正の数、丸 2)、および、サンプリング周期内の BASE—VCOl の最後のパルス発生（BASE— VCOlの第" 5"番目のパルスの立ち上がり時点）から次のサンプリング周期開始までの小数 (丸 3)、という 3部分が含まれていることが分かる。

[0053] 図 4のうち、正の数たる丸 2の部分については従来技術と同様、 BASE— VCOlのパルス数を計数することで求めることができる。一方、本発明では、従来技術では求められな力つた図 4の小数たる丸 1および丸 3の部分をも計数可能となる。

[0054] 図 4の丸 1の部分は、周期 Tbaseと周期 Tjawとの周期差を Tdiffとすると、例として Tdi ffX 5の期間となっている。また、丸 3の部分は、例として TdiffX 7の期間となっている。なお、周期差 Tdiffは、図 2に示されているように、 Tbase=AXTdiff=8 XTdiff、および、 Tjaw=B XTdiff= 9 XTdiffとの関係を満たしている。よって、図 4の丸 1の部分は、周期 Tbaseの 5Z8の期間となっている。また、図 4の丸 3の部分は、 Tdiff X 7の期間、すなわち、周期 Tbaseの 7Z8の期間となっている。

[0055] 図 4の丸 1乃至丸 3の部分を全て足せば、その値が 1サンプリング周期内における B ASE—VCOlからのパルス数の、整数及び小数を含めた総パルス数となる。すなわち、この値が、より高精度化された AD変換値となる。図 4における最初のサンプリング周期においては、丸 1の部分 = 5Z8、丸 2の部分 = 3、丸 3の部分 = 7Z8であるので、丸 1乃至丸 3の総計は正の数 4と小数 4Z8となる。同様に、図 4における二回目のサンプリング周期においては、丸 1の部分 = 1Z8、丸 2の部分 =4、丸 3の部分 =4Z8であるので、丸 1乃至丸 3の総計は正の数 4と小数 5Z8となる。同様に、図 4 における三回目のサンプリング周期においては、丸 1の部分 =4Z8、丸 2の部分 =4 、丸 3の部分 =0Z8であるので、丸 1乃至丸 3の総計は正の数 4と小数 4Ζ8となる。

[0056] ここで、最初のサンプリング周期に示したように、丸 1と丸 3の部分が小数であっても、両者の合計に桁上がりが発生することがある。この場合、丸 2の部分だけを用いてパルス数の判定を行うわけにはいかない。そこで、このような桁上がりも含めた計数方法が必要となる。以下に、その方法を説明する。

[0057] まず、 Ν回目のサンプリングにおいて、丸 1にあたる部分については、 Ν— 1回目のサンプリングにおける丸 3の数値を用いて、（1— [丸 3の数値])として計算できる。例えば、図 4における最初のサンプリング周期においては、丸1の部分= 1 3 8 = 5 Z8として計算でき、二回目のサンプリング周期においては、丸 1の部分 = 1— 7Z8 = 1Z8として、三回目のサンプリング周期においては、丸 1の部分 = 1—4Z8=4Z 8として、それぞれ計算できる。

[0058] そして、 N回目のサンプリングにおいて、丸 1乃至丸 3の総計は、 BASE—VCOl の N+ 1回目のサンプリングにおける計数値に N回目の丸 3の部分の小数値を加えた値と、 BASE—VC01のN回目のサンプリングにおける計数値に N— 1回目の丸 3 の部分の小数値を加えた値との差により計算することができる。

[0059] 例えば、図 4における最初のサンプリング周期においては、二回目のサンプリング開始時における BASE— VCOlの計数値" 5"および最初のサンプリング周期における丸 3の部分の小数値" 7Z8"の総計から、最初のサンプリング開始時における BAS E— VCOlの計数値" 1"およびその 1つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）における丸 3の部分の小数値" 3Z8"の総計を差し引くことによって、（5 + 7Z8)— (1 + 3/8) =4+4Z8と計算できる。

[0060] 同様にして、図 4における二回目のサンプリング周期においては、三回目のサンプリング開始時における BASE— VCOlの計数値" 10"および二回目のサンプリング周期における丸 3の部分の小数値" 4Z8"の総計から、二回目のサンプリング開始時における BASE— VCOlの計数値" 5"およびその前のサンプリング周期における丸 3 の部分の小数値" 7Z8"の総計を差し引くことによって、（10+4Z8)— (5 + 7/8) =4 + 5Z8と計算でき、三回目のサンプリング周期においては、四回目のサンプリング開始時における BASE— VCOlの計数値" 15"および三回目のサンプリング周期における丸 3の部分の小数値" 0Z8"の総計から、三回目のサンプリング開始時における BASE— VCOlの計数値" 10"およびその前のサンプリング周期における丸 3の部分の小数値" 4Z8"の総計を差し引くことによって、（15 + OZ8)— (10+4/8) =4+4Z8と計算できる。

[0061] すなわち、 1サンプリング周期ごとに、 BASE— VCOlの計数値と丸 3の部分の小数値とのペアを生成し、 N + 1回目のペアの値から N回目のペアの値を減じることで、高精度に AD変換されたデジタル値を生成することができる。そして、このように差分を計算することにより、 ADコンバータが有する入力電圧に対するデジタル値の変換誤差を低減する効果もある。 N + 1回目のペアの有する誤差と N回目のペアの有する誤差とが同じ量であるので、減算により誤差が帳消しとなるからである。

[0062] 次に、図 4における丸 3の数値の算出方法について述べる。図 4のうち、小数たる丸 3の部分を求めるには、サンプリング開始時の直前の BASE— VCOlの活性ィ匕時点と、サンプリング開始時点との間の位相差を計測すればょ、。

[0063] 例えば、図 4におけるサンプリング信号 Psの最初の活性ィ匕時点は、 BASE—VCO 1の第" 1"番目のパルスの途中に存在する。すなわち、サンプリング信号 Psの最初の活性ィ匕の直前の BASE— VCOlの活性ィ匕時点は、第" 1"番目のパルスの発振時点であり、サンプリング信号 Psの最初の活性ィ匕時点は、 BASE—VC01の第"1"番目のパルスの発振時点より周期 Tbaseの 3Z8の期間だけ遅れた位置に存在する。この 3Z8との数値は、丸 1の期間たる 5Z8の補数にあたる。

[0064] JAW—VC02は、サンプリング信号 Psの活性ィ匕と同時に発振を開始するので、サンプリング信号 Psの最初の活性ィ匕時点において、 JAW— VC02も発振することとなる。図 2を参照すると、 BASE—VC01の立ち上がりに対して、JAW—VC02の立ち上がりが周期 Tbaseの 3Z8の期間だけ遅れた位置に存在するのは、ズレ量" 3"と示されたパルス P3である。

[0065] 図 2において、この、ズレ量" 3"と示されたパルス P3の立ち上がりを JAW— VC02 の発振開始時点とみなせば、パルス P3から、両 VCOのパルス信号の位相が一致する時点（ズレ量" 8"または" 0"と示された時点）までの間に含まれるパルス数は、 BAS E—VCOlおよび JAW—VC02のいずれにおいても、 5個である。この数値は、最初のサンプリング周期における丸 1の期間たる 5Z8の分子" 5"に相当する。また、この 5 Z8との数値は、その 1つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）における丸 3の期間たる 3Z8の補数にあたる。

[0066] すなわち、サンプリング信号 Psの活性化時点から BASE— VCOlおよび JAW— V C02のパルス信号の位相が一致する時点までの間に含まれる BASE— VCO 1また ίお AW— VC02のパルス信号のパルス数に基づいて、 Ν + 1回目のサンプリングにおける丸 1の期間、および、 Ν回目のサンプリングにおける丸 3の期間としての、周期 Tbase未満の小数部分を計測することができる。 [0067] 図 4の最初のサンプリング周期における丸 3の部分を求めるには、次の第 2回目のサンプリング信号 Psの活性化時点から BASE—VC01ぉょびJAW—VC02のパルス信号の位相一致時点までの間に含まれる BASE—VC01また^JAW—VC02のパルス数を計数して、第 2回目のサンプリング信号 Psにおける小数たる丸 1の部分を上記と同様に求め、 1よりその値を差し引けばよい。

[0068] 図 4におけるサンプリング信号 Psの第 2回目の活性化時点は、 BASE—VCOlの第" 5"番目のパルスの途中に存在する。すなわち、サンプリング信号 Psの第 2回目の活性化時点は、 BASE— VCOlの第" 5"番目のパルスの発振時点より周期 Tbaseの 7/8の期間だけ遅れた位置に存在する。この 7/8との数値は、第 2回目のサンプリング周期の初頭に位置する小数の期間たる 1Z8の補数にあたる。

[0069] JAW—VC02は、サンプリング信号 Psの活性ィ匕と同時に発振を開始するので、サンプリング信号 Psの第 2回目の活性ィ匕時点において、 JAW— VC02も発振することとなる。図 2を参照すると、 BASE—VC01の立ち上がりに対して、JAW—VC02の立ち上がりが周期 Tbaseの 7Z8の期間だけ遅れた位置に存在するのは、ズレ量" 7" と示されたパルス P7である。

[0070] 図 2において、この、ズレ量" 7"と示されたパルス P7から、両 VCOのパルス信号の位相が一致する時点 (ズレ量" 8"または" 0"と示された時点）までの間に含まれるパルス数は、 BASE— VCOlおよび JAW— VC02のいずれにおいても、 1個である。この数値は、第 2回目のサンプリング周期における丸 1の期間たる 1Z8の分子に相当する。また、この 1/8との数値は、その 1つ前のサンプリング周期（最初のサンプリング周期）における丸 3の期間たる 7Z8の補数にあたる。

[0071] すなわち、サンプリング信号 Psの活性化時点から BASE— VCOlおよび JAW— V C02のパルス信号の位相がー致する時点までの間に含まれる BASE— VCO 1および JAW— VC02のパルス信号のパルス数を計数することにより、そのパルス数に基づいて、周期 Tbase未満の小数部分 (N+ 1回目のサンプリングにおける丸 1の期間、および、 N回目のサンプリングにおける丸 3の期間）を計測することができる。

[0072] 上記を一般的に説明すると、以下のようになる。 Tbase :Tjaw=A: Bなので、 TjawZ Tbase = B/A、よって Tjaw A=Tbase'B = Mとなり、 JAW— VC02の出力パルス信号の周期 Tjawの A周に対して、 BASE— VCO 1の出力パルス信号の周期 Tbase の B周目ごとに、 2つの VCOの位相が一致する。

[0073] JAW— VC02の出力パルス信号の発振開始力その直前の BASE— VCOlの出力パルス信号の発振開始より Tdiff'Xだけ遅れた場合を考える。この遅延を伴って、 J AW— VC02の出力パルス信号が X回発振した時、図 2を参照すれば、 Tjaw(A- X)+Tdiff'X = Tjaw'A— (Tjaw— Tdiff)'X=Tjaw'A— Tbase'X=Tbase'(B— X)と表せる。よって、両 VCOの位相が一致するまでのパルス信号の計数値は、 BASE— VCOlの出力パルス信号を用いての計数で B—X、 JAW—VC02の出力パルス信号を用いての計数で A—Xとなる。

[0074] なお、 Tbase=Tdiff' Aより、 Xの最大値 Xmaxは A— 1である。 X=Aとなると X=0の場合と区別できないからである。最大値 Xmaxの値が大きいほど、 AD変換の分解能は高くなる。また、 Tbaseや Tjawの数値例としては例えば、 Tbase = 32 [nsec]、 Tdiff = 2[nsec]、 Tjaw= 34[nsec]としたり、 Tbase= 16 [nsec]、 Tdiff = 2 [nsec]、 Tjaw = 18 [nsec]とすればよい。前者の場合は A: B= 16 : 17となり、後者の場合は A: B = 8 : 9となる。

[0075] 次に、図 1の ADコンバータの動作について、図 5を用いて説明する。図 5は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。まず、 BASE —VCOlの出力パルス信号は自走により発振し、カウンタ 4はその発振数を計数する。図 5においては、カウンタ 4の計数値が" 8"〜"23"まで変化する様子が示されている。

[0076] JAW— VC02には、サンプリング信号 Psが入力される。そして、 JAW— VC02は、サンプリング信号 Psの活性ィ匕に伴って発振を開始する。なお、 BASE— VCOlの発振出力の周期 Tbase^JAW—VC02の発振出力の周期 Tjawとの比 A: Bは、図 2の場合と同様、 8 : 9とされている。

[0077] 上位桁算出部たるカウンタ 4および第 1レジスタ 5は、サンプリング信号 Psのサンプリング周期ごとに、 BASE— VCOlの出力パルス信号の発振の開始力現在のサンプリング信号 Psの活性化時点までにおける BASE— VCOlの出力パルス信号のパルス数を上位桁 (図 1では"上位ビッド，と表示)として算出する。具体的には、第 1レジスタ 5のデータ入力端 Dにはカウンタ 4の出力が与えられ、第 1レジスタ 5のクロック入力端 Tにはサンプリング信号 Psが与えられており、サンプリング信号 Psの活性ィ匕に伴つて、第 1レジスタ 5はサンプリング信号 Psの活性ィ匕時点におけるカウンタ 4の出力値を保持する。

[0078] 図 5においては、カウンタ 4の計数値が" 10"のときにサンプリング信号 Psが活性化しているので、第 1レジスタ 5には" 10"の情報が保持される。すなわち、第 1レジスタ 5 は、 1サンプリング周期ごとにサンプリング信号 Psの活'性ィ匕時点におけるカウンタ 4のパルス数を保持して、上位桁として出力する。

[0079] 一方、下位桁算出部たる、第 3レジスタ 10並びに第 2および第 3減算器 11, 12は、サンプリング周期ごとに、現在のサンプリング信号 Psの活性ィ匕時点力も BASE— VC Olおよび JAW— VC02の出力パルス信号の位相が一致する時点までの間に含まれる、 BASE— VCOlの出力パルス信号のパルス数に基づいて、 BASE— VCOl の出力パルス信号のサンプリング周期内の最後のパルス力サンプリング周期の終点までの位相差 (すなわち図 4の丸 3の部分)を、下位桁（図 1では"下位ビッド 'と表示)として算出する。

[0080] 位相差判定回路 3は、 BASE— VCOlおよび JAW— VC02の出力パルス信号の立ち上がりの位相の一致を検出し、検出時にその出力を活性ィ匕させる回路である。位相差判定回路 3は、一般的な S—R (Set-Reset)フリップフロップ回路にて構成される。また、動作制御回路 9は、サンプリング信号 Psの活性ィ匕に伴ってその出力 S1を活性ィ匕し、位相差判定回路 3における BASE— VCOlおよび JAW— VC02の出力パルス信号の位相一致検出に伴って、その出力 S1を非活性ィ匕する回路である。動作制御回路 9も、一般的な S—Rフリップフロップ回路にて構成される。

[0081] 第 3レジスタ 10のデータ入力端 Dにはカウンタ 4の出力が与えられ、第 3レジスタ 10 のクロック入力端 Tには BASE— VCOlの出力パルス信号が与えられている。また、第 3レジスタ 10のィネーブル入力端 enablには、動作制御回路 9からの出力 S1が与えられる。

[0082] 第 3レジスタ 10は、ィネーブル入力端 enablにおける信号がから Lowへと切り替わった時にワンショット的に動作可能となり、かつ、 BASE—VCOlの出力パルス信号の発振に伴って、第 3レジスタ 10は BASE— VCOlの出力パルス信号の立ち上がり時点におけるカウンタ 4の出力値を保持する。

[0083] 図 5においては、 JAW— VC02の出力パルス信号の発振開始が、その直前の BA SE-VCO 1の出力パルス信号の発振開始より Tdiff' Xだけ遅れたときの各場合 (X =0〜7)を、 DelayO〜Delay7として示している。

[0084] いま、 X=4とすると、カウンタ 4の計数値が" 15"のときに、 BASE— VCOlおよび J AW— VC02の出力パルス信号の立ち上がりの位相が一致する。よって、このとき B ASE— VCOlの出力パルス信号は立ち上がり、かつ、ィネーブル入力端 enablにおける信号 S1が Hiから Lowへと切り替わるので、第 3レジスタ 10は、カウンタ 4の出力するパルス数" 15"を保持する。

[0085] 下位桁算出部の他の構成要素たる第 2減算器 11は、第 3レジスタ 10に保持された計数値" 15"から第 1レジスタ 5に保持された計数値" 10"を差し引く。よって、第 2減算器 11の出力値は、この場合、 15— 10 = "5"となる。なお、第 2減算器 11の出力値は、 DelayO〜Delay7の各場合に応じて変動し、例えば DelayOの場合は第 3レジスタ 1 0での保持値が" 19"となるため、その値は 19— 10 = "9"となり、 Delay7の場合は第 3 レジスタ 10での保持値が "12"となるため、その値は 12— 10 = " 2"となる。

[0086] そして、下位桁算出部の他の構成要素たる第 3減算器 12は、所定の数値" 9" (この "9"との数値は、比 A: B = 8 : 9の" 9"からである）力第 2減算器 11で算出された値" 5"を差し引く。よって、第 3減算器 12の出力値は、 X=4の場合、 9— 5 = "4"となる。この第 3減算器 12の出力値力 BASE— VCOlの出力パルス信号のサンプリング周期内の最後のパルス力サンプリング周期の終点までの位相差 (すなわち図 4の丸 3 の部分)、すなわち下位桁となる。

[0087] なお、第 3減算器 11の出力値は、 DelayO〜Delay7の各場合に応じて変動し、例えば DelayOの場合は第 2減算器 11の値が" 9"となるため、その値は 9— 9 = "0"となり、 Delay7の場合は第 2減算器 11の値が" 2"となるため、その値は 9— 2 = "7"となる。

[0088] 上下桁合成部 6は、第 1レジスタ 5から出力される上位桁の情報、および、第 3減算器 11から出力される下位桁の情報を合成して、合成値を生成する。具体的には、上下桁合成部 6は例えばシフトレジスタで構成され、その下位ビット側に下位桁の情報を保持し、その上位ビット側に上位桁の情報を保持する。この下位ビット側が、図 4の丸 3の部分の小数値に相当し、上位ビット側が、図 4のサンプリング信号 Ps活性ィ匕時点での BASE— VCOlの計数値に相当する。

[0089] 上記図 5において X=4の場合、上位桁は" 10"であり、下位桁は" 4"であるため、上下桁合成部 6における合成値は" 10+4Z8"となる。この合成値が、サンプリング信号 Psの活性ィ匕時に第 2レジスタ 7に保持される。

[0090] 第 2レジスタ 7のデータ入力端 Dには上下桁合成部 6の出力が与えられ、第 2レジスタ 7のクロック入力端 Tにはサンプリング信号 Psが与えられており、サンプリング信号 P sの活性化に伴って、第 2レジスタ 7は、 N回目のサンプリング時における合成値" 10 +4/8"を保持する。なお、合成値" 10+4/8"の保持前は、第 2レジスタ 7には N 1回目のサンプリング時における合成値として" 5 + 7Z8"の情報が保持されている。これらの値は、図 4における二回目のサンプリング周期における各数値に対応している。

[0091] そして、第 1減算器 8は、現在より一つ前のサンプリング周期 (N—1回目のサンプリング周期）における第 2レジスタ 7の保持値" 5 + 7/8"と、現在の合成値" 10+4/8 "との差分値" 4 + 5Z8"を、上位ビットおよび下位ビットで構成されるデジタル信号として出力する。

[0092] 本発明においては、 A: Bの比を保ったまま、入力電圧 Vinにより BASE—VCOlの周期 Tbaseおよび JAW— VC02の周期 Tjawの各値が制御される。 2つの VCOのァナログ入力電圧 Vinに対する感度が例えば 1次式であれば、両 VCOの周期差 Tdiff の感度もまた 1次式である。そして、この周期差 Tdiff¾ 下位ビットの最小分解能に相当する。アナログ入力電圧 Vinに応じて周期 Tbaseの幅は変化する力周期差 Tdiff の幅も同じ感度で変化するため、 TbaseZTdiffの値はアナログ入力電圧 Vinの値に関わらず一定となり、下位ビットの分解能はアナログ入力電圧 Vinに関わらず一定となる。

[0093] 図 6は、 BASE— VCOlおよび JAW— VC02の詳細構成を示す回路図である。図 6に示すとおり、 BASE— VCOlは、二入力 NAND回路 Gla, G2aおよびインバータ G3a〜G9aを備える。これらの二入力 NAND回路 Gla, G2aおよびインバータ G3 a〜G9aは、リング状に直列接続された奇数段の複数の反転回路として機能する。

[0094] また、 JAW—VC02も、二入力 NAND回路 Gib, G2bおよびインバータ G3b〜G 9bを備える。これらの二入力 NAND回路 Gib, G2bおよびインバータ G3b〜G9bもまた、リング状に直列接続された奇数段の複数の反転回路として機能する。

[0095] BASE— VCOlの備える反転回路の数と、 JAW— VC02の備える反転回路の数とは同数である。また、インバータ G3a〜G9a, G3b〜G9bのいずれにも、電圧制御信号として機能する入力電圧 Vinが入力される。この入力電圧 Vinは、インバータ G3a 〜G9a, G3b〜G9bを構成する CMOS回路 (詳細構成は図示せず)の一端に電源電位として与えられる。なお、インバータ G3a〜G9a, G3b〜G9bを構成する CMOS 回路の他端は接地される。

[0096] JAW— VC02内初段の反転回路として機能する二入力 NAND回路 Gibの二入力端には、最終段の反転回路として機能するインバータ G9bの出力が共通して与えられる。 JAW— VC02内二段目の反転回路として機能する二入力 NAND回路 G2b の一方入力端には、二入力 NAND回路 Gibの出力が与えられ、その他方入力端にはサンプリング信号 Psが与えられる。このサンプリング信号 Psが活性ィ匕することにより、 JAW— VC02は発振を開始する。そして、二入力 NAND回路 G2bの出力は、 JA W—VC02内三段目の反転回路として機能するインバータ G3bの入力端に与えられ、以降のインバータ G4b〜G9bの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータ G9bの出力は、位相差判定回路 3に出力され、 JAW— VC02の出力パルス信号として機能する。

[0097] 一方、 BASE—VCOl内初段の反転回路として機能する二入力 NAND回路 Gla の一方入力端には、最終段の反転回路として機能するインバータ G9aの出力が与えられるものの、その他方入力端には、最終段より偶数段手前の反転回路、より具体的には例えばインバータ G7aの出力が与えられる。そして、 BASE— VCOl内二段目の反転回路として機能する二入力 NAND回路 G2aの一方入力端には、二入力 NA ND回路 Glaの出力が与えられ、その他方入力端には電源電位 VDDが与えられる。この電源電位 VDDが常に与えられることで、二入力 NAND回路 G2aは実質的にインバータとして機能する。そして、二入力 NAND回路 G2aの出力は、 BASE— VC Ol内三段目の反転回路として機能するインバータ G3aの入力端に与えられ、以降のインバータ G4a〜G9aの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータ G9aの出力は、位相差判定回路 3、カウンタ 4および第 3レジスタ 10に出力され、 BASE— VCOlの出力パルス信号として機能する。

[0098] なお、 BASE— VCOlおよび JAW— VC02のいずれをも、二入力 NAND回路およびインバータと、う同一 ·同数の構成要素で構成して、るのは、両 VCOにおけるゲート遅延特性をそろえるためである。

[0099] 図 7は、 BASE— VCOlおよび JAW— VC02の動作を示すタイミングチャートである。図中、 Gla〜G9aと示されているのは、 BASE— VCOl内の各段の出力するパルス信号である。また、図中、 G2bと示されているのは、 JAW— VC02内の二入力 N AND回路 G2bの出力するパルス信号である。

[0100] 図 7の最上段に示されたパルス信号 G2a, G2bを例にとると、 JAW— VC02の出力たるパルス信号 G 2bにおいては、その Low期間および High期間がともに、 JAW - V C02の備える反転回路の段数たる 9段分の遅延に相当する期間となっている。一方、 BASE— VCOlの出力たるパルス信号 G2aにおいては、その Low期間は、 BASE —VCOlの備える反転回路の段数たる 9段分の遅延に相当する期間になっているものの、その Low期間は BASE— VCOlの備える反転回路の段数たる 9段分よりは二段分少ない 7段分の遅延に相当する期間となっている。これにより、パルス信号 G2a の周期と G2bの周期との比は、 16 : 18 = 8 : 9となる。

[0101] このことについて、パルス信号 Glaを用いて説明する。パルス信号 Glaは 8段目のインバータ G8aのパルス信号 G8aから二段分の遅延を経て活性ィ匕 ·非活性化する。図 7にお!/、ては、パルス信号 Glaのパルス遷移として： ffiから Lowへ変動する様子が示されている。

[0102] この遷移は順次、後段の回路へと伝達される。そして、インバータ G7aに遷移が伝達され、そのパルス信号 G7aがから Lowへと変動すると、二入力 NAND回路 Gla の一方入力端にインバータ G7aの出力が与えられていることから、パルス信号 Gla は Lowから Hiへと変動する。 [0103] その後、パルス信号 Glaの遷移が順次、後段の回路へと伝達され、インバータ G9a に到達する。すると、そのパルス信号 G9aが Low力も Hiへと変動することに伴って、パルス信号 Glaは mから Lowへと変動する。そして、以降も各段において同様の信号の遷移が生じる。

[0104] このようにすれば、図 7のタイミングチャートに示されているように、 JAW— VC02の出力パルス信号を 9段分の遅延に相当する周期としつつ、 BASE— VCOl出力パルス信号を 8段分の遅延に相当する周期とすることができる。すなわち、 BASE-VCO 1の発振出力の周期 TbaseiJAW—VC02の発振出力の周期 Tjawとの比 A: Bを、 8 : 9と設定することができる。

[0105] なお、例えば図 3のように、周期1¾&36と周期1 との比八：8を9 : 8に設定したぃ場合には、図 6において BASE—VC01の回路構成iJAW—VC02の回路構成とを入れ替えればよいし、また、比 A: Bを 8 : 9以外の他の比率 (例えば 6 : 9や 4 : 9など）に設定したい場合には、最終段より偶数段手前の反転回路の出力を取り出す際の偶数段値を多めにとればよい。一方、比 A : Bを 7 : 9等、奇数の比としたい場合には、最終段のパルス信号を与える代わりに、 BASE— VCOlの奇数段のパルス信号 (例えば G7a)を初段の二入力 NAND回路 Glaの両入力端に単純に与えるだけでよい。また、二入力 NAND回路 Gla, Gibに代わって、二入力 NOR回路を採用しても良い。その他にも、二入力 NAND回路 Gla, Gibに代わってインバータを採用し、インバータ G7a, G9aをオープンコレクタあるいはオープンドレインとし、インバータ G7a, G9aの出力を結合して、二入力 NAND回路 Glaの代わりに採用されたインバータの入力に与える、 V、わゆるワイアード ORの構成を採っても良ヽ。

[0106] すなわち、上述のように、二入力 NAND回路 Gla、または、その代わりに採用される二入力 NOR回路の一方入力端に、最終段の反転回路 G9aの出力を与え、二入力 NAND回路 Gla、または、その代わりに採用される二入力 NOR回路の他方入力端に、最終段より偶数段手前の反転回路 (例えば G7a)の出力を与えると、 BASE— VCOlの出力パルス信号は、 JAW— VC02の出力パルス信号よりも所定段数 (例えば 1段)少な、偶数段 (8段)の反転回路を含む VCOと同じ周期で発振する。よって、 BASE— VCOlの反転回路を奇数段としてリング発振を確実に発生させつつ (偶数段の場合は、遅延段における Hi, Lowの伝達が凍り付いてしまうことがある）、二入力 NAND回路 Gla、または、その代わりに採用される二入力 NOR回路のの他方入力端に出力が与えられる反転回路を最終段寄りに選択することで、 BASE— VCO 1の周期 TbaseiJAW— VC02の周期 Tjawとの差を目的の値に設定することができる。この周期 Tbaseと周期 Tjawとの差力デジタル信号の下位ビットの最小分解能に相当するので、高精度に AD変換を行うことが可能となる。

[0107] なお、 BASE—VC01ぉょびJAW—VC02の構成方法は、必ずしも上記手法に限られるものではない。上記手法以外にも例えば、リング状に接続された同数のインバータで BASE— VCOlおよび JAW— VC02を構成しつつも、インバータを構成する CMOSトランジスタの面積比を両 VCO間で 8： 9とする、等の手法を採用しても良い。

[0108] 本実施の形態に係る発明によれば、デジタル値算出部 (位相差判定回路 3、上位桁算出部 (カウンタ 4および第 1レジスタ 5)、上下桁合成部 6、第 2レジスタ 7、第 1減算器 8、動作制御回路 9、並びに、下位桁算出部 (第 3レジスタ 10、第 2および第 3減算器 11, 12) )が、サンプリング周期内に含まれた BASE— VCOlの出カノルス信号のパルス数に基づいて、デジタル信号の上位ビットを算出し、かつ、サンプリング信号の活性化時点から BASE— VCOlおよび JAW— VC02の出力パルス信号の位相がー致する時点までの間に含まれる BASE— VCO 1の出力パルス信号のパルス数に基づいて、デジタル信号の下位ビットを算出する。周期 Tbaseと周期 Tjawとは異なるため、サンプリング信号 Psの活性ィ匕時点から両 VCOの出力パルス信号の位相がー致する時点までの間に含まれる BASE— VCO 1の出力パルス信号のパルス数は、周期 Tbase未満の V— F変換値となっており、高精度に AD変換を行うことが可能な、 V—F変換を利用した ADコンバータが得られる。

[0109] また、デジタル値算出部が、上位桁算出部 (カウンタ 4および第 1レジスタ 5)と、下位桁算出部 (第 3レジスタ 10並びに第 2および第 3減算器 11, 12)と、上下桁合成部 6と、第 2レジスタ 7と、第 1減算器 8とを備え、現在より一つ前のサンプリング周期における第 2レジスタ 7の保持値と、現在の合成値との差分値を、デジタル信号として出力する。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。 [0110] そして、上位桁算出部がカウンタ 4と第 1レジスタ 5とを備え、下位桁算出部が第 3レジスタ 10を備え、下位桁算出部が、サンプリング周期ごとに、第 3レジスタ 10に保持されたパルス数と第 1レジスタ 5に保持されたパルス数との差に基づいて位相差を算出する。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。

[0111] なお、算出される下位ビット（下位桁)の最大値力上記の" 0"〜"7，，のように二のベき乗値力一を差し引いた値であれば、下位ビットを二進法以外の進法に変換せずに出力することができ、回路構成が簡易となる。もし、下位ビットの最大値が二のべき乗値から一を差し引いた値でなければ、二進法以外の進法に変換する必要があり、その場合は log ((出力ビット数)

2 ZA)の演算回路が必要となる。

[0112] <実施の形態 2 >

本実施の形態は、実施の形態 1に係る ADコンバータの変形例であって、実施の形態 1における下位桁算出部を、第 3レジスタ 10、第 2および第 3減算器 11, 12で構成する代わりに、一つのダウンカウンタで構成するものである。

[0113] 図 8は、本実施の形態に係る ADコンバータを示す図である。図 8に示すように、本実施の形態においてはダウンカウンタ 13が、第 3レジスタ 10、第 2および第 3減算器 11, 12に代わって採用されている。なお、図 8においては、下位桁算出部がダウン力ゥンタ 13で構成されている点以外、図 1の装置構成と同じである。

[0114] ダウンカウンタ 13は、サンプリング信号 Psの活性化時点から BASE— VCOlおよび JAW— VCO 2の出力パルス信号の位相がー致する時点までの間の、 JAW— VC 02の出力パルス信号の発振に対応して計数する。より具体的には、ダウンカウンタ 1 3のクロック入力端 Tには、 JAW— VC02の出力パルス信号が与えられ、そのイネ一ブル入力端 enablには、動作制御回路 9からの出力 S1が与えられる。また、リセット入力端 clrには、サンプリング信号 Psが与えられる。

[0115] ダウンカウンタ 13は、ィネーブル入力端 enablにおける信号力 SLow力 Hiへと切り替わった時に計数が可能となり、クロック入力端 Tでの JAW— VC02の出力パルス信号の発振に伴って、数値を減少させてゆく計数を行い、ィネーブル入力端 enablにおける信号が mから Lowへと切り替わった時に計数を停止する。

[0116] 図 9は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。このタイミングチャートも、図 5に示したタイミングチャートと同様、カウンタ 4の計数値力 S"8"〜"23"まで変化する様子を示し、第 1減算器 8が、現在より一つ前のサンプリング周期（N— 1回目のサンプリング周期）における第 2レジスタ 7の保持値" 5 + 7/8 "と、現在の合成値" 10+4Z8"との差分値" 4 + 5Z8"を、上位ビットおよび下位ビットで構成されるデジタル信号として出力するケースを示している。

[0117] ダウンカウンタ 13は、動作制御回路 9からの出力 S1が Lowから Hiへと切り替わった後、初めての JAW— VC02の出力パルス信号の発振 (パルス立ち上がり）に伴ってその計数初期値を" 7"とし、その後順次、 JAW— VC02の出力パルス信号の発振に伴って、計数値を" 1"ずつ減少させてゆく。

[0118] いま、 X=4とすると、カウンタ 4の計数値が" 11"のときに、初めての JAW— VC02 の出力パルス信号の発振が現れれるので、ダウンカウンタ 13は、その計数値を" 7"とする。その後、カウンタ 4の計数値が" 15"のときに、 BASE— VCOlおよび JAW— V C02の出力パルス信号の立ち上がりの位相が一致する。よって、このときィネーブル入力端 enablにおける信号 S1が Hiから Lowへと切り替わるので、ダウンカウンタ 13は、その計数を停止する。この場合、ダウンカウンタ 13の計数値は" 4"で停止することとなる。

[0119] このダウンカウンタ 13での計数停止時の値は、 BASE— VCOlの出力パルス信号のサンプリング周期内の最後のパルス力サンプリング周期の終点までの位相差 (すなわち図 4の丸 3の部分）、すなわち下位桁となっている。例えば DelayOの場合はダウンカウンタ 13での計数停止時の値が" 0"となるため、下位桁算出部から出力される下位桁の値は" 0"となり、 Delay7の場合はダウンカウンタ 13での計数停止時の値が" 7"となるため、下位桁算出部力も出力される下位桁の値は" 7"となる。そして、ダウンカウンタ 13は、リセット入力端 clrにおけるサンプリング信号 Psがから Lowへと切り替わった時に計数値をリセットする。

[0120] その他の点の動作については、実施の形態 1に係る ADコンバータと同様のため、説明を省略する。

[0121] このように、下位桁算出部を構成するダウンカウンタ 13が、サンプリング周期ごとに、その計数値に基づいて、 BASE— VCOlの出力パルス信号のサンプリング周期内の最後のパルス力サンプリング周期の終点までの位相差を算出するので、簡単な回路構成で本実施の形態に係る発明を構成可能である。

[0122] なお、本実施の形態にぉ、ては、デジタル信号の下位ビットの算出を、実施の形態 1のようにサンプリング信号の活性化時点から BASE— VCOlおよび JAW— VC02 の出力パルス信号の位相が一致する時点までの間に含まれる BASE— VCOlの出力パルス信号のパルス数に基づ、てではなく、サンプリング信号の活性ィ匕時点から B ASE—VCOlおよび JAW—VC02の出力パルス信号の位相が一致する時点までの間に含まれる JAW— VC02の出力パルス信号のパルス数に基づいて行っている

[0123] このように、下位ビットの算出は、実施の形態 1のように、 BASE—VCOlの出力パルス信号のパルス数に基づ、ても行えるし、本実施の形態のように、 JAW— VC02 の出力パルス信号のパルス数に基づ、ても行える。

[0124] なお、上記においては、下位桁算出部をダウンカウンタ 13のみで構成していたが、必ずしもこのような構成をとる必要はなぐ例えば下位桁算出部を、ダウンカウンタ 13 に加えて、同様の信号が入力されるクロック入力端 T、ィネーブル入力端 enablおよびリセット入力端 clrを有するアップカウンタ（図示せず)で構成してもよ!/、。

[0125] そして、このアップカウンタを":!"〜" 8"まで計数可能としておけば、ダウンカウンタ 1 3の出力値につ!、ては、 N— 1回目のサンプリング周期における図 4の丸 3の部分の小数値として利用でき、アップカウンタの出力値については、 N回目のサンプリング周期における図 4の丸 1の部分の小数値として利用できる。この場合は、合成値生成部 6、第 2レジスタ 7および第 1減算器 8の構成も変更して、 1サンプリング周期における図 4の丸 1ないし丸 3のいずれの部分の情報も保持可能として、 1サンプリング周期における図 4の丸 1ないし丸 3の各部分を加算可能としておけばよい。なお、丸 2の部分は第 1レジスタ 5のサンプリング周期間での差分を演算することにより、容易に得られる。

[0126] <実施の形態 3 >

本実施の形態は、実施の形態 2に係る ADコンバータの変形例であって、実施の形態 2において、周期 Tbaseと周期 Tjawとのキヤリブレートが可能な周期調整回路を追加したものである。

[0127] 図 10は、本実施の形態に係る ADコンバータを示す図である。図 10に示すように、本実施の形態においては、周期調整回路 14および加算器 141が追加されている。なお、図 10においては、周期調整回路 14および加算器 141が追加されている点以外、図 8の装置構成と同じである。

[0128] 図 11は、周期調整回路 14の必要性を示すタイミングチャートである。図 11において、信号 JAW— VCO (Fit)と信号 JAW— VCO (ズレ）とが示されて!/ヽる。このうち前者は、周期 Tbaseと周期 Tjawとの比 A： Bが設定値の 8： 9に保たれて!/、る場合の JAW —VC02の出力パルス信号を示すものであり、後者は、周期 Tbaseと周期 Tjawとの比 A： Bが設定値の 8： 9からずれてしまった場合の JAW— VC02の出力パルス信号を示すものである。なお、信号 JAW_VCO (Fit)と信号 JAW_VCO (ズレ）のいずれとも、 DelayOの場合の信号である。

[0129] 信号 JAW— VCO (Fit)の場合、周期 Tbaseと周期 Tjawとの比 A： Bが設定値の 8： 9 に保たれているので、信号 JAW— VCO (Fit)の 8周期分と BASE— VCOlの出力パルス信号の 9周期分とがー致しており、その位相一致時点は" Correct"で示され、正しい個所となっている。一方、周期 Tjawが若干、大きな値となっている信号 JAW— V CO (ズレ）の場合は、 "Correct"よりも早、"Error"と示された個所に位相一致時点がずれている。このようなずれが生じると、周期 Tbase未満の V—F変換値を正しく検出できず、高精度な AD変換が行えなくなる。

[0130] そこで、本実施の形態においては、周期 Tbaseと周期 Tjawとの比 A : Bが設定値の 8

: 9からずれている場合には、周期調整回路 14および加算器 141により、正しい設定値となるように校正 (キヤリブレート）を行う。

[0131] 図 12は、周期調整回路 14の詳細構成を示す図である。周期調整回路 14は、 PLL

(Phase Locked Loop)シーケンサ 14aと、 BASE— VCOlの出力パルス信号の周期 Tbaseに対応する周波数を、 B ( = 9)で除することにより分周する 1Z9プリスケーラ 1 4bと、 JAW— VC02の出力パルス信号の周期 Tjawに対応する周波数を、 A ( = 8) で除することにより分周する 1Z8プリスケーラ 14cと、 1Z9プリスケーラ 14bおよび 1 /8プリスケーラ 14cの各出力の位相の比較を行う位相比較器 14dと、位相比較器 1 4dからの出力を受ける LPF (Low Pass Filter) 14eと、 LPF14eの出力を保持可能なサンプル &ホールド回路 14fとを備える。

[0132] PLLシーケンサ 14aは、サンプリング信号 Psおよび位相差判定回路 3の出力を受け、毎サンプリング周期のデジタル値生成後に自動的に周期調整モードに入り、周期調整動作を、次の測定動作時まで、すなわちサンプリング信号 Ps活性ィ匕時まで続ける回路である。

[0133] 1Z9プリスケーラ 14bは BASE— VCOlの出力パルス信号を受け、その周期 Tbas eに対応する周波数を 1Z9に分周して位相比較器 14dに出力する。また、 1Z8プリスケーラ 14dお AW— VC02の出力パルス信号を受け、その周期 Tjawに対応する周波数を 1Z8に分周して位相比較器 14dに出力する。なお、 1Z9プリスケーラ 14b および 1Z8プリスケーラ 14cは、 PLLシーケンサ 14aからの信号 S2aをそのリセット入力端 clrに受けて、分周動作を停止する。

[0134] 位相比較器 14dは、両プリスケーラ 14b, 14cの出力信号の位相を比較し、両者の位相差に応じてその出力 S2cの値を Hほたは Lowとする。そして、出力 S2cを受けた LPF14eは、出力 S2cの積分値を出力し、サンプル &ホールド回路 14fは、 PLLシ一ケンサ 14aからの信号 S2aを受けて、 LPF14eの出力をサンプルする。

[0135] サンプル &ホールド回路 14fの出力は、信号 S2として加算器 141に与えられる。加算器 141は、入力電圧 Vinにサンプル &ホールド回路 14fの出力値を加算して、 JA W— VC02の電圧制御信号とする。

[0136] そして、位相比較器 14dは、両プリスケーラ 14b, 14cの出力信号の位相が一致したときに、一致信号 S2bを出力する。 PLLシーケンサ 14aは、一致信号 S2bを受けて信号 S2aを活性化させ、それにより両プリスケーラ 14b, 14cの分周動作を停止させ、かつ、サンプル &ホールド回路 14fに LPF14eの出力を保持させる。なお、位相比較器 14dは、 1Z8プリスケーラ 14cの出力信号の立ち上がりエッジが 1Z9プリスケーラ 14bの出力信号の立ち上がりエッジより速い (JAW側が速い）場合、出力 S2cとして" Low"を出力する。一方、 1Z9プリスケーラ 14bの出力信号の立ち上がりエッジが 1 Z8プリスケーラ 14cの出力信号の立ち上がりエッジより速い（BASE側が速い）場合、位相比較器 14dは出力 S2cとして" Hi"を出力する。両プリスケーラ 14b, 14cの出力信号の位相が一致すると、位相比較器 14dは出力 S2cをノヽィインピーダンスとする

[0137] すなわち、周期調整回路 14においては、 JAW— VC02、 1Z8プリスケーラ 14c、位相比較器 14d、 LPF14eがー種の PLL回路を構成しており、 1Z9プリスケーラ 14 bの出力信号および 1Z8プリスケーラ 14cの出力信号の位相一致を検出するまで、サンプル &ホールド回路 14fの出力値を変動させる。そして、両プリスケーラ 14b, 14 cの出力信号の位相一致を検出したときには、周期 Tbaseと周期 Tjawとの比 A: Bが設定値の 8 : 9に一致したとして、その時点でのサンプル &ホールド回路 14fの出力値を電圧補正値として入力電圧 Vinに加えて、電圧制御信号とするのである。

[0138] 本実施の形態に係る発明によれば、 1Z9プリスケーラ 14bが BASE— VCOlの出力パルス信号の周期 Tbaseに対応する周波数を Bで除することにより分周し、 1/8プリスケーラ 14cが JAW— VC02の出力パルス信号の周期 Tjawに対応する周波数を、 Aで除することにより分周する。そして、位相比較器 14dは両プリスケーラ 14b, 14c の各出力の位相の比較を行い、位相比較器 14dからの出力が、 LPF14eを介して周期 Tjawの制御に用いられる。よって、周期 Tbaseと周期 Tjawとが A : Bの比を保つよう、フィードバックがかかり、周期 Tbaseおよび Tjawのキヤリブレートが可能である。

[0139] なお、上記においては、周期 Tjawを入力電圧 Vinに加えて LPF14eからの出力によっても制御する構成とした力周期 Tbaseの方を LPF14eからの出力によっても制御する構成とする、あるいは、周期 Tbaseおよび Tjawの両方を LPF14eからの出力によっても制御する構成としてもよい。すなわち、加算器 141によるサンプル &ホールド回路 14fの出力の印加を、 JAW— VC02への入力電圧 Vinにではなぐ BASE— V COlへの入力電圧 Vinに、あるいは、 BASE— VCOlおよび JAW— VC02の双方への入力電圧 Vinに行ってもよ!、。

[0140] また、 BASE— VCOlおよび JAW— VC02の発振出力を取り出して、外部の PLL 回路（図示せず）に与え、加算器 141による外部 PLL回路の出力の印加を行う構成としてちよい。

[0141] また、加算器 141を介した入力電圧 Vinの電圧増減という手法でなくとも、例えば B ASE— VCOlおよび JAW— VC02を構成する、図 6の各インバータ内の CMOSトランジスタのしきい値を基板バイアス効果により変更し、遅延量を制御するとの方法を採用してちょい。

[0142] <実施の形態 4 >

本実施の形態も、実施の形態 2に係る ADコンバータの変形例であって、実施の形態 2において、 BASE— VCOlの出力パルス信号に所定の遅延量を付加する遅延回路を追加したものである。

[0143] 図 13は、本実施の形態に係る ADコンバータを示す図である。図 13に示すように、本実施の形態においては、ディレイ追加回路 15が追加されている。 13また、 BASE VCOlに遅延調整入力信号が与えられ、第 2レジスタ 7のリセット入力端 clrには遅延調整モード信号が与えられている。なお、図 13においては、ディレイ追カ卩回路 15 、遅延調整入力信号および遅延調整モード信号が追加されている点以外、図 8の装置構成と同じである。

[0144] 図 14および図 15は、ディレイ追カ卩回路 15の必要性を示すタイミングチャートである。まず、図 14においては、動作制御回路 9が、サンプリング信号 Psの活性ィ匕に伴つて即座にその出力 S1を活性化し、それに伴って DelayOの場合の JAW— VC02の出力パルス信号が発振を正常に開始する場合を示している。

[0145] 一方、図 15においては、動作制御回路 9が、サンプリング信号 Psの活性ィ匕に伴つて、遅延量 D1だけ遅延してその出力 S1を活性ィ匕した場合を示している。この場合、 DelayOの場合の JAW— VC02の出力パルス信号の発振開始力遅延量 D1だけ遅延するので、本来は 8番目の JAW— VC02の出力パルス信号の発振で位相一致するべきところが、 5番目の発振で位相一致してしまい、誤った位相一致点を検出することとなる。

[0146] そこで、本実施の形態においては、サンプリング信号 Psの活性ィ匕 iJAW— VC02 の出力パルス信号の発振開始との間に生じる遅延量を予め計測しておき、その遅延量と同量の遅延をディレイ追加回路 15にて発生させ、 BASE— VCO 1の出力パルス信号に遅延を付加する。 BASE— VCOlの出力パルス信号に遅延を付加すれば、図 15において、 JAW— VC02の出力パルス信号の発振開始力遅延量 D1だけ遅延していても、 BASE— VCOlの出力パルス信号にも同量だけ遅延が生じているので、誤った位相一致点を検出することはない。

[0147] サンプリング信号 Psの活性ィ匕 iJAW—VC02の出力パルス信号の発振開始との間に生じる遅延量の計測にあたっては、まず BASE— VCOlに Enable端子（遅延調整入力）を設けて（図 6の二入力 NAND回路 G2aの電源電位 VDDが与えられた他方入力端を Enable端子とする）、 BASE— VCOlの出力パルス信号の位相 ^JAW— VC02の出力パルス信号の位相とをそろえて発振開始できるようにする。

[0148] この Enable端子に与える遅延調整入力信号は、 Hiイネ一ブルとし、通常動作時には Hi、すなわち電源電位 VDDが与えられるようにする。一方、遅延調整モード時には、この Enable端子にサンプリング信号 Psを入力する。さらに、生成した小数部の出力値をそのまま ADコンバータの出力とするため、第 2レジスタ 7のリセット入力端 clrを遅延調整モード信号入力端として利用し、遅延調整モード時にリセット入力端 clrを H iとすることで、第 2レジスタ 7の出力を強制的に 0とする。

[0149] 遅延調整モード時には、 BASE— VCOlおよび JAW— VC02のいずれもが、サンプリング信号 Psに基づいて発振を開始するので、 BASE—VCOlの出力パルス信号の位相 iJAW— VC02の出力パルス信号の位相とが揃った状態で、発振を開始させることとなる。この状態で第 1減算器 8の出力値を検出すれば、サンプリング信号 Psの活性ィ匕 iJAW— VC02の出力パルス信号の発振開始との間に生じる遅延量の計測が行える。なお、入力電圧 Vinの値を変えて、入力電圧 Vinの高い時も低い時も遅延値が同じになるように、ディレイ追カ卩回路 15の遅延量を調節する。

[0150] 図 16は、ディレイ追カ卩回路 15の詳細構成を示す図である。図 16に示すように、ディレイ追加回路 15は例えば、 DAコンバータ 15aと、インバータ 15b, 15cとで構成可能である。

[0151] インバータ 15b, 15cの電源電圧入力には、 DAコンバータ 15aの出力が与えられている。そして、インバータ 15bの入力として BASE— VCOlの出力パルス信号が与えられ、インバータ 15cの入力としてインバータ 15bの出力が与えられる。インバータ 15cの出力は、カウンタ 4および位相差判定回路 3に与えられる。インバータ 15b, 15 cは、電源電圧に応じてその動作速度が変化するため、 DAコンバータ 15aの出力値によって遅延量を制御可能である。 [0152] DAコンバータ 15aの入力には、 ADコンバータの出力を受ける制御 CPUや制御シ一ケンサなど（図示せず）、 ADコンバータの校正を司る回路力の信号 S3を与えればよい。

[0153] 本実施の形態に係る発明によれば、ディレイ追カ卩回路 15は BASE— VCOlの出力パルス信号に所定の遅延量を付加し、その所定の遅延量とは、予め計測された、サンプリング信号 Psの活性ィ匕 ^JAW—VC02の出力パルス信号の発振開始との間に生じる遅延量である。サンプリング信号 Psの活性ィ匕後すぐに JAW— VC02の出力パルス信号の発振が開始しない場合であっても、 BASE— VCOlの出力パルス信号にその分の遅延量が付加されるので、サンプリング信号 Psの活性ィ匕 iJAW— VC02 の出力パルス信号の発振開始との間に生じる遅延を打ち消すことができ、 BASE— VCOlおよび JAW— VC02の出力パルス信号の位相の一致をより高精度に検出することがでさる。

[0154] なお、ディレイ追加回路 15を、上記のように BASE— VCOlの出力パルス信号に遅延を付加する以外にも、 JAW— VC02の出力パルス信号にも独立して別個の遅延を付加するように構成してもよい。その他にも、ディレイ追カ卩回路 15を、上記のように BASE— VCOlや JAW— VC02の出力パルス信号に遅延を付カ卩するタイプとする以外に、例えば図 10の加算器 141と同様にして、 BASE— VCOlや JAW— VCO 2への入力電圧 Vinへの電圧加算で行うタイプとしてもよい。また、そのほかにも、例えば BASE— VCOlおよび JAW— VC02を構成する、図 6の各インバータ内の CM OSトランジスタのしきい値を基板バイアス効果により変更し、遅延量を制御するとの方法を採用してもよい。

[0155] <実施の形態 5 >

本実施の形態は、実施の形態 1および 2に係る ADコンバータの変形例であって、実施の形態 1および 2における位相差判定回路 3および下位桁算出部 (第 3レジスタ 10と第 2および第 3減算器 11, 12、または、ダウンカウンタ 13)を、一体化した構成とするものである。

[0156] 図 17は、本実施の形態に係る ADコンバータを示す図である。図 17に示すように、本実施の形態においては、位相差検出回路 3および下位桁算出部に代わって、 1ビット 8エントリシフトレジスタ 16およびエンコーダ 17が採用されている。また、動作制御回路 9に代わって動作制御回路 90が採用されている。なお、図 17においては、 1ビット 8エントリシフトレジスタ 16、エンコーダ 17および動作制御回路 90が採用されている点以外、図 1および図 8の装置構成と同じである。

[0157] 本 ADコンバータにおいては、 2つの VCOの発振出力の位相の前後関係をも判定可能な位相差判定回路として、 1ビット 8エントリシフトレジスタ 16およびエンコーダ 17 を使用する。本発明では、 JAW—VC02の出力パルス信号と BASE—VCOlの出力パルス信号との位相関係が変化する個所を正確に検出しなければならない。一般的な S— Rフリップフロップ方式の位相差判定回路では、 2つのパルス間の位相距離を示すことは可能である力位相が一致した、あるいは追い越した個所、すなわち位相の先後を正確に検出するには不向きである。

[0158] 2つの VCOの発振出力の位相差の変化を判定するには、判定する個所の前後の VCOの出力パルス信号における位相関係の時系列変化を記憶しておき、記憶した状態と新たな位相関係とを照らし合わせて、位相関係の変化点を検出すればよい。本実施の形態にて、 1ビット 8エントリシフトレジスタ 16およびエンコーダ 17を採用したのは、こうした理由からである。

[0159] 図 18は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。図 18においては、動作制御回路 90が、サンプリング信号 Psの活性ィ匕に伴って出力 Slaを活性化させる様子、および、 DelayO〜Delay7の各場合の JAW—VC02の出力パルス信号が発振を行う様子を示して、る。

[0160] 図 19は、動作制御回路 90、 1ビット 8エントリシフトレジスタ 16およびエンコーダ 17 の詳細構成を示す図である。動作制御回路 90は、カウンタ 90aを有している。 1ビット 8エントリシフトレジスタ 16は、直列に接続されたレジスタ 16a〜16hを有している。ェンコーダ 17は、二入力 AND回路 17a〜 17hおよび 8to3プライオリティエンコーダ 17 iを有している。

[0161] カウンタ 90aはそのクロック入力端 Tに JAW— VC02の出力パルス信号を受け、また、リセット入力端 clrにサンプリング信号 Psを受ける。カウンタ 90aの出力 Slaは、 1ビット 8エントリシフトレジスタ 16内の全レジスタ 16a〜16hの各ィネーブル端子 enabl 与えられる。

[0162] 1ビット 8エントリシフトレジスタ 16内の全レジスタ 16a〜16hの各クロック入力端丁には、 JAW— VC02の出力パルス信号が与えられる。そして、初段のレジスタ 16aの信号入力端 Dには BASE— VCOlの出力パルス信号が与えられ、その出力は二段目のレジスタ 16bの信号入力端 Dに与えられる。以降のレジスタ 16b〜16hの各段においても同様に、前段の出力が後段の入力端 Dに与えられる。

[0163] エンコーダ 17内の二入力 AND回路 17aの一方入力端には初段レジスタ 16aの出力が与えられ、他方入力端には二段目のレジスタ 16bの出力が反転して与えられる。二入力 AND回路 17bの一方入力端には二段目のレジスタ 16bの出力が与えられ、他方入力端には三段目のレジスタ 16cの出力が反転して与えられる。以降、同様にして二入力 AND回路 17c〜17hにおいては、対応する段のレジスタ 16c〜16hの出力がその一方入力端に与えられ、他方入力端には一段後のレジスタ 16d〜16h (二入力 AND回路 17hについては初段に戻ってレジスタ 16a)の出力が反転して与えられる。そして、 8to3プライオリティエンコーダ 17iは、二入力 AND回路 17a〜17hの出力（いずれか一つの回路のみが Hiを出力する 8ビット信号を形成する）を受け、 "0 "〜"7"の 3ビットの下位ビット出力に変換する。

[0164] 図 20は、動作制御回路 90、 1ビット 8エントリシフトレジスタ 16およびエンコーダ 17 の動作を示すタイミングチャートである。まず、動作制御回路 90内のカウンタ 90aは、 1ビット 8エントリシフトレジスタ 16のエントリ数たる 8回分の計数を、 JAW— VC02の出力パルス信号の立下りエッジに伴って行う。

[0165] 1ビット 8エントリシフトレジスタ 16内のレジスタ 16aは、 JAW— VC02の出力パルス信号の発振に伴って順次、 BASE— VCOlの出力パルス信号の: ffiまたは Lowの値を保持 (サンプリング)してゆく。そして、保持した情報を、後段のレジスタ 16b〜16h に移行させてゆく。この情報の移行は、カウンタ 90aの計数分たる 8回分行われる。

[0166] すると、カウンタ 90aが 8回計数した時点での、 1ビット 8エントリシフトレジスタ 16内のレジスタ 16a〜16hに保持された情報は、図 20の SFRパターン 0〜SFRパターン 7に示すように、図 18における DelayO〜Delay7の各場合に対応した、特有の Hi, Lowのパターンを示すこととなる。すなわち、図 18における DelayOの場合を例にとれば、レジスタ 16aが、 JAW— VC02の出力パルス信号の発振に伴って順次、 BASE—VC Olの出力パルス信号の Hほたは Lowの値をサンプリングしてゆくと、図 18に示す" Hi", "Hi", "Hi", "Low", "Low", "Low", "Low", "Hi"のパターンとなる。このパターンは、図 20の SFRパターン 0に相当し、その他の図 18の Delayl〜Delay7の各場合についても、それぞれ図 20の SFRパターン 1〜SFRパターン 7に相当することとなる。

[0167] そして、エンコーダ 17内の二入力 AND回路 17a〜17hは、 SFRパターン 0〜SFRパターン 7の各場合に応じて、いずれか一つの回路のみが Hiを出力し、他は Lowを出力する 8ビット信号を生成する。例えば SFRパターン 0の場合、二入力 AND回路 17a 〜1 /·'ηί3>、 'Low , LOW , Hi , LOW , LOW , LOW , Low , Low のノヽターンの 8ビット信号を生成する。

[0168] そして、 8to3プライオリティエンコーダ 17iは、この 8ビット信号を、予め決められた対応値（すなわち、 SFRパターン 0のパターンの場合は遅延量" 0"、 SFRパターン 1のパターンの場合は遅延量" 1"、 · ··、 SFRパターン 7のパターンの場合は遅延量" 7")に変換し、下位ビットの情報として出力するのである。

[0169] 図 20の SFRパターン 0〜SFRパターン 7の各パターンのうち、信号が Lowから Hiに変化している部分は、図 18の DelayO〜Delay7の各場合の位相一致個所に対応しており、 SFRパターン 0〜SFRパターン 7の各パターンから、位相一致時点を判定すれば、その判定結果は信頼のおけるものとなる。両 VCOの出カノルス信号の位相距離から位相一致を判定するのではなぐ JAW— VC02の出力パルス信号の発振をサンプリングタイミングとした、 BASE— VCOlの出力パルス信号のパターン力位相一致を判定し、位相の先後が判定可能だ力である。

[0170] すなわち、本実施の形態においては、 BASE— VCOlの出力パルス信号を 1ビット 8エントリシフトレジスタ 16の信号入力とし、 JAW— VC02の出力パルス信号を 1ビット 8エントリシフトレジスタ 16のクロック入力として、エンコーダ 17に、 1ビット 8エントリシフトレジスタ 16の出力パターンに対応した数値を位相差として出力させる、下位桁算出部の構成を採っている。

[0171] 1ビット 8エントリシフトレジスタ 16の出力パターンは、 BASE— VCOlおよび JAW —VC02の出力パルス信号の位相が一致する時点に応じて異なることから、ェンコーダ 17における出力数値を 1ビット 8エントリシフトレジスタ 16の出力パターンの各場合の位相差と対応させておくことで、適切な位相差を出力可能である。よって、簡単な回路構成で本発明に係る ADコンバータを構成可能である。

[0172] なお、 1ビット 8エントリシフトレジスタ 16の代わりに、 8出力マルチプレクサと 8個のレジスタとを設け、動作制御回路 90の信号 S laの数値に応じて、 8出力マルチプレクサが対応する 8個のレジスタのいずれかに順次、サンプリング値を記憶させてゆく構成を採用してもよい。

[0173] <実施の形態 6 >

本実施の形態は、実施の形態 1〜5に係る ADコンバータの変形例であって、実施の形態 1〜 5における、カウンタ 4および第 1レジスタ 5で構成してヽた上位桁算出部を、カウンタ 4およびシフトレジスタにて構成し、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を特定する構成としたものである。

[0174] 図 21は、本実施の形態の上位桁算出部の必要性を示すタイミングチャートである。

図 21においては、図 1および図 8における第 1レジスタ 5が、カウンタ 4の計数値を捉えるタイミングに問題が生じる場合を示して、る。

[0175] サンプリング信号 Psの活性ィ匕時点が BASE— VCOlの活性ィ匕時点に近接する場合、カウンタ 4における BASE— VCOlのパルス数取り込み力図 21における丸 1のタイミングで行われるのカゝ、それとも、丸 2のタイミングで行われるのかに応じて、第 1 レジスタ 5に保持されるカウント値が異なってくる（図 21では" 1あるいは 2"と表示）。このようなカウンタ 4における取り込みタイミングのずれは、 BASE—VCOlの発振タイミングへのジッター混入や、サンプリング信号 Psへのジッター混入等により、起こりうる

[0176] また、上記のようなジッター混入があれば、カウンタ 4におけるパルス数取り込みのみならず、図 21における丸 3および丸 4に示すように、両 VCOの出力パルス信号の位相差の検出においても、位相一致時点が異なってくる（図 21では" 7Z8あるいは 0 Z8"と表示)。そして、図 21における丸 1および丸 2に、丸 3および丸 4が組み合わさると、 "2 + 7Z8"と" 1 + 0Z8"のように、その検出値に大きな乖離が生じてしまう。

[0177] そこで、本実施の形態においては、ジッターへの耐性の強い ADコンバータを実現する。図 22は、本実施の形態に係る ADコンバータを示す図である。図 22に示すように、本実施の形態においては、実施の形態 5における第 1レジスタ 5に代わって、 18 ビット 8エントリシフトレジスタ 18、 BASE選択マルチプレクサ 19、並びに、第 3および第 4減算器 12, 20が採用されている。なお、図 22においては、 18ビット 8エントリシフトレジスタ 18、 BASE選択マルチプレクサ 19、並びに、第 3および第 4減算器 12および 20が採用されている点以外、図 17の装置構成と同じである。

[0178] 本 ADコンバータにおいては、 18ビット 8エントリシフトレジスタ 18力 SJAW— VC02 の出力パルス信号の立下りタイミングで、カウンタ 4の計数値の時系列変化を保持し（なお、 "18ビッド，とは、カウンタ 4の出力が 18ビット信号である場合を想定している。もちろん、カウンタ 4の出力ビット数に応じた他のビット値であっても構わない）、 BASE 選択マルチプレクサ 19が、下位桁算出部により算出された位相差に基づいて、サンプリング周期ごとに、 18ビット 8エントリシフトレジスタ 18に記憶されたカウンタ 4の計数値のうちパルス信号の位相一致時点から周期 Tjawの半周期ずれた時点における力ゥンタ 4の計数値を選択する。そして、演算部を構成する第 3および第 4減算器 12, 2 0力 BASE選択マルチプレクサ 19により選択されたカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を特定する。

[0179] これはすなわち、 18ビット 8エントリシフトレジスタ 18力サンプリング周期ごとに、ノルス信号の位相一致時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を少なくとも保持し、上位桁算出部が、サンプリング周期ごとに、 18ビット 8ェントリシフトレジスタ 18に保持された計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を特定することを意味する。

[0180] 図 23は、動作制御回路 90、 18ビット 8エントリシフトレジスタ 18および BASE選択マルチプレクサ 19、の詳細構成を示す図である。動作制御回路 90は、図 19に示したのと同様のカウンタ 90aを有している。 18ビット 8エントリシフトレジスタ 18は、直列に接続されたレジスタ 18a〜18hを 18ビット分（図 23では 1ビット分のみ示す）、有している。

[0181] カウンタ 90aはそのクロック入力端 Tに JAW— VC02の出力パルス信号を受け、また、リセット入力端 clrにサンプリング信号 Psを受ける。カウンタ 90aは、 1ビット 8ェントリシフトレジスタ 16、および、 18ビット 8エントリシフトレジスタ 18のエントリ数たる 8回分の計数を、 JAW— VC02の出力パルス信号の立下りエッジに伴って行う。カウンタ 9 Oaの出力 Slaは、 18ビット 8エントリシフトレジスタ 18内の 1ビット分の全レジスタ 18a 〜18hの各ィネーブル端子 enabl、並びに、他の各ビット分の全レジスタ（図示せず）の各ィネーブル端子に与えられる。

[0182] 18ビット 8エントリシフトレジスタ 18内の 1ビット分の全レジスタ 18a〜18hの各クロック入力端 T、並びに、他の各ビット分の全レジスタ（図示せず)の各クロック入力端には、 JAW— VC02の出力パルス信号が与えられる。そして、初段のレジスタ 18aの信号入力端 Dには、カウンタ 4の計数値の 18ビットのうち 1ビット分の信号が与えられ、その出力は二段目のレジスタ 18bの信号入力端 Dに与えられる。以降のレジスタ 18b 〜18hの各段においても同様に、前段の出力が後段の入力端 Dに与えられる。また、図示せぬ他の各ビット分の全レジスタにおいても同様に、初段のレジスタの信号入力端に、カウンタ 4の計数値の 18ビットのうち対応するビットの信号が与えられ、以降のレジスタ各段においても同様に、前段の出力が後段の入力端に与えられる。

[0183] なお、 18ビット 8エントリシフトレジスタ 18は、 JAW— VC02の出力パルス信号の発振のうち立下りエッジに伴って順次、カウンタ 4の値を保持 (サンプリング)してゆく。そして、保持した情報を、後段の 18ビット分の各段のレジスタに移行させてゆく。この情報の移行は、カウンタ 90aの計数分たる 8回分行われる。

[0184] BASE選択マルチプレクサ 19には、 1ビット分の初段レジスタ 18aの出力および他の 17ビット分に対応する各初段レジスタ（図示せず)の出力をひとまとめにした、 18ビット信号 DOが与えられる。同様に、二段目のレジスタ 18bおよび他の 17ビット分に対応する各二段目レジスタ（図示せず)の出力をひとまとめにした、 18ビット信号 D1が B ASE選択マルチプレクサ 19に与えられ、以降の各段においても、同様の 18ビット信号 D2〜D7が BASE選択マルチプレクサ 19に与えられる。 [0185] 図 24は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。図 24においては、動作制御回路 90が、サンプリング信号 Psの活性ィ匕に伴って出力 Slaを活性化させ、その出力 Slaを JAW— VC02の出力パルス信号に同期して所定回数だけ発振し、それに伴って 18ビット 8エントリシフトレジスタ 18がカウンタ 4の値の時系列変化を保持してゆく。

[0186] 図 24の上半分においては、 BASE—VC01ぉょびJAW—VC02の出カパルス信号力 ¾elay=0の位相関係の場合を示し、 1ビット 8エントリシフトレジスタ 16力図 20 の SFRパターン 0を出力することが示されている。 1ビット 8エントリシフトレジスタ 16が S FRパターン 0を出力することにより、エンコーダ 17は下位ビットの値として" 0"を出力する。

[0187] エンコーダ 17が下位ビットの値として" 0"を出力すると、 BASE選択マルチプレクサ 19は、その値を受けて 18ビット信号 D0〜D7のうち対応する情報を、第 4減算器 20 に出力する。この場合は、 18ビット 8エントリシフトレジスタ 18内の最も新しい情報たる、 18ビット信号 DOの情報（カウンタ 4の値" 11"の情報）が BASE選択マルチプレクサ 19により選択される。図 24においては、このことがレジスタ 8thとして表されている。

[0188] なお、エンコーダ 17が下位ビットの値として" 1"を出力した場合には、 BASE選択マルチプレクサ 19は 18ビット信号 D1を、エンコーダ 17が下位ビットの値として" 2"を出力した場合には、 BASE選択マルチプレクサ 19は 18ビット信号 D2を、 · ··、ェンコーダ 17が下位ビットの値として" 7"を出力した場合には、 BASE選択マルチプレクサ 19は 18ビット信号 D7を、それぞれ出力する。

[0189] BASE選択マルチプレクサ 19からの出力値からは、第 3減算器 12を介して" 9"からエンコーダ 17の出力値が減算された計算結果が、第 4減算器 20にて減算される。すなわち、エンコーダ 17が下位ビットの値として" 0"を出力した場合、第 3減算器 12は" 9"— "0" = "9"を出力し、第 4減算器 20は" 11"— "9" = "2"を出力する。そして、この" 2"と、下位ビットたる" 0/8"との合成値" 2 + 0/8"が、第 2レジスタ 7にて保持される。

[0190] 第 2レジスタ 7にて保持された値は、サンプリング信号 Psの活性ィ匕時点における BA SE— VCOlの出力パルス信号のパルス数を示しており、エンコーダ 17の出力する下位ビットが" 0"の場合、図 24に示すとおりサンプリング信号 Psの活性ィ匕時点における BASE— VCOlのパルス数は" 2"となっている。

[0191] なお、図 24の下半分において、 BASE選択マルチプレクサ 19により 18ビット信号 DOの情報が選択される場合 (レジスタ 8th)に加えて、仮定的に、位相差" 0"でありながら、 18ビット信号 D1〜D7の情報が選択される場合をレジスタ 7th〜レジスタ 1stとして示している。

[0192] レジスタ 8th〜レジスタ 1stを見れば分かるとおり、 18ビット 8エントリシフトレジスタ 18 力 JAW— VC02のパルス信号の立下りエッジに伴ってカウンタ 4の値をサンプリングするので、レジスタ 8thの場合は、カウンタ 4が" 11"の値を出力し始めて、次に" 12" の値を出力するまでのちょうど中間時点に、そのサンプリングタイミングが位置することとなる。

[0193] ところが、レジスタ 4thの場合は、カウンタ 4が" 6"の値を出力し終わる力または、 "7 "の値を出力し始める時点に、そのサンプリングタイミングが位置することとなる。この場合は、図 21に示したような、カウント値力 1"繰り上がる力、そうでないかとの問題力 S生じる。図 24においては、このような 18ビット 8エントリシフトレジスタ 18におけるサンプリング値不定を" XX"にて示して!/、る。

[0194] すなわち、レジスタ 8thの場合は、 18ビット 8エントリシフトレジスタ 18が、位相一致時点から最も遠、時点、すなわち周期 Tjawの半周期ずれた時点にてカウンタ 4の値をサンプリングしているのに対し、レジスタ 4thの場合は、位相一致時点と同時もしくはその近傍にてカウンタ 4の値をサンプリングすることとなるのである。

[0195] よって、本実施の形態においては、エンコーダ 17の出力する下位ビットの値" 0"〜 "7"と、 BASE選択マルチプレクサ 19の選択する 18ビット信号 D0〜D7とを、適切に対応付けておくことにより、下位ビットの値が" 0"〜"7，，のいずれであっても、 18ビット 8エントリシフトレジスタ 18に、位相一致時点から最も遠い時点、すなわち周期 Tjawの半周期ずれた時点にてカウンタ 4の値をサンプリングさせ、図 21のようなサンプリングタイミングのずれによるカウンタ 4の値の不確定を防止することができる。

[0196] なお、図 24のレジスタ 8thにおいて、 JAW— VC02の出力パルス信号にジッターが発生し、 SFRパターン 0の 8thの値 Hiが例えば 1クロック分遅延して、後ろにずれたとすると、図 20のエンコーディング規則により、エンコーダ 17は SFRパターン 7、すなわち、 Delay=7としてエンコーディングを行う。この場合、 BASE選択マルチプレクサ 19は、レジスタ 1st (値" 3")、第 3減算器 12は" 9"— "7" =値" 2"、第 4減算器 20 (上位ビット）は" 3"— "2" =値" 1"を出力する。すなわち、このように 1クロック分程度の遅延がある場合であっても、そのときに第 2レジスタ 7に保持されるデータは" 1 + 7/8"となる。この値は、正しい値" 2 + 0Z8"に対して、 1クロック分の遅延しか有しておらず、図 21の場合のように、大きく値が異なってしまうことはな!/、。

[0197] 本実施の形態に係る発明によれば、上位桁算出部は、サンプリング周期ごとに、 18 ビット 8エントリシフトレジスタ 18に保持された、 BASE— VCOlおよび JAW— VC02 の出力パルス信号の位相一致時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性化時点における BASE— VCOlの出力パルス信号のパルス数を特定する。

[0198] 図 21の場合のように、サンプリング信号 Psの活性化時点における BASE— VCOl の出力パルス信号のパルス数を、サンプリング信号 Psの活性ィ匕に基づいて特定する場合は、 BASE— VCOlの出力パルス信号の活性ィ匕とサンプリング信号 Psの活性ィ匕とが近接するときに、上位桁算出部において算出誤差が生じやすいが、 18ビット 8 エントリシフトレジスタ 18に保持された、位相一致時点から周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

[0199] また、本実施の形態に係る発明によれば、 18ビット 8エントリシフトレジスタ 18は、力ゥンタ 4の計数値を受けて、サンプリング周期ごとに、 BASE—VCOlおよび JAW— VC02の出力パルス信号の位相が一致する時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を少なくとも保持可能であり、上位桁算出部が、位相一致時点から周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を選択する BASE選択マルチプレクサ 19と、 BASE選択マルチプレクサ 19により選択された力ゥンタ 4の計数値（18ビット信号 D0〜D7)、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性化時点における BASE— VCOlの出力パルス信号のパルス数を特定する演算部 (第 3および第 4減算器 12, 20)とをさらに備える。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。

[0200] なお、 18ビット 8エントリシフトレジスタ 18の代わりに、 8出力マルチプレクサと 8個のレジスタとを 18ビット分、設け、動作制御回路 90の信号 Slaの数値に応じて、各ビットにおいて、 8出力マルチプレクサが対応する 8個のレジスタのいずれかに順次、サンプリング値を記憶させてゆく構成を採用してもよ、。

[0201] <実施の形態 7 >

本実施の形態は、実施の形態 2および 6に係る ADコンバータの変形例であって、実施の形態 6における 18ビット 8エントリシフトレジスタ 18、 1ビット 8エントリシフトレジスタ 16、エンコーダ 17および動作制御回路 90に代わって、実施の形態 2に示した第 1レジスタ 5およびダウンカウンタ 13、並びに、本実施の形態にて初出の、 BASE-V COlおよび JAW— VC02の出力パルス信号の位相一致時点を検出したときに、第 1レジスタ 5に位相一致時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させる検出部を設けたものである。

[0202] 図 25は、本実施の形態に係る ADコンバータを示す図である。図 25に示すように、本実施の形態においては、実施の形態 6における 18ビット 8エントリシフトレジスタ 18 、 1ビット 8エントリシフトレジスタ 16、エンコーダ 17および動作制御回路 90に代わつて、第 1レジスタ 5、ダウンカウンタ 13、第 4レジスタ 21、および、立ち上がり検出ステ一トマシン 22が採用されている。なお、第 4レジスタ 21および立ち上がり検出ステートマシン 22が、本実施の形態における検出部を構成する。図 25においては、第 1レジスタ 5、ダウンカウンタ 13、第 4レジスタ 21、および、立ち上がり検出ステートマシン 22 が採用されている点以外、図 22の装置構成と同じである。

[0203] 本 ADコンバータにおいては、第 4レジスタ 21が、図 19の 1ビット 8エントリシフトレジスタ 16内のレジスタ 16aと同様に、 JAW— VC02の出力パルス信号の発振に伴って順次、 BASE— VCOlの出力パルス信号の Hiまたは Lowの値を保持（サンプリング )してゆく。

[0204] そして、立ち上がり検出ステートマシン 22は、第 4レジスタ 21に保持された内容を参照することにより、図 20の SFRパターン 0〜SFRパターン 7の各パターンのうち、信号が Lowから Hi〖こ変化して!/、る部分（この部分は、上述の通り図 18の DelayO〜Delay7の各場合の位相一致個所に対応している）の検出を行う。この部分の検出を行えば、図 20の説明にて述べたとおり、 JAW— VC02の出力パルス信号の発振をサンプリングタイミングとした位相一致判定が行え、位相の先後が判定可能で、その判定結果は信頼のおけるものとなる。

[0205] 図 26は、立ち上がり検出ステートマシン 22における状態遷移図である。また、図 27 および図 28は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。以下ではまず、図 26の状態遷移図および図 27のタイミングチャート（Delay= 0の場合）に基づいて、立ち上がり検出ステートマシン 22の動作の説明を行う。

[0206] まず、立ち上がり検出ステートマシン 22は、サンプリング信号 Psが非活性ィ匕状態にあるときは動作を行わず、 "IDLE"状態 ST1にてサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0207] 次に、サンプリング信号 Psの信号値 (これを FSとする）が活性化して Hiとなった場合には、立ち上がり検出ステートマシン 22は、ダウンカウンタ 13に対するィネーブル信号 cnt— enを活性化（=Hi)して、 "JAW— 1ST"状態 ST2に移行する。ダウンカウンタ 13は、これにより計数を開始する。そして、この状態時に、第 1レジスタ 5に対するィネーブル信号 base— captを活性化（ = Hi)して、第 1レジスタ 5に、 JAW— 1STのパルス立ち上がり時点から周期 Tjawの半周期ずれた時点（すなわち JAW— 1STのパルス立下り時点）におけるカウンタ 4の計数値を保持させる（図 27においては、値" 11 "が第 1レジスタ 5に保持されている）。

[0208] "JAW— 1ST"状態 ST2においては、第 4レジスタ 21に保持された値 pfd— edgeが Hiであるの力それとも Lowであるのかを判断する。第 4レジスタ 21は、 JAW— VCO 2の出力パルス信号の立ち上がり時点で BASE— VCOlの出力パルス信号の値のサンプリングを行うので、図 27の JAW— 1STのパルス立ち上がり時点では、 pfd— ed geの値は Hiとなる。

[0209] pfd— edgeの値が Hiと検出されれば、立ち上がり検出ステートマシン 22は、 "FIND — LO"状態 ST3に移行して、 pfd— edgeの値力Lowとなるまで待機する。そして、 pfd edgeの値力Lowに変化すれば、立ち上がり検出ステートマシン 22は" FIND HI "状態 ST4に移行する。図 27の場合、 JAW— 1STのパルスから 3パルス経過後に pf d— edgeの値力Lowに変化するので、立ち上がり検出ステートマシン 22は、その次の JAW— VC02のパルスの立ち上がりで" FIND— LO"状態 ST3から" FIND— HI" 状態 ST4に移行する。なお、 "JAW— 1ST"状態 ST2において pfd— edgeの値力 o wと検出されたときにも、立ち上がり検出ステートマシン 22は" FIND— HI"状態 ST4 に移行する。

[0210] "FIND— HI"状態 ST4においては、今度は pfd— edgeの値が Hiとなるまで、または、ダウンカウンタ 13の出力値 countが" 0"となるまで待機する。図 27の場合、 pfd_edg eの値力Lowに変化して力 4パルス経過後に、再び Hiに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン 22は、第 1レジスタ 5に対するイネーブル信号 base— captを活性化（ = Hi)して、第 1レジスタ 5に、位相一致時点から周期 Tj a_wの半周期ずれた時点におけるカウンタ 4の計数値を保持させる（図 27においては、値" 19"が第 1レジスタ 5に保持されている）。また、このとき、立ち上がり検出ステートマシン 22は、ダウンカウンタ 13に対するィネーブル信号 cnt— enを非活性化（=Lo w)させる。そして、立ち上がり検出ステートマシン 22は" PFD— END"状態 ST5に移行し、位相一致時点の検出を終了する。

[0211] 図 27においては、 Delay=0の場合であるので、この時点でのダウンカウンタの計数値は" 0"に達しており、第 3減算器 12は" 9" "0" = "9"の値を出力する。第 1レジスタ 5には値" 19"が保持されているため、第 4減算器 20は" 19" "9" = "10"の値を出力する。この" 10"との値は、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を示しており、このように、第 3および第 4減算器 12, 20は実施の形態 6におけると同様、サンプリング信号 Psの活性ィ匕時点における BASE— VCO 1の出力パルス信号のパルス数を特定する演算部として機能する。

[0212] その後、立ち上がり検出ステートマシン 22は" WAIT— FS—LO"状態 ST6に移行し、サンプリング信号 Psの信号値 FSが Lowとなるまで待機する。そして、信号値 FS 力 SLowとなった後に、立ち上がり検出ステートマシン 22は再び" IDLE"状態 ST1に移行して、次にサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0213] また、図 28のタイミングチャートは、 Delay=7の場合のものである。この場合は、立ち上がり検出ステートマシン 22は、サンプリング信号 Psの活性ィ匕に伴って" IDLE"状態 ST1から" JAW_1ST"状態 ST2に移行する。このとき、ダウンカウンタ 13は計数を開始する。

[0214] "JAW— 1ST"状態 ST2にて、立ち上がり検出ステートマシン 22は、第 1レジスタ 5 に対するィネーブル信号 base— captを活性化（= Hi)して、第 1レジスタ 5に、 JAW— 1STのパルス立下り時点におけるカウンタ 4の計数値を保持させる（図 28においては、値" 12"が第 1レジスタ 5に保持されている）。

[0215] "JAW— 1ST"状態 ST2においては、第 4レジスタ 21に保持された値 pfd— edgeが Hiであるので、立ち上がり検出ステートマシン 22は、 "FIND— LO"状態 ST3に移行して、 pfd— edgeの値力Lowとなるまで待機する。そして、 pfd— edgeの値が Lowに変化すれば、立ち上がり検出ステートマシン 22は" FIND— HI"状態 ST4に移行する。図 28の場合、 JAW— 1STのパルスから 4パルス経過後に pfd— edgeの値が Lowに変化するので、立ち上がり検出ステートマシン 22は、その次の JAW— VCO 2のパルスの立ち上がりで" FIND— LO"状態 ST3から" FIND— HI"状態 ST4に移行する。

[0216] 図 28の場合、 pfd— edgeの値が Lowに変化後は、 pfd— edgeの値が Hiとならずに、先にダウンカウンタ 13の出力値 countが" 0"となる。この場合は、第 1レジスタ 5に対するイネ一ブル信号 base— captは活性ィ匕されることなぐ立ち上がり検出ステートマシン 22は" PFD_END"状態 ST5に移行し、位相一致時点の検出を終了する。なお、ダゥンカウンタ 13は、その出力値 countが" 0"となった後は再度、初期値" 7"に戻るよう設定しておく。

[0217] 図 28においては、 Delay=7の場合であるので、この時点でのダウンカウンタの計数値は" 0"から初期値の" 7"に戻っており、第 3減算器 12は" 9" "7" = "2"の値を出力する。第 1レジスタ 5には値" 12"が保持されているため、第 4減算器 20は" 12"— " 2" = "10"の値を出力する。この" 10"との値は、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を示している。

[0218] ここで、図 28においてサンプリング信号 Psが 1Z8の位相だけ遅れて活性化した場合を考えると、 JAW— VC02の出力パルス全体力図 28において 1Z8の位相だけ遅れることとなる。この場合、 "FIND ΗΓ，状態 ST4に入るまでは、第 1レジスタ 5に保持される値が" 11"ではなく" 12"である点以外は、図 27の場合と同様となる。

[0219] そして、この場合は" FIND— ΗΓ，状態 ST4において、 pfd— edgeの値が Lowに変化してから 4パルス経過後に、再び Hiに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン 22は、第 1レジスタ 5に対するィネーブル信号 base— capt を活性化（ = Hi)して、第 1レジスタ 5に、位相一致時点から周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させる（図 28の場合は、値" 20"が第 1レジスタ 5に保持されることになる）。

[0220] このときは、ダウンカウンタの計数値は" 0"に達しており、第 3減算器 12は" 9"— "0"

= "9"の値を出力する。第 1レジスタ 5には値" 20"が保持されているため、第 4減算器 20は" 20" - "9" = "11"の値を出力する。

[0221] 図 28においてジッターがない場合の上下桁合成部 6の出力値は" 10 + 7Z8"であり、このサンプリング信号 Psが 1Z8の位相だけ遅れて活性ィ匕した場合の上下桁合成部 6の出力値は" 11 +0/8"である。よって、ジッターが生じた場合であっても、その検出値に大きな乖離が生じてしまうことはない。

[0222] 本実施の形態に係る発明によれば、第 1レジスタ 5が、サンプリング周期ごとに、 BA SE—VCOlおよび JAW—VC02の出力パルス信号の位相一致時点から周期 Tjaw の半周期ずれた時点におけるカウンタ 4の計数値を保持し、上位桁算出部が、サンプリング周期ごとに、第 1レジスタ 5に保持された計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性ィ匕時点における BASE VCO 1の出力パルス信号のパルス数を特定する。

[0223] 図 21の場合のように、サンプリング信号 Psの活性化時点における BASE— VCOl の出力パルス信号のパルス数を、サンプリング信号 Psの活性ィ匕に基づいて特定する場合は、 BASE— VCOlの出力パルス信号の活性ィ匕とサンプリング信号 Psの活性ィ匕とが近接するときに、上位桁算出部において算出誤差が生じやすいが、第 1レジスタ 5に保持された、位相一致時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

[0224] また、本実施の形態に係る発明によれば、上位桁算出部が検出部 (第 4レジスタ 21 および立ち上がり検出ステートマシン 22)と演算部 (第 3および第 4減算器 12, 20)とを備え、検出部は、 BASE— VCOlおよび JAW— VC02の出力パルス信号の位相がー致する時点を検出したときに、第 1レジスタ 5に位相一致時点力周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させ、演算部は、第 1レジスタ 5により保持されたカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなぐ小規模な回路構成で本発明を構成可能である。

[0225] なお、立ち上がり検出ステートマシン 22は、上記の図 26の状態遷移図の手順を実現する回路であれば、いかなるものでもよい。また、図 26の状態遷移図の手順に限定されるものではなぐ pfd— edgeの値が Low力 Hiに立ち上がる時点を特定できる構成であればよい。

[0226] また、ダウンカウンタ 13と第 3減算器 12との組み合わせでなくとも、 "2"〜"9"まで計数可能なアップカウンタを代わりに採用してもよい。また、第 4レジスタ 21もレジスタに限るものではなぐサンプル &ホールド回路等、 BASE—VCOlの出力値を保持可能なものであればよい。

[0227] <実施の形態 8 >

本実施の形態は、実施の形態 1〜7に係る ADコンバータの変形例であって、実施の形態 1〜7にお!/、て、周期 Tbaseおよび周期 Tjawが予め判明して!/ヽな、場合であつても、主 VCOの周期未満の V—F変換値を求めることが可能な ADコンバータである。

[0228] 実施の形態 1における下位桁の算出では、第 3減算器 12にて、予め値" 9"を入れておく必要があった。また、実施の形態 2〜4, 7ではダウンカウンタ 13を" 7"〜"0"に計数可能としておく必要があった。また、実施の形態 5および 6では、 1ビット 8エントリシフトレジスタ 16および 18ビット 8エントリシフトレジスタ 18のエントリ数を" 8"に設定しておかねばならなかった。

[0229] これらはみな、周期1¾&36ぉょび周期1 の比八：8 (図2ぉょび図4では8 : 9)が事前に判明しており、その数値に従った回路設計が可能な状況において実現できるものであった。しかしながら、 BASE— VCOlおよび JAW— VC02として、必ずしも周期 Tbaseおよび周期 Tjawの値が判明して!/ヽな、2つの VCOを用いねばならな!/、場合もある。本実施の形態は、このような周期 Tbaseおよび周期 Tjawの値が判明していない 2つの VCOを用いる場合であっても対応可能な ADコンバータを実現するものである。なお、もちろん、この場合も A≠Bとして両 VCOに周期差だけは存在しなければならない。周期差がない VCOでは、位相差の検出に基づく遅延量の判定が行えないからである。

[0230] 図 29は、本実施の形態に係る ADコンバータを示す図である。図 29に示すように、本実施の形態は、一例として実施の形態 7に係る ADコンバータに基づいており、実施の形態 7における立ち上がり検出ステートマシン 22に代わって、立ち上がり検出ステートマシン 22aが採用されている。また、ダウンカウンタ 13および第 3減算器 12に代わって、ゲージカウンタ 23、幅カウンタ 24、下位ビット演算部 25、および、マルチプレクサ 26が採用されている。なお、第 4レジスタ 21および立ち上がり検出ステートマシン 22aが、本実施の形態における検出部を構成し、下位ビット演算部 25が本実施の形態における下位桁算出部の演算部を構成する。また、第 4減算器 20およびマルチプレクサ 26が、本実施の形態における上位桁算出部の演算部を構成する。図 2 9においては、ゲージカウンタ 23、幅カウンタ 24、下位ビット演算部 25、および、マルチプレクサ 26が採用されている点以外、図 25の装置構成と同じである。

[0231] 本 ADコンバータにおいては、立ち上がり検出ステートマシン 22aが、第 4レジスタ 2 1に保持された内容を参照することにより、 BASE—VC01ぉょびJAW—VC02の出力パルス信号の位相が一致する時点および両パルス信号の位相が互いに反転して一致する時点を検出し、ゲージカウンタ 23が、サンプリング信号 Psの活性ィ匕時点力も立ち上がり検出ステートマシン 22aで検出された位相一致時点までの間の JAW —VC02の出力パルス信号の発振に対応して計数を行う。また、幅カウンタ 24は、立ち上がり検出ステートマシン 22aで検出された BASE— VCOlおよび JAW— VC 02の位相一致時点から、次に立ち上がり検出ステートマシン 22aで検出される BAS E - VCO 1および JAW - VCO 2の位相一致時点までの間の JAW - VCO 2の出力パルス信号の発振、または、立ち上がり検出ステートマシン 22aで検出された BASE —VCOlおよび JAW— VC02の出力パルス信号の位相が互いに反転して一致した時点から、次に両パルス信号の位相が互いに反転して一致する時点までの間の JA W—VC02の出力パルス信号の発振に対応して計数を行う。そして、下位ビット演算部 25で構成される演算部力サンプリング周期ごとに、ゲージカウンタ 23の計数値を幅カウンタ 24の計数値で除することにより、位相差を算出する。

[0232] 図 30は、下位ビット演算部 25の詳細構成を示す図である。図 30に示すように、下位ビット演算部 25は、減算器 25a、マルチプレクサ 25bおよび除算器 25cを有している。減算器 25a、マルチプレクサ 25bおよび除算器 25cの各部への信号入力については後述する。

[0233] 図 31は、立ち上がり検出ステートマシン 22aにおける状態遷移図である。また、図 3 2〜図 34は、本実施の形態に係る ADコンバータの動作を示すタイミングチャートである。以下ではまず、図 31の状態遷移図および図 32のタイミングチャート（Delay=0 の場合）に基づいて、立ち上がり検出ステートマシン 22aの動作の説明を行う。

[0234] まず、立ち上がり検出ステートマシン 22aは、サンプリング信号 Psが非活性化状態にあるときは動作を行わず、 "IDLE"状態 ST11にてサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0235] 次に、サンプリング信号 Psの信号値 (これを FSとする）が活性化して Hiとなった場合には、立ち上がり検出ステートマシン 22aは、ゲージカウンタ 23に対するイネーブル信号 gauge— enを活性化（= Hi)して、 "JAW— 1ST"状態 ST12に移行する。ゲージカウンタ 23は、これにより計数 (アップカウント）を開始する。

[0236] "JAW— 1ST"状態 ST12においては、第 4レジスタ 21に保持された値 pfd— edgeが Hiであるの力それとも Lowであるのかを判断する。第 4レジスタ 21は、 JAW— VCO 2の出力パルス信号の立ち上がり時点で BASE— VCOlの出力パルス信号の値のサンプリングを行うので、図 32の JAW— 1STのパルス立ち上がり時点では、 pfd— ed geの値は Hiとなる。なお、 "JAW— 1ST"状態 ST12において pfd— edgeの値力Low と検出されたときには、立ち上がり検出ステートマシン 22aは" FIND— H3"状態 ST1 7に移行する。この場合については図 34の説明にて行う。

[0237] pfd edgeの値が Hiと検出されれば、立ち上がり検出ステートマシン 22aは、 "FIN D— LO"状態 ST13に移行して、 pfd— edgeの値力Lowとなるまで待機する。そして、 pfd— edgeの値が Lowに変化すれば、幅カウンタ 24に対するィネーブル信号 width— enを活性化（= Hi)して、立ち上がり検出ステートマシン 22aは" FIND— HI"状態 S T14に移行する。幅カウンタ 24は、これにより計数 (アップカウント）を開始する。図 32 の場合、 JAW— 1STのパルスから 3パルス経過後に pfd— edgeの値が Lowに変化するので、立ち上がり検出ステートマシン 22aは、その次の JAW— VC02のパルスの立ち上がりで" FIND— LO"状態 ST13から" FIND— HI"状態 ST14に移行する。

[0238] "FIND— HI"状態 ST14にお!/、ては、今度は pfd— edgeの値が Hiとなるまで、待機する。図 32の場合、 pfd— edgeの値が Lowに変化して力も 4パルス経過後に、再び Hi に戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン 22aは、 pfd —edgeの値を Hiと検出して、第 1レジスタ 5に対するィネーブル信号 base— captを活性化（ = Hi)し、第 1レジスタ 5に、位相一致時点カゝら周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させる（図 32においては、値" 19"が第 1レジスタ 5 に保持されている)。また、このとき、立ち上がり検出ステートマシン 22aは、ゲージ力ゥンタ 23に対するィネーブル信号 gauge— enを非活性化（= Low)させる。そして、立ち上がり検出ステートマシン 22aは" FIND— L2"状態 ST15に移行する。

[0239] "FIND— L2"状態 ST15にお!/、ては、今度は pfd— edgeの値力 SLowとなるまで、待機する。図 32の場合、 pfd— edgeの値が Hiに変化して力も 4パルス経過後に、再び L owに戻るので、このとき、立ち上がり検出ステートマシン 22aは、幅カウンタ 24に対するィネーブル信号 width— enを非活性化（= Low)させる。そして、立ち上がり検出ステートマシン 22aは" PFD— END"状態 ST16に移行する。

[0240] 図 32においては、 Delay=0の場合であるので、この時点でのゲージカウンタ 23の計数値は" 9"に達しており、また、幅カウンタ 24の計数値は" 8"に達している。下位ビット演算部 25内の減算器 25aは、ゲージカウンタ 23からの計数値の出力 Gの値と、幅カウンタ 24からの計数値の出力 Wに" + 1"した値 W+ 1とを受けて、 W+ 1の値から Gの値を差し引いた値を出力する。なお、減算器 25aは、 W+ 1の値力 Gの値を差し引いた値がマイナス値となれば、信号 maxを活性化させる。図 32の場合、減算器 25aは" 8 + 1"— "9" = "0"の値を出力する。 [0241] 下位ビット演算部 25内のマルチプレクサ 25bは、減算器 25aの出力値を入力信号 0として受け、また、幅カウンタ 24からの計数値の出力 Wに" 1"した値 W—1とを入力信号 1として受けて、減算器 25aの出力値がマイナスの場合は入力信号 1を、減算器 25aの出力値力 ^以上の場合は入力信号 0を、選択的に出力する。図 32の場合、減算器 25aは" 0"の値を出力するので、マルチプレクサ 25bは入力信号 0を選択し、その内容たる値" 0"を出力する。

[0242] 下位ビット演算部 25内の除算器 25cは、マルチプレクサ 25bの出力値と幅カウンタ 24からの計数値の出力 Wとを受けて、マルチプレクサ 25bの出力値を値 Wで除算した値を出力する。図 32の場合、除算器 25cは" 0" ÷ "8" = "0Z8"の値を出力する。この除算器 25cの出力が、下位桁（図 32では"下位ビッド 'と表示）となる。

[0243] また、マルチプレクサ 26は、ゲージカウンタ 23の計数値の出力 Gの値を入力信号 0 として受け、また、ゲージカウンタ 23からの計数値の出力 Gに" + 1"した値 G+ 1を入力信号 1として受けて、減算器 25aの出力する信号 maxが活性ィ匕している場合には入力信号 1を、信号 maxが非活性ィ匕している場合には入力信号 0を、選択的に出力する。図 32の場合、減算器 25aは" 0"の値を出力し、マイナス値ではないので、信号 maxが非活性化している。よって、マルチプレクサ 26は、ゲージカウンタ 23の計数値の出力 Gの値" 9"を第 4減算器 20へと出力する。

[0244] 第 1レジスタ 5には値" 19"が保持されて、るため、第 4減算器 20は" 19"— "9" = " 10"の値を出力する。このとき、上下桁合成部 6からの出力値は、 "10 + 0Z8"となる。この" 10"との値は、サンプリング信号 Psの活性化時点における BASE— VCOlの出力パルス信号のパルス数を示しており、このように、マルチプレクサ 26および第 4 減算器 20は、サンプリング信号 Psの活性ィ匕時点における BASE— VCOlの出力パルス信号のパルス数を特定する演算部として機能する。

[0245] その後、立ち上がり検出ステートマシン 22aは" WAIT— FS— LO"状態 ST20に移行し、サンプリング信号 Psの信号値 FSが Lowとなるまで待機する。そして、信号値 F Sが Lowとなった後に、立ち上がり検出ステートマシン 22aは再び" IDLE"状態 ST1 1に移行して、次にサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0246] また、図 33のタイミングチャートは、 Delay= 7の場合のものである。この場合は、立ち上がり検出ステートマシン 22aは、サンプリング信号 Psの活性化（ = Hi)に伴って" I DLE"状態 ST11から" JAW— 1ST"状態 ST12に移行する。このとき、立ち上がり検出ステートマシン 22aは、ゲージカウンタ 23に対するィネーブル信号 gauge— enを活性化（ = Hi)し、ゲージカウンタ 23は、これにより計数 (アップカウント）を開始する。

[0247] "JAW— 1ST"状態 ST12においては、第 4レジスタ 21に保持された値 pfd— edgeが Hiであるの力それとも Lowであるのかを判断する。図 33の JAW— 1STのパルス立ち上がり時点では、 pfd— edgeの値は Hiとなるので、立ち上がり検出ステートマシン 2 2aは、 "FIND— LO"状態 ST13に移行して、 pfd— edgeの値が Lowとなるまで待機する。そして、 pfd— edgeの値力Lowに変化すれば、幅カウンタ 24に対するイネーブル信号 width— enを活性化（= Hi)して、立ち上がり検出ステートマシン 22aは" FIND — HI"状態 ST14に移行する。幅カウンタ 24は、これにより計数 (アップカウント）を開始する。図 33の場合、 JAW— 1STのパルスから 4パルス経過後に pfd— edgeの値が Lowに変化するので、立ち上がり検出ステートマシン 22aは、その次の JAW— VCO 2のパルスの立ち上がりで" FIND— LO"状態 ST13から" FIND— HI"状態 ST14に移行する。

[0248] "FIND— HI"状態 ST14にお!/、ては、今度は pfd— edgeの値が Hiとなるまで、待機する。図 33の場合、 pfd— edgeの値が Lowに変化して力も 4パルス経過後に、再び Hi に戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン 22aは、 pfd —edgeの値を Hiと検出して、第 1レジスタ 5に対するィネーブル信号 base— captを活性化（ = Hi)し、第 1レジスタ 5に、位相一致時点カゝら周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させる（図 33においては、値" 21"が第 1レジスタ 5 に保持されている)。また、このとき、立ち上がり検出ステートマシン 22aは、ゲージ力ゥンタ 23に対するィネーブル信号 gauge— enを非活性化（= Low)させる。そして、立ち上がり検出ステートマシン 22aは" FIND— L2"状態 ST15に移行する。

[0249] "FIND— L2"状態 ST15にお!/、ては、今度は pfd— edgeの値力 SLowとなるまで、待機する。図 33の場合、 pfd— edgeの値が Hiに変化して力も 4パルス経過後に、再び L owに戻るので、このとき、立ち上がり検出ステートマシン 22aは、幅カウンタ 24に対するィネーブル信号 width enを非活性化（ = Low)させる。そして、立ち上がり検出ステートマシン 22aは" PFD— END"状態 ST16に移行する。

[0250] 図 33においては、 Delay=7の場合であるので、この時点でのゲージカウンタ 23の計数値 Gは" 10"に達しており、また、幅カウンタ 24の計数値 Wは" 8"に達している。よって、図 33の場合、減算器 25aは" 8 + 1"— "10" = "— 1"のマイナス値を出力する。よって、この場合、減算器 25aは信号 maxを活性ィ匕させる。

[0251] また、減算器 25aがマイナス値を出力するので、下位ビット演算部 25内のマルチプレクサ 25bは、値 W— 1 (= "8"— 1 = "7")を除算器 25cに出力する。そして、除算器 25cは、 "7" ÷ "8" = "7Z8"の値を出力する。この除算器 25cの出力力下位桁となる。

[0252] また、マルチプレクサ 26は、減算器 25aからの信号 maxが活性化して!/、るので、ゲージカウンタ 23の計数値の出力 Gの値" 10"に" + 1"した値" 11"を第 4減算器 20へと出力する。第 1レジスタ 5には値" 21"が保持されているため、第 4減算器 20は" 21" — "11" = "10"の値を出力する。このとき、上下桁合成部 6からの出力値は、 "10 + 7 Z8"となる。この" 10"との値は、サンプリング信号 Psの活性化時点における BASE VCOlの出力パルス信号のパルス数を示している。

[0253] その後、立ち上がり検出ステートマシン 22aは" WAIT— FS— LO"状態 ST20に移行し、サンプリング信号 Psの信号値 FSが Lowとなるまで待機する。そして、信号値 F Sが Lowとなった後に、立ち上がり検出ステートマシン 22aは再び" IDLE"状態 ST1 1に移行して、次にサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0254] また、図 34のタイミングチャートは、 Delay=3の場合のものである。この場合は、立ち上がり検出ステートマシン 22aは、サンプリング信号 Psの活性化（ = Hi)に伴って" I DLE"状態 ST11から" JAW— 1ST"状態 ST12に移行する。このとき、立ち上がり検出ステートマシン 22aは、ゲージカウンタ 23に対するィネーブル信号 gauge— enを活性化（ = Hi)し、ゲージカウンタ 23は、これにより計数 (アップカウント）を開始する。

[0255] "JAW— 1ST"状態 ST12においては、第 4レジスタ 21に保持された値 pfd— edgeが Hiであるの力それとも Lowであるのかを判断する。図 34の JAW— 1STのパルス立ち上がり時点では、 pfd— edgeの値は Lowとなるので、立ち上がり検出ステートマシン 22aは、" FIND H3"状態 ST17に移行して、 pfd edgeの値が Hiとなる（この時点で位相が一致する）まで待機する。そして、 pfd_edgeの値が Hiに変化すれば、幅力ゥンタ 24に対するィネーブル信号 width— enを活性化（= Hi)し、また、第 1レジスタ 5 に対するィネーブル信号 base— captを活性化（= Hi)し、第 1レジスタ 5に、位相一致時点から周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させる（図 34においては、値" 16"が第 1レジスタ 5に保持されている）。また、このとき、立ち上がり検出ステートマシン 22aは、ゲージカウンタ 23に対するィネーブル信号 gauge —enを非活性化（= Low)させる。そして、立ち上がり検出ステートマシン 22aは" FIN D— L4"状態 ST18に移行する。

[0256] "FIND— L4"状態 ST18にお!/、ては、今度は pfd— edgeの値力 SLowとなるまで、待機する。図 34の場合、 pfd— edgeの値が Hiに変化して力 4パルス経過後に、再び L owに戻るので、立ち上がり検出ステートマシン 22aは" FIND— H5"状態 ST19に移行する。

[0257] "FIND— H5"状態 ST19にお!/、ては、今度は pfd— edgeの値が Hiとなるまで、待機する。図 34の場合、 pfd— edgeの値力 owに変化してから 4パルス経過後に、再び Hi に戻るので、このとき、立ち上がり検出ステートマシン 22aは、幅カウンタ 24に対するィネーブル信号 width— enを非活性化（= Low)させる。そして、立ち上がり検出ステ一トマシン 22aは" PFD— END"状態 ST16に移行する。

[0258] 図 34においては、 Delay=3の場合であるので、この時点でのゲージカウンタ 23の計数値 Gは" 6"に達しており、また、幅カウンタ 24の計数値 Wは" 8"に達している。よつて、図 34の場合、減算器 25aは" 8 + 1"— "6" = "3"の値を出力する。よって、この場合、減算器 25aは信号 maxを非活性ィ匕させる。

[0259] また、減算器 25aがマイナス値を出力しないので、下位ビット演算部 25内のマルチプレクサ 25bは、減算器 25aの出力値 W+ l— G ( = "3")を除算器 25cに出力する。そして、除算器 25cは、 "3" ÷ "8" = "3Z8"の値を出力する。この除算器 25cの出力が、下位桁となる。

[0260] また、マルチプレクサ 26は、減算器 25aからの信号 maxが非活性化しているので、ゲージカウンタ 23の計数値の出力 Gの値" 6"を第 4減算器 20へと出力する。第 1レジスタ 5には値" 16"が保持されているため、第 4減算器 20は" 16"— " 6" = "10"の値を出力する。このとき、上下桁合成部 6からの出力値は、 "10 + 3/8"となる。この" 1 0"との値は、サンプリング信号 Psの活性化時点における BASE— VCOlの出力パルス信号のパルス数を示して、る。

[0261] その後、立ち上がり検出ステートマシン 22aは" WAIT— FS— LO"状態 ST20に移行し、サンプリング信号 Psの信号値 FSが Lowとなるまで待機する。そして、信号値 F Sが Lowとなった後に、立ち上がり検出ステートマシン 22aは再び" IDLE"状態 ST1 1に移行して、次にサンプリング信号 Psが活性ィ匕状態になるまで待機する。

[0262] 上記において、ゲージカウンタ 23の出力 Gに" + 1"を行ったり、幅カウンタ 24の出力 Wに" + 1"や " 1"を行ったりしているのは、 Delay=0〜Delay=7の各場合において、算出値が正常な値となるように補正するためである。そして、ゲージカウンタ 23の計数値 Gは、サンプリング信号 Psの活性ィ匕時点から立ち上がり検出ステートマシン 2 2aで検出された位相一致時点までの間の JAW - VCO 2の出力パルス信号の発振に対応して計数が行われた値となっている。また、幅カウンタ 22の計数値 Wは、立ち上がり検出ステートマシン 22aで検出された BASE— VCOlおよび JAW— VC02の出力パルス信号の位相一致時点から、次に両パルス信号の位相一致時点までの間の JAW— VC02の出力パルス信号の発振、または、立ち上がり検出ステートマシン 2 2aで検出された BASE— VCOlおよび JAW— VC02の出力パルス信号の位相が互いに反転して一致した時点から、次に両パルス信号の位相が互いに反転して一致する時点までの間の JAW— VC02の出力パルス信号の発振に対応して計数が行われた値となっている。

[0263] 幅カウンタ 22について具体的には、図 32および図 33の場合のように" FIND— L0 "状態 ST13から、幅カウンタ 22を動作させる場合には、 pfd— edgeの立下りから次の立下りまでの期間が、最も早く周期比 A : Bの Aの値を発見することができる。この Aの値力小数部分の分母となる。また、図 34の場合のように" FIND— H3"状態 ST17 から、幅カウンタ 22を動作させる場合には、 pfd— edgeの立上りから次の立上りまでの期間力最も早く周期比 A: Bの Aの値を発見することができる。

[0264] ここで、例えば図 33にお、てサンプリング信号 Psが 1Z8の位相だけ遅れて活性ィ匕した場合を考えると、 JAW— VC02の出力パルス全体力図 33において 1Z8の位相だけ遅れることとなる。この場合、位相一致する時点は、図 33の JAW— 8THのパルスに早まり、ィネーブル信号 base— captの位置が周期 Tjawだけ早まって、第 1レジスタ 5に保持される値が" 21"ではなぐ' 20"となる。また、ゲージカウンタ 23に保持される値が" 10"ではなぐ' 9"となる。そのため、下位ビットの算出値は、図 32の場合と同様、 "0Z8"となる。

[0265] また、第 1レジスタ 5には値" 20"が保持されているため、第 4減算器 20は" 20"— "9 " = "11"の値を出力する。

[0266] 図 33においてジッターがない場合の上下桁合成部 6の出力値は" 10 + 7Z8"であり、このサンプリング信号 Psが 1Z8の位相だけ遅れて活性ィ匕した場合の上下桁合成部 6の出力値は" 11 +0/8"である。よって、ジッターが生じた場合であっても、その検出値に大きな乖離が生じてしまうことはない。

[0267] 本実施の形態に係る発明によれば、下位桁算出部は、検出部 (第 4レジスタ 21および立ち上がり検出ステートマシン 22a)、ゲージカウンタ 23および幅カウンタ 24、並びに、下位ビット演算部 25を備え、下位ビット演算部 25は、サンプリング周期ごとに、ゲージカウンタ 23の計数値 Gを幅カウンタ 24の計数値 Wで除することにより、位相差を算出する。ゲージカウンタ 23の計数値 Gを幅カウンタ 24の計数値 Wで除した値は、周期 Tbase未満の V—F変換値に相当するため、 BASE—VC01の周期TbaseiJA W—VC02の周期 Tjawとがそれぞれどのような値であっても、正しく位相差を算出することがでさる。

[0268] また、本実施の形態に係る発明によれば、上位桁算出部が検出部 (第 4レジスタ 21 および立ち上がり検出ステートマシン 22a)と演算部（マルチプレクサ 26および第 4減算器 20)とを備え、検出部は、 BASE— VCOlおよび JAW— VC02の出力パルス信号の位相が一致する時点を検出したときに、第 1レジスタ 5に位相一致時点力も周期 Tjawの半周期ずれた時点におけるカウンタ 4の計数値を保持させ、演算部は、第 1 レジスタ 5により保持されたカウンタ 4の計数値、および、下位桁算出部により算出された位相差に基づ、て、サンプリング信号 Psの活性ィ匕時点における BASE— VCO 1の出力パルス信号のパルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなぐ小規模な回路構成で本発明を構成可能である。 [0269] なお、立ち上がり検出ステートマシン 22aは、上記の図 31の状態遷移図の手順を実現する回路であれば、いかなるものでもよい。また、図 31の状態遷移図の手順に限定されるものではなぐ pfd— edgeの値が Low力 Hiに立ち上がる時点を特定できる構成であればよい。

[0270] また、第 4レジスタ 21もレジスタに限るものではなぐサンプル &ホールド回路等、 B ASE—VCOlの出力値を保持可能なものであればよい。

[0271] なお、本実施の形態では、周期 Tbaseの値および周期差 Tdiffの値は任意の値でかまわないが、算出される下位ビット（下位桁)の最大値が二のべき乗力遠ざ力るほど、算術エラーが発生しやすくなる。また、 Aの値が正の整数ではない場合、周期 Tbas e内が均等に計測されていないことになり、下位ビットの出力値に偏りが発生する。

[0272] 実施の形態 4に係る発明におけるディレイ追加装置等により偏りを少なくすることはできるが、消去させることはできない。し力しながら、これら 2つの誤差は下位ビットのビット数を増加させる、すなわち Aの値を大きくするほど、減少する。

[0273] 本実施の形態に係る発明を適用する場合には、本実施の形態に係る発明が持つこれらの本質的な誤差力必要な出力ビット精度以下になるように Aの大きさを決定しなくてはならない。

Claims

請求の範囲

[1] アナログ信号たる入力電圧をデジタル信号に変換するアナログデジタルコンバータであって、

第 1周期で発振する第 1パルス信号を出力する第 1VCO (Voltage Controlled Oscil lator)と、

第 2周期で発振する第 2パルス信号を出力する第 2VCOと、

デジタル値算出部と

を備え、

前記第 1周期と前記第 2周期との比は A: B (A≠B)であり、

前記比を保ったまま、前記入力電圧により前記第 1および第 2周期は制御され、前記第 1VCOは、自走により前記第 1パルス信号の発振を開始し、

前記第 2VCOは、前記デジタル信号のサンプリング周期を示すサンプリング信号の活性ィ匕に伴って、前記第 2パルス信号の発振を開始し、

前記デジタル値算出部は、

前記サンプリング周期内に含まれた前記第 1パルス信号のパルス数に基づいて、前記デジタル信号の上位ビットを算出し、かつ、

前記サンプリング信号の活性化時点から前記第 1および第 2パルス信号の位相が一致する時点までの間に含まれる前記第 1または第 2パルス信号のパルス数に基づ V、て、前記デジタル信号の下位ビットを算出する

アナログデジタルコンバータ。

[2] 請求項 1に記載のアナログデジタルコンバータであって、

前記デジタル値算出部は、

上位桁算出部と、

下位桁算出部と、

上下桁合成部と、

第 1レジスタと、

減算器と

を備え、前記上位桁算出部は、前記サンプリング周期ごとに、前記第 1パルス信号の発振の開始力現在の前記サンプリング信号の活性ィ匕時点までにおける前記第 1パルス信号のパルス数を上位桁として算出し、

前記下位桁算出部は、前記サンプリング周期ごとに、現在の前記サンプリング信号の活性ィ匕時点力前記第 1および第 2パルス信号の位相が一致する時点までの間に含まれる前記第 1または第 2パルス信号のパルス数に基づ、て、前記第 1パルス信号のサンプリング周期内の最後のパルス力もサンプリング周期の終点までの位相差を下位桁として算出し、

前記上下桁合成部は、前記上位桁および下位桁を合成して合成値を生成し、前記合成値を前記第 1レジスタに保持させ、

前記減算器は、現在より一つ前の前記サンプリング周期における前記第 1レジスタの保持値と、現在の前記合成値との差分値を、前記上位ビットおよび前記下位ビットで構成される前記デジタル信号として出力する

アナログデジタルコンバータ。

請求項 2に記載のアナログデジタルコンバータであって、

前記上位桁算出部は、

前記第 1パルス信号のパルス数を計数する第 1カウンタと、

第 2レジスタと

を備え、

前記下位桁算出部は、

第 3レジスタ

を備え、

前記第 2レジスタは、前記サンプリング周期ごとに前記サンプリング信号の活性ィ匕時点における前記第 1カウンタのパルス数を保持して、前記上位桁として出力し、前記第 3レジスタは、前記サンプリング周期ごとに前記第 1および第 2パルス信号の位相が一致する時点における前記第 1カウンタのパルス数を保持し、

前記下位桁算出部は、前記サンプリング周期ごとに、前記第 3レジスタに保持されたパルス数と前記第 2レジスタに保持されたノルス数との差に基づ、て、前記位相差を算出する

アナログデジタルコンバータ。

[4] 請求項 2に記載のアナログデジタルコンバータであって、

前記下位桁算出部は、

前記サンプリング信号の活性化時点から前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 2カウンタ

を備え、

前記下位桁算出部は、前記サンプリング周期ごとに、前記第 2カウンタの計数値に基づいて、前記位相差を算出する

アナログデジタルコンバータ。

[5] 請求項 1に記載のアナログデジタルコンバータであって、

算出される前記下位ビットの最大値は、二のべき乗値から一を差し引いた値であるアナログデジタルコンバータ。

[6] 請求項 1に記載のアナログデジタルコンバータであって、

前記第 1および第 2VCOの一方は、リング状に直列接続された複数の反転回路を含み、

前記第 1および第 2VCOの他方は、リング状に直列接続された複数の他の反転回路を含み、

前記複数の他の反転回路は、二入力 NAND回路または二入力 NOR回路を初段の反転回路として有し、

前記二入力 NAND回路または二入力 NOR回路の一方の入力端には、前記複数の他の反転回路内の最終段の反転回路の出力が与えられ、

前記二入力 NAND回路または二入力 NOR回路の他方の入力端には、前記複数の他の反転回路内の最終段より手前の反転回路の出力が与えられ、

前記複数の反転回路内の最終段の反転回路の出力が、前記第 1および第 2VCO の前記一方に対応する前記第 1および第 2パルス信号の一方として機能し、前記複数の他の反転回路内の前記最終段の反転回路の出力が、前記第 1および第 2VCOの前記他方に対応する前記第 1および第 2パルス信号の他方として機能する

アナログデジタルコンバータ。

[7] 請求項 1に記載のアナログデジタルコンバータであって、

前記第 1パルス信号の前記第 1周期に対応する周波数を、前記 Bで除することにより分周する第 1プリスケーラと、

前記第 2パルス信号の前記第 2周期に対応する周波数を、前記 Aで除することにより分周する第 2プリスケーラと、

前記第 1および第 2プリスケーラの各出力の位相の比較を行う位相比較器と、前記位相比較器力もの出力を受ける LPF (Low Pass Filter)と

をさらに備え、

前記第 1および第 2周期の少なくとも一方は、前記入力電圧に加えて前記 LPFからの出力によっても制御される

アナログデジタルコンバータ。

[8] 請求項 1に記載のアナログデジタルコンバータであって、

前記第 1パルス信号に所定の遅延量を付加する遅延回路

をさらに備え、

前記所定の遅延量は、予め計測された、前記サンプリング信号の活性化と前記第 2 パルス信号の発振開始との間に生じる遅延量である

アナログデジタルコンバータ。

[9] 請求項 2に記載のアナログデジタルコンバータであって、

前記下位桁算出部は、

前記第 1および第 2パルス信号の一方を信号入力とし、前記第 1および第 2パルス信号の他方をクロック入力とするシフトレジスタと、

前記シフトレジスタの出力パターンに対応した数値を前記位相差として出力するェンコーダと

を備える

アナログデジタルコンバータ。 [10] 請求項 2に記載のアナログデジタルコンバータであって、

前記上位桁算出部は、

前記第 1パルス信号のパルス数を計数する第 1カウンタと、

レジスタと

を備え、

前記レジスタは、前記サンプリング周期ごとに、前記第 1および第 2パルス信号の位相が一致する時点力前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を少なくとも保持し、

前記上位桁算出部は、前記サンプリング周期ごとに、前記レジスタに保持された計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性ィ匕時点における前記第 1パルス信号のパルス数を特定するアナログデジタルコンバータ。

[11] 請求項 10に記載のアナログデジタルコンバータであって、

前記レジスタは、前記第 1カウンタの計数値を受けて、前記サンプリング周期ごとに、前記第 1および第 2パルス信号の位相が一致する時点から前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を少なくとも保持可能なシフトレジスタであって、

前記上位桁算出部は、

前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング周期ごとに、前記シフトレジスタに記憶された、前記位相が一致する時点から前記第 2 周期の半周期ずれた時点における前記第 1カウンタの計数値を選択する選択部と、前記選択部により選択された前記第 1カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第 1パルス信号のパルス数を特定する演算部と

をさらに備える

アナログデジタルコンバータ。

[12] 請求項 10に記載のアナログデジタルコンバータであって、

前記上位桁算出部は、検出部と、

演算部と

をさらに備え、

前記検出部は、前記第 1および第 2パルス信号の位相がー致する時点を検出したときに、前記レジスタに前記位相が一致する時点から前記第 2周期の半周期ずれた時点における前記第 1カウンタの計数値を保持させ、

前記演算部は、前記レジスタにより保持された前記第 1カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性ィヒ時点における前記第 1パルス信号のパルス数を特定する

アナログデジタルコンバータ。

請求項 2に記載のアナログデジタルコンバータであって、

前記下位桁算出部は、

前記第 1および第 2パルス信号の位相が一致する時点および前記第 1および第 2パルス信号の位相が互いに反転して一致する時点を検出する検出部と、

前記サンプリング信号の活性ィ匕時点力前記検出部で検出された前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 3カウンタと、

前記検出部で検出された前記第 1および第 2パルス信号の位相が一致した時点から、次に前記検出部で検出される前記第 1および第 2パルス信号の位相が一致する時点までの間の前記第 2パルス信号の発振、または、前記検出部で検出された前記第 1および第 2パルス信号の位相が互、に反転して一致した時点から、次に前記検出部で検出された前記第 1および第 2パルス信号の位相が互いに反転して一致する時点までの間の前記第 2パルス信号の発振に対応して計数する第 4カウンタと、演算部と

を備え、

前記演算部は、前記サンプリング周期ごとに、前記第 3カウンタの計数値を前記第 4カウンタの計数値で除することにより、前記位相差を算出する

アナログデジタルコンバータ。