KR102105612B1 - Ｓａｒ 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서 - Google Patents

Ｓａｒ 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서 Download PDF

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Abstract

본 기술은 SAR 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서에 관한 것으로, 커패시터 디지털-아날로그 변환부(DAC)의 면적을 줄이기 위해 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 보정하기 위한 SAR 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서를 제공한다. 이러한 SAR 아날로그-디지털 변환 장치는, [N] 비트 SAR 아날로그-디지털 변환부(N은 자연수)의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부; 상기 기준 전압 공급부로부터의 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하기 위한 상기 [N] 비트 SAR 아날로그-디지털 변환부; 및 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하기 위한 오차 보정부를 포함할 수 있다.

Description

ＳＡＲ 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서{SUCCESSIVE APPROXIMATION REGISTER ANALOG-DIGITAL CONVERTING APPARATUS AND CMOS IMAGE SENSOR THEREOF}
본 발명의 몇몇 실시예들은 이미지 센서(IS : Image Sensor)에 관한 것으로, 더욱 상세하게는 고해상도이면서도 소면적을 가지는 SAR(Successive Approximation Register) 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서에 관한 것이다.
컬럼 패러럴 리드아웃(Column Parallel Readout) 방식의 씨모스 이미지 센서(CIS)를 설계하는데 있어서, 기존에 주로 사용되던 단일-기울기 아날로그-디지털 변환 장치(Single-Slope ADC)의 낮은 해상도 및 긴 아날로그-디지털 변환 시간을 극복하기 위하여 오늘날 SAR(Successive Approximation Register) 아날로그-디지털 변환 장치(ADC : Analog-Digital Converter)가 연구되고 있다.
그런데, SAR 아날로그-디지털 변환 장치(ADC)는 커패시터 디지털-아날로그 변환부(DAC : Digital-Analog Converter), 비교기, 및 SAR 로직부의 간단한 회로로 이루어지기 때문에 소비 전력이 작다는 장점을 가진다.
그러나 SAR 아날로그-디지털 변환 장치는 분해 비트가 1비트 증가함에 따라 커패시터 디지털-아날로그 변환부의 면적이 2배씩 증가하는 단점이 있다.
이러한 단점을 해결하기 위해, 즉 고해상도의 SAR 아날로그-디지털 변환 장치를 설계하는데 있어서 커패시터 디지털-아날로그 변환부의 면적을 줄이기 위해, 기준 전압의 크기를 조절하는 방식이 제안되었다.
이러한 기준 전압의 크기를 조절하는 방식을 설계하는데 있어서 SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차를 방지하기 위해서는 기준 전압에 높은 정확도가 요구된다.
본 발명의 실시예는 커패시터 디지털-아날로그 변환부(DAC)의 면적을 줄이기 위해 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 보정하기 위한 SAR 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서를 제공한다.
본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치는, [N] 비트 SAR(Successive Approximation Register) 아날로그-디지털 변환부(N은 자연수)의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부; 상기 기준 전압 공급부로부터의 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하기 위한 상기 [N] 비트 SAR 아날로그-디지털 변환부; 및 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하기 위한 오차 보정부를 포함할 수 있다.
본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 방법은, (a) 테스트 입력 전압을 샘플링하는 단계; (b) 기준 전압 변경에 따라 전하 재 분배 동작을 수행하는 단계; (c) 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 [N] 비트 분해 동작을 수행하여 아날로그-디지털 변환 결과를 구하는 단계; (d) 테스트 입력 전압을 샘플링하는 단계; (e) 기준 전압 변경에 따라 전하 재 분배 동작을 수행하는 단계; (f) 상기 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 [N] 비트 분해 동작을 수행하여 아날로그-디지털 변환 결과를 구하는 단계; (g) 상기 (c) 단계에서 구한 아날로그-디지털 변환 결과와 상기 (f) 단계에서 구한 아날로그-디지털 변환 결과의 차를 이용하여 오차 보정값을 구하는 단계; 및 (h) 상기 구한 오차 보정값으로 기준 전압의 오차를 보정하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 씨모스 이미지 센서는, 픽셀 출력 신호를 발생하기 위한 픽셀 어레이; 기준 전압에 따라 상기 픽셀 어레이로부터의 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하고, 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하며, 상기 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하기 위한 SAR 아날로그-디지털 변환 장치; 및 상기 SAR 아날로그-디지털 변환 장치로부터의 아날로그-디지털 변환 결과를 이미지 신호 처리하기 위한 이미지 신호 처리부를 포함할 수 있다.
본 발명의 실시예에 따르면, 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 보정함으로써, SAR 아날로그-디지털 변환 장치의 비선형 오차를 개선할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 보정할 수 있기 때문에, 소면적 이단 SAR 아날로그-디지털 변환 장치(ADC)에 요구되는 기준 전압 생성 시의 높은 정확도를 낮출 수 있는 효과가 있다.
그에 따라, 본 발명의 실시예에 따르면, 커패시터 디지털-아날로그 변환부(DAC)의 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 결과적으로 고해상도 및 소면적의 이단 SAR 아날로그-디지털 변환 장치를 용이하게 구현할 수 있다.
도 1은 본 발명에 대한 이해를 돕기 위한 10비트 이단 SAR 아날로그-디지털 변환 장치(ADC)의 회로도,
도 2는 본 발명에 대한 이해를 돕기 위한 이상적인 경우의 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(DAC)에 남은 전압을 나타내는 도면,
도 3은 본 발명에 대한 이해를 돕기 위한 기준 전압 생성 시 오차가 발생할 경우 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(DAC)에 남은 전압을 나타내는 도면,
도 4는 본 발명에 대한 이해를 돕기 위한 기준 전압 생성 시 오차가 발생할 경우 상위 5비트 분해 후 SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차를 나타내는 도면,
도 5는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 구성도,
도 6은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링하는 경우의 회로도,
도 7은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 전하 재 분배 동작 시의 회로도,
도 8은 본 발명의 일 실시예에 따른 커패시터 디지털-아날로그 변환부의 출력 신호의 하위 6비트 분해 동작 완료 후의 회로도,
도 9는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링하는 경우의 회로도,
도 10은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 전하 재 분배 동작 시의 회로도,
도 11은 본 발명의 일 실시예에 따른 커패시터 디지털-아날로그 변환부의 출력 신호의 하위 6비트 분해 동작 완료 후의 회로도,
도 12는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치에서 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부의 출력 신호를 나타내는 도면,
도 13은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 동작 방법에 대한 흐름도,
도 14는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치를 이용한 씨모스 이미지 센서의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명에 대한 이해를 돕기 위한 10비트 이단 SAR 아날로그-디지털 변환 장치(ADC)의 회로도로서, 이하에서는 일예로 N=6인 경우를 예로 들어 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명에 대한 이해를 돕기 위한 10비트 이단 SAR 아날로그-디지털 변환 장치는, 비교기(150)의 출력 신호를 피드백받아 기 정해진 SAR 로직에 따라 제어 신호를 제공하기 위한 SAR 로직부(110)와, SAR 로직부(110)로부터의 제어 신호에 따라 제 1 기준 전압(+VREF 또는 +VREF/(2^(N-2))) 또는 제 2 기준 전압(-VREF 또는 -VREF/(2^(N-2)))을 선택하여 커패시터 열(140)로 전달하기 위한 스위치 열(120)과, 외부의 제어부(도면에 도시되지 않음)로부터의 제어 신호에 따라 픽셀 어레이로부터의 픽셀 출력 신호(VIN)를 샘플링하여 커패시터 열(140)로 전달하기 위한 샘플링부(130, 샘플링 스위치(131) 및 샘플링 커패시터(132)를 포함함)와, 스위치 열(120)의 출력과 샘플링부(130)의 출력과 연결된 커패시터 열(140)과, 커패시터 열(140)의 출력(VDAC _ OUT)을 전달받아 비교 동작을 수행하여 비교 결과를 출력하기 위한 비교기(150)를 포함하여 구현할 수 있다. 여기서, 스위치 열(120)과 샘플링부(130)와 커패시터 열(140)을 포함하여 커패시터 디지털-아날로그 변환부(DAC)라 할 수 있다.
이때, 10비트 이단 SAR 아날로그-디지털 변환 장치를 설계하는데 있어서, 커패시터 디지털-아날로그 변환부(120 내지 140)의 면적을 줄이기 위해 VCMP(예 : 접지 전압), VCMP+VREF, VCMP-VREF의 기준 전압에 추가로 VCMP+VREF/16, VCMP-VREF/16의 기준 전압을 사용한다.
그런데, 추가적으로 VCMP+VREF/16, VCMP-VREF/16의 기준 전압을 생성하는데 있어서 기준 전압에 오차가 발생할 경우, 이러한 기준 전압의 오차는 SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차로 나타나게 된다. 이를 도 2 내지 도 4를 참조하여 좀 더 상세히 살펴보면 다음과 같다.
도 2는 본 발명에 대한 이해를 돕기 위한 이상적인 경우의 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(DAC)에 남은 전압을 나타내는 도면이다.
도 2에 도시된 바와 같이, 이상적으로 SAR 아날로그-디지털 변환 장치에서 상위 5비트를 분해한 후 커패시터 디지털-아날로그 변환부(120 내지 140)에 남은 전압은 VCMP+VREF/32와 VCMP-VREF/32 사이에 존재하므로, 그 범위는 VREF/16의 크기를 가진다. 이는 하위 6비트 분해 시의 32(=2^5) LSB(Least Significant Bit)에 해당한다.
따라서 이상적인 경우 오차 보정부는 하기의 [수학식 1]과 같이 계산을 수행함으로써, 10비트 이단 SAR 아날로그-디지털 변환 장치의 최종 출력인 ADC_OUT_10B을 구할 수 있다.
Figure 112013106583719-pat00001
여기서, D_UPPER_5B는 10비트 이단 SAR 아날로그-디지털 변환 장치의 상위 5비트 출력을 나타내고, D_LOWER_6B는 10비트 이단 SAR 아날로그-디지털 변환 장치의 하위 6비트 출력을 나타낸다.
그런데, 추가적으로 VCMP+VREF/16과 VCMP-VREF/16의 기준 전압 생성 시 기준 전압에 오차가 발생할 경우 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(120 내지 140)에 남은 전압의 범위는 32 LSB가 아닌 다른 크기를 가진다.
도 3은 본 발명에 대한 이해를 돕기 위한 기준 전압 생성 시 오차가 발생할 경우 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(DAC)에 남은 전압을 나타내는 도면이고, 도 4는 본 발명에 대한 이해를 돕기 위한 기준 전압 생성 시 오차가 발생할 경우 상위 5비트 분해 후 SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차를 나타내는 도면이다.
도 3은 VCMP+VREF/16과 VCMP-VREF/16의 기준 전압 생성 시 기준 전압의 오차에 의해 실제 VCMP+VREF/14와 VCMP-VREF/14의 기준 전압이 SAR 아날로그-디지털 변환 장치에 사용되었을 경우 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(120 내지 140)에 남은 전압을 나타내고 있으며, 도 4는 이때의 SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차를 나타내고 있다. 이때, 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(120 내지 140)에 남은 전압의 범위는 이상적인 경우와 동일하게 VREF/16의 크기를 가지나 하위 6비트 분해 시 기준 전압의 오차에 의해 최하위 비트(LSB)의 크기가 달라지며, 그 크기는 28 LSB에 해당한다.
이로 인하여 SAR 아날로그-디지털 변환 장치의 최종 출력을 구하는데 있어서 상기 [수학식 1]을 대입할 경우 상위 5비트 출력이 변하는 구간에서 도 4에 도시된 바와 같이 SAR 아날로그-디지털 변환 장치의 출력 신호에 4 LSB의 비선형 오차가 발생하게 된다.
따라서 전술한 도 2의 경우 비선형 오차가 없는 SAR 아날로그-디지털 변환 장치의 출력 신호를 구하기 위해서는 오차 보정부에 하기의 [수학식 2]와 같은 계산식이 필요하다.
Figure 112013106583719-pat00002
결과적으로, SAR 아날로그-디지털 변환 장치의 출력 신호의 비선형 오차를 제거하기 위해서는 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(120 내지 140)에 남은 전압 범위의 크기인 VREF/16이 하위 6비트 분해 시 몇 LSB에 해당하는지에 대한 계산이 필요하다.
따라서 본 발명의 실시예에서는 고해상도 및 소면적의 SAR 아날로그-디지털 변환 장치(ADC)를 설계하기 위해 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 디지털적으로 보정한다.
도 5는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 구성도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치는, [N] 비트 SAR 아날로그-디지털 변환부(520)의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부(510)와, 상기 기준 전압 공급부(510)로부터의 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하여 비트 분해 결과를 오차 보정부(530)로 출력하기 위한 [N] 비트 SAR 아날로그-디지털 변환부(520)와, 상기 [N] 비트 SAR 아날로그-디지털 변환부(520)에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부(520)에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 최종적으로 [2N-2] 비트의 아날로그-디지털(A/D) 분해 결과를 출력하기 위한 오차 보정부(530)를 포함한다. 이때, N은 자연수이다. 그리고 [N] 비트 SAR 아날로그-디지털 변환부(520)의 내부 구성은 후술되는 도 6 내지 도 11 및 전술한 도 1과 같으므로, 여기서는 별도로 설명하지 않기로 한다.
여기서, 기준 전압 공급부(510)는 상기 [N] 비트 SAR 아날로그-디지털 변환부(520)의 분해 비트에 따라 서로 다른 기준 전압을 출력하기 위한 기준 전압 발생기(511)와, 기준 전압 발생기(511)로부터의 서로 다른 기준 전압을 [N] 비트 SAR 아날로그-디지털 변환부(520)로 전달하기 위한 버퍼(512)를 포함한다.
그리고 [N] 비트 SAR 아날로그-디지털 변환 장치는 테스트 입력 전압을 샘플링할 때 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 VCMP-VREF에 연결한다(후술되는 도 6 참조). 여기서, 예를 들어 VCMP는 접지 전압이고, VREF는 기준 전압을 나타낸다.
그리고 [N] 비트 SAR 아날로그-디지털 변환 장치는 테스트 입력 전압 샘플링 완료 후 커패시터 디지털-아날로그 변환부에 연결된 기준 전압을 VCMP로 변경하여 전하 재 분배 동작을 수행한다(후술되는 도 7 참조).
그리고 [N] 비트 SAR 아날로그-디지털 변환 장치는 전하 재 분배 동작 완료 후 커패시터 디지털-아날로그 변환부의 출력 신호에 대해 하위 [N] 비트 분해 동작을 수행한다(후술되는 도 8 참조).
그리고 [N] 비트 SAR 아날로그-디지털 변환 장치는 테스트 입력 전압 샘플링 시 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 VCMP+VREFP에 연결하여 하위 [N] 비트 분해 동작을 반복한다(후술되는 도 9 내지 도 11 참조).
그리고 [N] 비트 SAR 아날로그-디지털 변환 장치는 각 하위 [N] 비트 분해 결과의 차를 저장하고, 오차 보정부(530)에서 상위 [N-1] 비트와 하위 [N] 비트를 결합 시 이를 반영하여 기준 전압의 오차를 보정한다.
이처럼, SAR 아날로그-디지털 변환 장치는 서로 다른 기준 전압 생성 시의 기준 전압의 오차를 계산하여 보상할 수 있다.
도 6은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링하는 경우의 회로도로서, 생성된 기준 전압의 오차를 계산하는데 있어서 SAR 아날로그-디지털 변환 장치가 테스트 입력 전압인 VIN_TEST을 샘플링하는 동작을 나타내고 있다.
이때, 커패시터 디지털-아날로그 변환부(DAC)의 최하위 커패시터의 밑단은 다른 커패시터와 달리 VCMP-VREF와 연결된다(도면부호 610 참조).
도 7은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 전하 재 분배 동작 시의 회로도로서, 도 6의 샘플링 동작 완료 후 커패시터 디지털-아날로그 변환부의 최하위 커패시터의 밑단을 VCMP-VREF에서 VCMP로 변경하여 연결(도면부호 710 참조)한 경우 및 그때의 커패시터 디지털-아날로그 변환부의 출력 신호(VDAC_OUT=VIN_TEST+VREF/32)를 나타낸다. 즉, 커패시터 디지털-아날로그 변환부의 출력 신호인 VDAC_OUT은 기준 전압 변경에 따른 전하 재 분배 동작에 의해 VIN_TEST+VREF/32의 값을 가진다.
도 8은 본 발명의 일 실시예에 따른 커패시터 디지털-아날로그 변환부의 출력 신호의 하위 6비트 분해 동작 완료 후의 회로도로서, 도 7의 동작을 완료한 후 하위 6비트 분해 동작을 나타내고 있다.
이러한 하위 6비트 분해 동작을 통해 커패시터 디지털-아날로그 변환부의 출력 신호인 VIN_TEST+VREF/32의 아날로그-디지털(A/D) 변환 결과는 D[VIN_TEST+VREF/32]에 저장된다. 이때, 하위 6비트 분해 동작 시 사용되는 기준 전압인 VCMP+VREF/16, VCMP-VREF/16은 각각 기준 전압 생성 시 오차인 +ERR1, +ERR2를 가진다(도면부호 810 참조). 커패시터 디지털-아날로그 변환부의 출력 신호인 VIN_TEST+VREF/32가 기준 전압과 기준 전압 생성 시 오차를 더한 값인 VCMP+VREF/16+ERR1보다 작을 경우 하위 6비트 분해 동작 시 SAR 아날로그-디지털 변환 장치의 아날로그-디지털 변환 범위인 VCMP+VREF/16+ERR1과 VCMP-VREF/16+ERR2 내에 있으므로 아날로그-디지털(A/D) 변환이 가능하다.
도 9는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링하는 경우의 회로도로서, 도 8의 동작을 완료한 후 SAR 아날로그-디지털 변환 장치가 전술한 도 6과 유사하게 테스트 입력 전압인 VIN_TEST를 샘플링한다.
이때, 도 6에 도시된 바와 달리, 커패시터 디지털-아날로그 변환부(DAC)의 최하위 커패시터의 밑단은 VCMP-VREF가 아닌 VCMP+VREF와 연결된다(도면부호 910 참조).
도 10은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 전하 재 분배 동작 시의 회로도로서, 도 9의 샘플링 동작 완료 후 커패시터 디지털-아날로그 변환부의 최하위 커패시터의 밑단을 VCMP+VREF에서 VCMP로 변경하여 연결(도면부호 1010 참조)하는 경우 및 그때의 커패시터 디지털-아날로그 변환부의 출력 신호(VDAC_OUT=VIN_TEST-VREF/32)를 나타낸다. 즉, 커패시터 디지털-아날로그 변환부의 출력 신호인 VDAC_OUT은 기준 전압 변경에 따른 전하 재 분배 동작에 의해 VIN_TEST-VREF/32의 값을 가진다.
도 11은 본 발명의 일 실시예에 따른 커패시터 디지털-아날로그 변환부의 출력 신호의 하위 6비트 분해 동작 완료 후의 회로도로서, 도 10의 동작을 완료한 후 하위 6비트 분해 동작을 나타내고 있다.
이러한 하위 6비트 분해 동작을 통해 커패시터 디지털-아날로그 변환부의 출력 신호인 VIN_TEST-VREF/32의 아날로그-디지털(A/D) 변환 결과는 D[VIN_TEST-VREF/32]에 저장된다. 이때, 하위 6비트 분해 동작 시 사용되는 기준 전압인 VCMP+VREF/16, VCMP-VREF/16은 각각 기준 전압 생성 시 오차인 +ERR1, +ERR2를 가진다(도면부호 1110 참조). 커패시터 디지털-아날로그 변환부의 출력 신호인 VIN_TEST-VREF/32가 기준 전압과 기준 전압 생성 시 오차를 더한 값인 VCMP-VREF/16+ERR2보다 클 경우 하위 6비트 분해 동작 시 SAR 아날로그-디지털 변환 장치의 아날로그-디지털 변환 범위인 VCMP+VREF/16+ERR1과 VCMP-VREF/16+ERR2 내에 있으므로 아날로그-디지털(A/D) 변환이 가능하다.
이때, 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부(DAC)에 남은 전압 범위의 크기인 VREF/16이 하위 6비트 분해 시 몇 LSB에 해당하는지는 하기의 [수학식 3]을 사용하여 구할 수 있다.
Figure 112013106583719-pat00003
따라서 도 12에 도시된 바와 같이, 도 8에서 구한 D[VIN_TEST+VREF/32]와 도 11에서 구한 D[VIN_TEST-VREF/32]의 차를 이용하여 D[VREF/16]의 값을 구할 수 있다.
따라서 비선형 오차가 없는 SAR 아날로그-디지털 변환 장치(ADC)의 최종 출력 신호를 구하는데 있어서 오차 보정부는 하기의 [수학식 4]를 이용하여 계산을 수행한다.
Figure 112013106583719-pat00004
도 13은 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치의 동작 방법에 대한 흐름도로서, 그 구체적인 실시예는 전술한 바와 같으므로 여기서는 그 동작 절차만을 간략하게 설명하기로 한다.
먼저, SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링한다(1310).
이후, SAR 아날로그-디지털 변환 장치는 기준 전압 변경에 따라 전하 재 분배 동작을 수행한다(1320).
이후, 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 6비트 분해 동작을 수행하여 아날로그-디지털(A/D) 변환 결과를 구한다(1330).
이후, SAR 아날로그-디지털 변환 장치가 테스트 입력 전압을 샘플링한다(1340).
이후, SAR 아날로그-디지털 변환 장치는 기준 전압 변경에 따라 전하 재 분배 동작을 수행한다(1350).
이후, 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 6비트 분해 동작을 수행하여 아날로그-디지털(A/D) 변환 결과를 구한다(1360).
이후, 상위 5비트 분해 후 커패시터 디지털-아날로그 변환부에 남은 전압 범위의 크기가 하위 6비트 분해 시 몇 LSB에 해당하는지를, "1330" 과정에서 구한 아날로그-디지털 변환 결과와 "1360" 과정에서 구한 아날로그-디지털 변환 결과의 차를 이용하여 구한다(1370). 이때, "상위 5비트 분해 후 커패시터 디지털-아날로그 변환부에 남은 전압 범위의 크기가 하위 6비트 분해 시 몇 LSB에 해당하는지를 나타내는 값"을 "오차 보정값"이라 하기로 한다.
이후, 오차 보정부는 "1370" 과정에서 구한 오차 보정값으로 기준 전압의 오차를 보정하여 SAR 아날로그-디지털 변환 장치의 최종 출력 신호를 구한다(1380).
전술한 바와 같이, 본 발명의 일실시예에 따른 SAR 아날로그-디지털 변환 장치(ADC)는 커패시터 디지털-아날로그 변환부(DAC)의 면적을 줄이기 위해 기준 전압의 크기를 조절하는데 있어서 생성된 기준 전압의 오차를 계산하여 보정함으로써, SAR 아날로그-디지털 변환 장치의 비선형 오차를 개선할 수 있다.
도 14는 본 발명의 일 실시예에 따른 SAR 아날로그-디지털 변환 장치를 이용한 씨모스 이미지 센서의 구성도이다.
도 14를 참조하여 살펴보면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 로우 드라이버(1410), 픽셀 어레이(1420), SAR 아날로그-디지털 변환 장치(1430) 및 이미지 신호 처리부(1440)를 포함한다. 여기서, SAR 아날로그-디지털 변환 장치(1430)의 구체적인 실시예는 전술한 바와 같으므로, 여기서는 그 기술 요지만을 간략하게 설명하기로 한다.
먼저, 로우 드라이버(1410)는 픽셀 어레이(1420) 내에 구비된 픽셀들 중 로우 디코더(도면에 도시되지 않음)에 의해 선택된 픽셀들을 구동한다.
그리고 픽셀 어레이(1420)는 광소자를 이용하여 빛을 감지하고, 감지된 빛에 대응되는 픽셀 신호(픽셀 출력 신호)를 발생한다. 이때, 픽셀 어레이(1420) 내에 구비된 픽셀들 중 로우 디코더에 의해 선택된 픽셀이 픽셀 신호를 출력한다. 이렇게 출력되는 픽셀 신호는 전기적 신호인 아날로그 픽셀 신호로서, 리셋 전압과 신호 전압을 포함한다.
그리고 SAR 아날로그-디지털 변환 장치(1430)는 픽셀 어레이(1420)에서 발생된 아날로그 픽셀 신호를 입력받고, 입력받은 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환한다. 이때, SAR 아날로그-디지털 변환 장치(1430)는 기준 전압에 따라 픽셀 어레이(1420)로부터의 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하고, 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하며, 상기 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정한다. 여기서, SAR 아날로그-디지털 변환 장치(1430)는 도 5에 도시된 바와 같은 구성을 가지며, 도 6 내지 도 13에서 설명한 바와 같이 동작한다.
그리고 이미지 신호 처리부(1440)는 SAR 아날로그-디지털 변환 장치(1430)로부터의 아날로그-디지털 변환 결과를 전달받아 이미지 신호를 처리하며, 그 처리 방식은 공지 기술이므로, 여기서는 그 상세한 설명은 생략하기로 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
510 : 기준 전압 공급부 520 : SAR 아날로그-디지털 변환부
530 : 오차 보정부

Claims (15)

  1. [N] 비트 SAR(Successive Approximation Register) 아날로그-디지털 변환부(N은 자연수)의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부;
    상기 기준 전압 공급부로부터의 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하기 위한 상기 [N] 비트 SAR 아날로그-디지털 변환부; 및
    상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 구한 상기 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하기 위한 오차 보정부
    를 포함하되,
    상기 SAR 아날로그-디지털 변환 장치는,
    전하 재 분배 동작을 수행할 때 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 접지 전압(VCMP)에 연결하는, SAR 아날로그-디지털 변환 장치.
  2. 제 1항에 있어서,
    상기 기준 전압 공급부는,
    상기 [N] 비트 SAR 아날로그-디지털 변환부의 분해 비트에 따라 서로 다른 기준 전압을 출력하기 위한 기준 전압 발생기; 및
    상기 기준 전압 발생기로부터의 서로 다른 기준 전압을 상기 [N] 비트 SAR 아날로그-디지털 변환부로 전달하기 위한 버퍼
    를 포함하는 SAR 아날로그-디지털 변환 장치.
  3. 제 1항에 있어서,
    상기 SAR 아날로그-디지털 변환 장치는,
    테스트 입력 전압을 샘플링할 때 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 접지 전압-기준 전압(VCMP-VREF)에 연결하는, SAR 아날로그-디지털 변환 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 SAR 아날로그-디지털 변환 장치는,
    상기 커패시터 디지털-아날로그 변환부의 출력 신호에 대해 하위 [N] 비트 분해 동작을 수행하는, SAR 아날로그-디지털 변환 장치.
  6. 제 5항에 있어서,
    상기 SAR 아날로그-디지털 변환 장치는,
    "상기 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 접지 전압+기준 전압(VCMP+VREF)에 연결하여 테스트 입력 전압을 샘플링하고, 상기 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 접지 전압(VCMP)에 연결하여 전하를 재 분배하며, 상기 커패시터 디지털-아날로그 변환부의 출력 신호에 대해 하위 [N] 비트를 분해하는 과정"을 수행하는, SAR 아날로그-디지털 변환 장치.
  7. 제 1항에 있어서,
    상기 오차 보정값은,
    상위 [N-1] 비트 분해 후 커패시터 디지털-아날로그 변환부에 남은 전압 범위의 크기(VREF/16)가 하위 [N] 비트 분해 시 몇 LSB(Least Significant Bit)에 해당하는지를 나타내는 값인, SAR 아날로그-디지털 변환 장치.
  8. 제 1항에 있어서,
    상기 오차 보정부는,
    상위 [N-1] 비트 출력과 상기 오차 보정값을 곱한 값에 하위 [N] 비트 출력을 더하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하는, SAR 아날로그-디지털 변환 장치.
  9. (a) 테스트 입력 전압을 샘플링하는 단계;
    (b) 기준 전압 변경에 따라 전하 재 분배 동작을 수행하는 단계;
    (c) 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 [N] 비트 분해 동작을 수행하여 아날로그-디지털 변환 결과를 구하는 단계;
    (d) 테스트 입력 전압을 샘플링하는 단계;
    (e) 기준 전압 변경에 따라 전하 재 분배 동작을 수행하는 단계;
    (f) 상기 커패시터 디지털-아날로그 변환부의 출력 신호에 대하여 하위 [N] 비트 분해 동작을 수행하여 아날로그-디지털 변환 결과를 구하는 단계;
    (g) 상기 (c) 단계에서 구한 아날로그-디지털 변환 결과와 상기 (f) 단계에서 구한 아날로그-디지털 변환 결과의 차를 이용하여 오차 보정값을 구하는 단계; 및
    (h) 상기 구한 오차 보정값으로 기준 전압의 오차를 보정하는 단계
    를 포함하는 SAR 아날로그-디지털 변환 방법.
  10. 제 9항에 있어서,
    상기 오차 보정값은,
    상위 [N-1] 비트 분해 후 커패시터 디지털-아날로그 변환부에 남은 전압 범위의 크기(VREF/16)가 하위 [N] 비트 분해 시 몇 LSB에 해당하는지를 나타내는 값인, SAR 아날로그-디지털 변환 방법.
  11. 제 9항에 있어서,
    상기 (h) 단계는,
    상위 [N-1] 비트 출력과 상기 오차 보정값을 곱한 값에 하위 [N] 비트 출력을 더하여 기준 전압의 오차를 보정하는, SAR 아날로그-디지털 변환 방법.
  12. 픽셀 출력 신호를 발생하기 위한 픽셀 어레이;
    기준 전압에 따라 상기 픽셀 어레이로부터의 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하고, 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하며, 상기 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 구한 상기 오차 보정값을 이용하여 기준 전압의 오차를 보정하기 위한 SAR 아날로그-디지털 변환 장치; 및
    상기 SAR 아날로그-디지털 변환 장치로부터의 아날로그-디지털 변환 결과를 이미지 신호 처리하기 위한 이미지 신호 처리부
    를 포함하되,
    상기 SAR 아날로그-디지털 변환 장치는,
    상기 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하기 위한 [N] 비트 SAR 아날로그-디지털 변환부를 포함하되,
    상기 SAR 아날로그-디지털 변환 장치는, 전하 재 분배 동작을 수행할 때 커패시터 디지털-아날로그 변환부의 최하위 커패시터를 접지 전압(VCMP)에 연결하는, 씨모스 이미지 센서.
  13. 제 12항에 있어서,
    상기 SAR 아날로그-디지털 변환 장치는,
    [N] 비트 SAR 아날로그-디지털 변환부의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부; 및
    상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하기 위한 오차 보정부
    를 더 포함하는 씨모스 이미지 센서.
  14. 제 13항에 있어서,
    상기 오차 보정값은,
    상위 [N-1] 비트 분해 후 커패시터 디지털-아날로그 변환부에 남은 전압 범위의 크기(VREF/16)가 하위 [N] 비트 분해 시 몇 LSB에 해당하는지를 나타내는 값인, 씨모스 이미지 센서.
  15. 제 13항에 있어서,
    상기 오차 보정부는,
    상위 [N-1] 비트 출력과 상기 오차 보정값을 곱한 값에 하위 [N] 비트 출력을 더하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하는, 씨모스 이미지 센서.
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