CN1677869A - 可进行背景校正的流水线式模数转换器 - Google Patents

Abstract

一种乘法数模转换器级，包含有多个并联的第二电容，选择性地连接到一输入节点与一放大器输入端之间，及多个相对应的数字参考信号与所述放大器输入端之间，其中所述数字参考信号可包含有一伪随机第一校正信号。一流水线式模数转换器使用了一连串所述的乘法数模转换器级，包含有：一乘法器，连接到最后一级的乘法数模转换器级；一低通滤波器，用来对所述乘法器的输出进行滤波以产生一直流成分；及一编码器，用来接收所述乘法数模转换器级的输出，产生一数字输出信号，并以所述直流成分对所述数字输出信号进行补偿。

Description

可进行背景校正的流水线式模数转换器

技术领域

本发明提供一种数字电子装置，特别是指一种可进行背景校正的流水线式模数转换器。

背景技术

流水线式模数转换器(pipelined analog-to-digital converter，以下简称流水线式ADC)是一种常使用于视频图像系统、数字用户回路(digitalsubscriber loop)、十亿位乙太网收发机(Gigabit Ethernet transceiver)、或者是无线通讯系统中的一种重要元件。流水线式的模数转换(A/Dconversion，以下简称A/D转换)可以在功率、速度、集成电路芯片面积上取得不错的平衡点，故可以用来实现取样频率在百万赫兹等级的高解析度ADC运算之中。

图1为公知技术一流水线式ADC的示意图。图1中的ADC10包含有一编码器18，以及多个串联的相乘数模转换器级(multiplyingdigital-to-analog converter stage，以下简称MDAC级)12、14、16(这三级可以是相同的，亦可以是不同的)。第一MDAC级12可以依据一预设的精确度(precision)，接收一模拟信号V₁，并输出代表模拟信号V₁的一数字码D₁。后续的MDAC级14、16可以分别依据被第一级12或第二级14所放大的剩余信号(residual signal)V₂、V₃输出数字码D₂、D₃。换句话说，就是每一个后续的级会将前一级的剩余值(residue)数字化(digitize)，因此，第一级12的数字输出D₁会包含有最有效位(most significant bits，MSBs)，至于最后一级16的数字输出D_P则会包含有最无效位(least significantbits，LSBs)。编码器18用来安排所述一连串不同级12、14、16的输出D₁、D₂、D₃以产生对应于模拟信号V₁的一数字信号D₀。

图2为公知技术一MDAC的示意图。图2所示的MDAC20可用来作为图1中的MDAC级12、14、16。MDAC20包含有一内部的ADC22，一数模转换器(digital-to-analog converter，以下简称DAC)24，一加法器26，以及一放大器28。在操作中，一模拟输入V_j为自前一级接收得来(或是V_j本身即为最初的输入信号)，经由ADC22进行量化以产生V_j的估计值，即一数字码D_j。接下来，DAC24产生一相对的模拟信号V_j ^da(D_j)，而加法器则将V_j减去V_j ^da(D_j)。加法器26所输出的剩余值会通过放大器28、依据一增益因数G_j进行放大。MDAC20的输出V_j+1可以使用以下方程式表示：

$V_{j+1}=G_j\×[V_j-V_j^{\mathrm{da}}\left(D_j\right)]---\left(1\right)$

因此，图1中的流水线式ADC10的输入可以表示成：

${V_1=V}_1^{\mathrm{da}}+\frac{V_2^{\mathrm{da}}}{G_1}+\frac{V_3^{\mathrm{da}}}{G_1{G}_2}+\·\·\·+\frac{V_P^{\mathrm{da}}}{G_1{G}_2\·\·\·G_{P-1}}+Q---\left(2\right)$

其中，Q＝V_P+1/(G₁G₂…G_P)为整个A/D转换过程中的量化误差(quantizingerror)。图1中的编码器18可以将V₁减去Q以得出数字输出D₀。此处需注意的是，信号V_j ^da和增益G_j皆为设计参数，另外，流水线级20中的ADC22的转换特性(conversion characteristics)并不会对数字输出D₀造成影响。

在CMOS技术的应用当中，大多数的A/D流水线级皆是使用切换式电容(switched-capacitor，SC)MDAC来实施，其包含有比较器、运算放大器(opamp)、开关、以及电容等元件。图3为一公知技术的二基数(radix-2)1.5位切换式电容MDAC30的示意图，其转换特性则如图4所示。MDAC30包含有比较器32、34，编码器36，开关组38，第一及第二电容40、42(电容值分别为C_f及C_s)，以及一运算放大器44。若处于一取样阶段(sample phase)时，当一第一时钟脉冲处于高电位时，开关组38中仅有标示了‘1’开关是关断的，信号V_j会被取样于第一及第二电容40、42。比较器32、34分别用来比较V_j与+0.25V_r及-0.25V_r，并依据比较的结果输出可以是-1、0、或+1的数字码。反之，若处于一保持阶段(hold phase)时，当一第二时钟脉冲处于高电位时，开关组38中仅有标示了‘2’开关是关断的，故在保持阶段时，输出信号V_j+1可以表示为：

$V_{j+1}=(1+\frac{C_s}{C_f})\×[V_j-\frac{C_s}{C_s+C_f}{V}_r\·D_j]---\left(3\right)$

其中，假设图3中具有线性的电容40、42，以及理想的运算放大器44(具有无限大的直流增益以及零输入偏置)。

至于在实际上，较理想的情形是电容40、42具有相同的电容值C_f、C_s。然而，由于会有电容值不匹配的情形(即C_f不等于C_s)，且运算放大器44具有输入偏置存在，故必须对流水线式ADC10进行校调，才能得出更正确的运算结果。

在校调时，ADC的运算速度与精确度会有不同的折衷方案(trade-off)存在，且会根据装置(例如MOSFET、电容等元件)间的匹配特性而产生变动。一MDAC的精确度(accuracy)以比较器和运算放大器的输入偏置、以及电容比的精确值表示。为了要克服上述在运算速度与精确度间的折衷，有几种自动校正(self-calibration)技术陆续被提出。虽然可以在模拟领域(analogdomain)上进行校正的工作，但由于在深次微米技术(deep sub-microntechnologies)中降低成本及增加数字电路的考虑，较佳的方法还是以数字的方式进行校正的工作。另外，在数字的自动校正方案中，原先对MDAC必须的修饰变得微不足道，因此，在模拟信号的传送路径上仅会受到些许的效能降低(performance degradation)的影响。

传统的自动校正方案皆须对MDAC进行重新配置(reconfiguration)，然而这势必会影响到正常的A/D转换。因此，在可以忍受某些闲置时间(idletime)的应用中，只有在一初始电源开启状态时才会进行ADC的校正工作。但是由于电压与温度会产生改变，在电源开启时进行的校正工作稍后就都会失去效果。为了解决此一问题，亦发产出了许多不同的背景校正(backgroundcalibration)方案，其可以使得一ADC持续对内部的MDAC进行校正，以跟上环境的改变，且同时可以执行正常的转换工作，而不会受到解析度降低的影响。

在背景校正技术中，有很多种演算法是广为人知的。举例来说，“略过-填充(skip-and-fill)”演算法可以随机地略过A/D周期以对MDAC进行校正，并使用非线性内差(nonlinear interpolation)的方式填充入遗失的值，关于此一演算法请参阅「U.K.Moon and B.S.Song，“Background digitalcalibration techniques for pipelined ADC’s”，IEEE Trans.CircuitsSyst.II，vol.44，pp.102-109，February 1997」以及「S.U.Kwak，B.S.Song，and K.Bacrania，“A 15-b，5-Msample/s low-spurious CMOS ADC”，IEEEJ.Solid-State Circuits，vol.32，pp.1866-1875，December 1997」。然而，为了要使内差器可以得到较佳的结果，输入信号的频宽必须收到限制。另外，若在流水线级内使用了一多位的MDAC，可以使用MDAC的不匹配型态(mismatch pattern)来估计在正常A/D运算中MDAC的转换误差(conversionerrors)。但是，若不知道MDAC的增益误差信息，则上述的作法只适用于具有高增益的流水线级之中。

还有一种可以实施背景校正的方法，就是使用一额外的MDAC取代正在校正中的MDAC，如「J.M.Ingino and B.A.Wooley，“A continuouslycalibrated 12-b，10-MS/s，3.3V A/D converter”，IEEE J.Solid-StateCircuits，vol.33，pp.1920-1931，December 1998」所述。然而，所需的模拟切换方案的复杂度却会降低在模拟信号传送路径上的运算速度。

另一种解决方案则如「J.Ming and S.H.Lewis，“An 8-bit 80-Msamplc/spipelined analog-to-digital converter with background calibration，”IEEE J.Solid-State Circuits，vol.36，pp.1489-1497，October 2001」所述，在此提出以供参考，仅能在增加大量的模拟及数字硬件的情形下，对增益误差进行校正。

最后，在美国第5,929,796号的专利中亦公开了一种自动校正的可逆流水线ADC/DAC(self-calibrating reversible pipeline ADC/DAC)，在此提出以供参考。

综上所述，对于公知技术的背景校正方案，由MDAC的增益误差、输入偏置、以及在A/D转换中的输出误差所造成的非线性效应，必须提出可行的改良方案。

发明内容

因此本发明的一个目的在于提供一种MDAC级，一种可进行背景校正的流水线式ADC，以及一种相关的方法，以解决上述公知技术所面临的问题。

简单地说，本发明所公开的一MDAC级包含有：一子ADC，用来将接收自一输入节点的一模拟信号转换成一数字码；一放大器；以及一第一电容，选择性地连接到所述输入节点与所述放大器输入端之间，以及所述放大器输入端与所述放大器输出端之间。另外，所述MDAC级还包含有多个并联的第二电容，选择性地连接到所述输入节点与所述放大器输入端之间，以及多个相对应的数字参考信号与所述放大器输入端之间。所述数字参考信号包含有对应于所述数字码的数字信号以及一第一校正信号。在一取样阶段时，所述第一电容连接到所述输入节点与所述放大器输入端之间；所述第二电容则并联于所述输入节点与所述放大器输入端之间。在一保持阶段时，所述第一电容连接到所述放大器输入端与所述放大器输出端之间；所述第二电容则并联于所述数字参考信号与所述放大器输入端之间。

根据本发明的一个方面，公开一种流水线式ADC，包含有：多个串联的MDAC级；一乘法器，连接到最后一级的MDAC级的输出端。所述乘法器可决定出最后一级的MDAC级的输出乘上一第二校正信号的一乘积，其中所述第二校正信号对应于一第一校正信号。还有一低通滤波器连接到所述乘法器，用来对所述乘法器的输出进行滤波，以输出一直流成分；以及一编码器，用来接收所述MDAC级的输出，产生一数字输出信号，并以所述直流成分对所述数字输出信号进行补偿。

根据本发明另一的一个方面，公开一种方法，包含有：在一取样阶段，将一输入模拟信号取样于一MDAC级中的一第一电容以及多个第二电容上；在一保持阶段，将一第一校正信号使用于所述MDAC级中的一第二电容上；以及将所述第一校正信号自所述流水线式ADC的数字输出中滤除。

本发明的一个优点在于，通过使用所述第二电容以及所述第一校正信号，可以在不影响正常的A/D转换的情形下，进行校正的工作。

本发明的另一个优点在于，所述第二电容并不会造成太多额外的电容负载(capacitive load)，故运算速度并不会因而降低。

本发明还有一个优点，就是不会因为增益误差、输入偏置而造成非线性的效应，且转换中的输出误差可以比公知技术更为降低。

附图说明

图1为公知技术一流水线式ADC的示意图。

图2为公知技术用于图1的ADC中的MDAC的示意图。

图3为公知技术的一个二基数1.5位切换式电容MDAC的示意图。

图4为公知技术的一个二基数1.5位切换式电容MDAC转换特性的示意图。

图5为本发明二基数1.5位切换式电容MDAC的一实施例示意图。

图6为图5中流水线式MDAC的一实施例示意图。

图7为本发明流水线式ADC的一实施例示意图。

图8为图6与图7中低通滤波器的效应的示意图。

图9为本发明对低通滤波器设计时的暂态工况的示意图。

图10为在不同输入频率下本发明ADC输出的噪声失真比的示意图。

附图符号说明

10                      流水线式的模数转换器

12、14、16、20、        乘法数模转换器

30、50、92、94、96

18、36、58、88、100     编码器

22、80、90              模数转换器

24                      数模转换器

26                      加法器

28、70                  放大器

32、34、54、56          比较器

38、60                  开关组

40、62                  第一电容

42、64、66、68          第二电容

44                      运算放大器

52                      子模数转换器

82                      z-模数转换器

86、98                  低通滤波器

89、97                  乘法器

102                     伪随机信号发生器

104                     存储器

具体实施方式

请参阅图5，图5为本发明的MDAC的一实施例示意图。图5中的MDAC 50为二基数(radix-2)1.5位切换式电容MDAC，然而，这仅用做举例说明，本发明亦可以使用在其他种类的流水线级(pipeline stage)之中(例如在不具有切换式电容的多位运算之中)。

本实施例的MDAC50包含有一子ADC52，用来将一输入模拟信号V_j转换成一数字码D_j。子ADC52包含有比较器54、56以及一编码器58，可用来使用一参考电压V_r以产生1.5位的输出(例如‘00’、‘01’、或’10’)。至于子ADC52详细的设计及运算原理则是公知技术者所熟知的，在此不多做赘述。MDAC50还包含有一开关组60(内含多个开关)，用来选择性地连接一第一电容62，第二电容64、66、68在子ADC52、输入模拟信号V_j、以及放大器70之间。第二电容64、66、68相互并联，且可以共用相同的输入与输出。开关组60可以以传统的开关元件(如晶体管)来实施，至于其导通与关断则是依据MDAC50的操作阶段决定。亦即，在一取样阶段时，图5中仅有标示了’1’的开关会是关断的；在一保持阶段时，图5中则仅有标示了’0’的开关会是关断的。第一电容62的电容值为C_f，第二电容64、66、68的电容值则分别为C_s、1、C_s、i、C_s，N。请注意，虽然在本实施例中只提到了三个第二电容64、66、68，然而本发明实际上可以使用两个以上，至任何可行数目的电容。在MDAC50中，所有的第二电容64、66、68的总电容值必须等于第一电容62的电容值，使得：

C_f≈C_s，1+C_s，2+…+C_s，N                             (4)

至于在操作上，在取样阶段，开关组60使得所有的电容62、64、66、68皆连接到输入信号V_j并对其进行取样。相反之，在保持阶段，开关组60则使得第二电容64、68连接至参考电压V_r乘上决定出的数字码D_j，至于一个选定的第二电容66则连接至一第一校正信号，其中所述第一校正信号为参考电压V_r乘上一伪随机数字二元序列q(pseudo-random digital binary-valuedsequence)。至于是哪一个第二电容会接收到所述第一校正信号则视系统在对哪一个电容进行校正所决定。选择那个第二电容来接收第一校正信号可以以设计的原则所决定，抑或可以以较为方便的方式决定，因为所有的第二电容最终都必须独自接收所述第一校正信号。序列q会在+1与0之间变动、或是在-1与0之间变动，这是依据输出数字码D_j的值是1或-1所决定。就其本身而论，MDAC50所输出的V_j+1可以表示为：

$V_{j+1}{\hat{G}}_j\×[V_j-{\hat{V}}_j^{\mathrm{da}}\left(D_j\right)+\frac{C_{s,i}}{c_t}{V}_r\·D_j-\frac{C_{s,i}}{C_t}{V}_r\·q]---\left(5\right)$

其中放大器70真正的增益为 ${\hat{G}}_j=1+C_s/C_f,$ C_t＝C_s+C_f，依据数字码D_j所产生的模拟信号则为：

${\hat{V}}_j^{\mathrm{da}}\left(D_j\right)=\frac{C_s}{C_s+C_f}{V}_r\·D_j=\frac{{\mathrm{\Σ}}_{i=1}^N{C}_{s,i}}{C_t}{V}_r\·D_j---\left(6\right)$

至于随机信号q可以如何应用在第二电容64、66、68上以进行背景校正则请参阅图6。图6为一ADC80的简单示意图，包含有一MDAC级50。当多个MDAC级50串连成为一ADC时(例如图1中的ADC10)，当考虑一特定级的运作时，后续的LSB级可以简化为一个单一的整体。因此，ADC80包含有一MDAC50；一z-ADC82(代表了简化为一的LSB级)；一乘法器89，用来合成z-ADC 82所输出的D_z与一第二校正信号q′(第二校正信号q′对应于第一校正信号q)；一低通滤波器86，用来得出乘法器89所输出q′·D_z的直流成分；以及一编码器88。

一般来说，在操作时，随机校正信号q被送入MDAC50的第二电容64、66、68中，然后被编码器88从MDAC50所输出的D_j以及z-ADC82所输出的D₂中移除。这主要是通过选择出与随机校正序列q具有相同的波形型态(waveform pattern)的随机序列q′，然而，q′主要变动在+1与-1之间(亦即不具有直流成分)。

MDAC50与ADC80可执行以下所述的数学运算，看过以下的的描述后应可对本发明有更深的了解。方程式(5)中的 通过z-ADC 82以量化V_j+1的方式估计得出，然后低通滤波器86在数字领域上对q′·D_z进行低通滤波。若信号q′具有接近于0的平均值，且与V_j不具有相关性存在，则q′·D_z的直流成分就会以 $D_{\mathrm{\Δ}}={\mathrm{\Δ}}_i{\hat{G}}_z/G_z$ 的方式对应于z-ADC 82的增益误差，其中：

${\mathrm{\Δ}}_i=-\stackrel{\‾}{q^{\′}q}\×{\hat{G}}_j\frac{C_{s,i}}{C_t}{V}_r=-\frac{1}{2}{\hat{G}}_j\frac{C_{s,i}}{C_t}{V}_r---\left(7\right)$

综合上述的方程式(6)和(7)可以得出：

${\hat{G}}_j{\hat{V}}_j^{\mathrm{da}}\left(D_j\right)=-2D_j\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{\mathrm{\Δ}}_i---\left(8\right)$

然后，在方程式(8)中，对应于所有D_j值的 皆得出之后，所需的结果T_j(D_j)就会如以下方程式所示：

$T_j\left(D_j\right)=\frac{D_z\left(D_j\right)}{G_i}---\left(9\right)$

对于ADC80正常的A/D运算而言，编码器88的数字输出D₀为D_jz，如下所示：

请注意z-ADC 82的初始数字输出D_z包含有方程式(5)中的最后两个项次，D_z必须减掉这两个项次以对D_jz进行计算。只要方程式(7)中的Δ_i项次开始收敛，上述两个噪声项次就可以以不错的精确度计算出来，并从D_z中移除。并请注意在上述的数学描述中，为了简洁的考虑，省略了一些中介的方程式，然而，这些省略的部分应所述是熟习数字校正理论者所清楚了解的，故在此不多做赘述。

故依据本发明，最终输出的V_j+1的电压分布范围可以表示成：

$\left|V_{j+1}\right|{\≤V}_r\×(\frac{C_s+C_f}{{4C}_f}+\frac{C_{s,i}}{C_f})---\left(11\right)$

假设图5中的比较器54、56是理想的且输入的V_j介于±V_r之间。当本发明的背景校正装置将随机信号q加入V_j+1时，方程式(11)中的电压分布范围必须加入额外的项次C_s，i/C_f。因此，较佳的方案是选择由第二电容64、66、68组合成较小的电容值C_s，或是使用较多数量的第二电容。

请参阅图7。图7为本发明ADC的另一实施例示意图。ADC90包含有多个串联的MDAC级92、94、96，而这些MDAC级皆相同于前述的MDAC级50。相似于ADC80，本实施例中的ADC90亦包含有一乘法器97，一低通滤波器98，以及一编码器100。除此之外，ADC90还包含有一伪随机信号发生器(pseudo-random signal generator)102，用来产生信号q、q′；以及包含有一存储器104，用来存储乘法器97所输出D_Δ的直流成分。虽然在图中显示了三个MDAC级92、94、96，但实施上更多或更少的MDAC及皆是可行的作法。

在ADC90的A/D转换过程中，一外部的模拟信号V₁被输入至第一MDAC级92。第一MDAC级92可产生一相对应的数字码D₁，并输出一剩余模拟信号V₂至第二MDAC级94。这样的过程会依据每一个MDAC级92、94、96的取样及保持阶段重复地执行，对应于模拟信号V₁的数字码D₁、D₂、D_P则被输出至编码器100。至于为了进行校正的工作，伪随机信号发生器102会产生所需的随机校正序列q并递增地(progressively)输入至MDAC级92、94、96内的第二电容64、66、68(参考图5)，从最无效位的MDAC先校正起，然后依序校正至最有效位的MDAC为止。至于第二电容64、66、68接收信号q的顺序则是不重要的，然而，对MDAC级92、94、96从最无效位至最有效位的校正顺序则是必须遵循的。至于对随机第一校正信号q的补偿方面，伪随机信号发生器102亦可以将相对应的第二校正信号q′应用在ADC90的最后一级96的输出上。再由低通滤波器98产生后续的直流成分D_Δ，并将直流成分D_Δ输出至编码器100以及存储器104。最后，编码器100可通过存储在存储器104中的数据，将输入随机校正序列q的轨迹移除掉，以输出校正过的数字信号D₀。

图8显示了在适当的设计下，图6与图7中的低通滤波器86、98用来自白噪声(white noise)W中提取(extract)Δ_i的效应的示意图。低通滤波器86、98可以使用一般的方式设计，亦可以是十进制滤波器(decimationfilter)，只要可以与上述对本发明的描述相容即可。

以下将简述对本发明背景校正的模拟结果，可以更清楚地显示出本发明优于公知技术之处。请再次参考图6，一模拟流水线式ADC设置在MDAC级50之中，后续则连接至一理想的17位z-ADC82。MDAC级50具有不理想的电容比：C_s/C_f＝0.98(亦即2％的不匹配)以及偏置V^OS＝0.01V_r。MDAC级50包含有四个相等的第二电容(即N＝4)。输入信号V_j为一正弦波信号(sinusoidalsignal)，具有0.5V_r的幅值，频率则约等于取样频率的2/5倍。在MDAC50尚未被校正前，噪声失真比(signal-to-noise-and-distortion ratio，SNDR)为43.4dB，无假信号动态响应(spurious-free dynamic range，SFDR)为47.2dB，故有效位数(effective number of bits，ENOB)为6.9位。而在使用了本发明所公开的背景校正后(配合一适当设计的低通滤波器86，μ＝2-28)，噪声失真比会变成92.7dB，无假信号动态响应则变为99.6dB，故ENOB会是15.1位。至于低通滤波器86不同的μ值所对应到不同的暂态工况如图9所示，越小的μ值(可得到较佳的解析度)需要越长的收敛时间。至于当使用一适当设计的十进制滤波器(M＝2²⁸)来作为上述的滤波器时，得到的噪声失真比会是88.0dB，无假信号动态响应会是90.2dB，ENOB就会是14.3位。

图10为上述模拟ADC输出的噪声失真比在不同输入频率下的变化情形。至于ADC则分别通过上述的低通滤波器以及十进制滤波器进行校正，对应到的曲线分别为110和112。

与公知技术相比较，本发明的MDAC包含有多个第二电容，并对所述第二电容提供一随机校正信号。本发明的MDAC、ADC以及相关的方法可以同步进行校正的工作以及A/D转换的工作。在实施上，本发明仅需对模拟信号的路径做某些修改，且不会降低运算速度，并可降低由电容不匹配、直流偏置、及不精准的参考电压所造成的非线性效应。

以上所述仅为本发明的较佳实施例，凡依本发明的一个方面所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (11)

1.一种用于一流水线式模数转换器中的相乘数模转换器级，所述相乘数模转换器级包含有：

一输入节点，用来接收一模拟信号；

一子模数转换器，用来将所述模拟信号转换成一数字码；

一放大器；

一第一电容，选择性地连接到所述所述输入节点与所述放大器的输入端之间，以及所述放大器的输入端与所述放大器的输出端之间；以及

多个并联的第二电容，选择性地接在所述输入节点与所述放大器的输入端之间，以及多个相对应的数字参考信号与所述放大器的输入端之间；其中所述数字参考信号包含有对应于所述数字码的数字信号以及一第一校正信号；

其中在一取样阶段时，所述第一电容连接到所述输入节点与所述放大器的输入端之间，所述二电容并联于所述输入节点与所述放大器的输入端之间；在一保持阶段时，所述第一电容连接到所述放大器的输入端与所述放大器的输出端之间，所述第二电容并联于所述数字参考信号与所述放大器的输入端之间。

2.如权利要求1所述的相乘数模转换器级，其中所述第二电容的总和等于所述第一电容。

3.一种包含有如权利要求1所述的相乘数模转换器级的流水线式模数转换器。

4.如权利要求3所述的流水线式模数转换器，其还包含有：

一乘法器，连接到所述流水线式模数转换器中最后一级的相乘数模转换器级的输出端，所述乘法器用来决定出最后一级的相乘数模转换器级的输出乘上一第二校正信号的乘积，其中所述第二校正信号对应于所述第一校正信号；

一低通滤波器，连接到所述乘法器，用来对所述乘法器的输出进行滤波，并输出一直流成分；以及

一编码器，用来接收所述相乘数模转换器级的输出，并产生一数字输出信号，以及使用所述直流成分对所述数字输出信号进行补偿。

5.如权利要求4所述的流水线式模数转换器，其中所述第一与所述第二校正信号为具有相同波形的随机数字二元序列。

6.如权利要求4所述的流水线式模数转换器，其还包含有一伪随机信号发生器，用来产生所述第一与所述第二校正信号。

7.如权利要求4所述的流水线式模数转换器，其还包含有一存储器，用来存储所述直流成分，其中所述编码器可对所述存储器进行存取操作。

8.一种方法，用来对一流水线式模数转换器进行背景校正，所述流水线式模数转换器包含有多个串联的相乘数模转换器级，所述方法包含有：

在一取样阶段，将一输入模拟信号取样于一相乘数模转换器级中的一第一电容以及多个第二电容上；

在一保持阶段，将一第一校正信号使用于所述相乘数模转换器级中的一第二电容上；

将流水线式模数转换器中最后一级的相乘数模转换器级的输出信号与一第二校正信号合并，其中所述第二校正信号对应于所述第一校正信号；以及

将所述第二校正信号自所述流水线式模数转换器的数字输出中滤除。

9.如权利要求8所述的方法，其还包含有：

在相对应的保持阶段时，依序将所述第一校正信号使用于相对应的相乘数模转换器级中的第二电容上，其中依序指依照所述相乘数模转换器级的有效位值递增的顺序。

10.如权利要求8所述的方法，其中所述第二电容的总和等于所述第一电容。

11.如权利要求8所述的方法，其中所述第一与所述第二校正信号为具有相同波形的随机数字二元序列。

Images