CN104106216B - 用于σδadc的混扰器的稳定性校正 - Google Patents
用于σδadc的混扰器的稳定性校正 Download PDFInfo
- Publication number
- CN104106216B CN104106216B CN201380008539.5A CN201380008539A CN104106216B CN 104106216 B CN104106216 B CN 104106216B CN 201380008539 A CN201380008539 A CN 201380008539A CN 104106216 B CN104106216 B CN 104106216B
- Authority
- CN
- China
- Prior art keywords
- accumulator
- accumulated value
- output
- value
- correction coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012937 correction Methods 0.000 title claims description 41
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 26
- 230000001427 coherent effect Effects 0.000 claims description 9
- 230000001186 cumulative effect Effects 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims 8
- 238000010168 coupling process Methods 0.000 claims 8
- 238000005859 coupling reaction Methods 0.000 claims 8
- 238000007493 shaping process Methods 0.000 abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000001629 suppression Effects 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 abstract 2
- 230000006870 function Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007634 remodeling Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241000611009 Nematalosa come Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0665—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging
- H03M1/0668—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging the selection being based on the output of noise shaping circuits for each element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
一种ΣΔ模数转换器(“ΣΔADC”)可包括环路滤波器，ADC、反馈数模转换器(“DAC”)以及控制电路。反馈DAC可包括多个单位元件(电阻器，电容器，或电流源)，它们理想地彼此相同但是由于制造期间引入的失配误差而有所变化。失配误差可在ΣΔADC输出信号中引入产生不期望的噪声频率和非线性的信号误差。本发明的实施例提供了稳定的二阶混扰器，其实现了ΣΔADC对频率响应的整形以降低DAC单位元件之间的失配误差的影响。二阶混扰器可包括累加校正器，其可抑制混扰器内累加器的饱和。该抑制可压缩每个累加器的累加值的范围同时保持值的连贯以稳定二阶混扰器的操作。
Description
相关申请的交叉引用
本申请请求2012年2月10日提交的美国临时申请No.61/597,328的优先权，该申请在此通过引用并入本文。
背景技术
ΣΔ模数转换器(“sigma delta ADC”)是接收模拟输入信号并产生输入信号的数字表示的电子装置。传统ADC执行类似功能，但是要求模拟输入信号的较高的过采样或增大位数(量化水平)，以便最小化量化噪声—模数转换处理的副产品。
ΣΔADC包括误差校正环，其缓解了模数转换处理的过采样要求并将量化噪声的频率整形成使之处于关注区域(频率)之外。误差校正环可包括混扰器(有时候称为扰频器或失配整形器)和反馈数模转换器(“DAC”)。如果环路用于单个位，可能不要求混扰器。混扰器从内部ADC(量化器)接收ADC输出信号并产生选择信号，它控制了DAC的单位元件(电阻器，电容器，或电流源)的电荷转移。由于制造期间在单位元件中引入的失配误差的原因，DAC单位元件可将失配噪声引入关注的频率。基于选择，DAC产生从输入信号减除的输出信号。因此，误差校正环的噪声传递函数执行了ΣΔADC输出信号的量化噪声的整形。
混扰器的功能在学术水平上是已知的，然而，产品实现可变化。可以利用多阶(即，一阶，二阶等)频率整形信号处理技术来实现混扰器以最小化关注频率中的单位元件失配噪声。增大的阶导致了关注频率中失配噪声的增强的最小化。图1图示出二阶混扰器100的可能实现的框图。
如图1所示，二阶混扰器100包括：分选器110，N个累加器120.1-120.N、130.1-130.N的两个级，N个前馈缓冲器140.1-140.N，和N个加法器150.1-150.N。混扰器100通过‘n’次从ADC接收N-值输出信号y[n]。混扰器100产生N个信号ySk[n]，其在DAC内啮合单位元件以在ΣΔADC的反馈路径中产生电荷、电流或电压。
分选器110把单位元件选择信号的累积历史分类(标记为“dk[n]”)，并且根据分类将输出信号y[n]映射至选择信号ySk[n]。分选器110的操作可在数学上描述为添加至选择信号dk[n]的累积历史以产生选择信号ySk[n]的一个误差信号ek[n](未示出)。误差信号ek[n]可被看作是选择信号dk[n]的累积历史和选择信号ySk[n]之差。
每个第一级累加器120.1-120.N执行各个选择信号ySk[n]的值的累加。每个第一级累加器120.1-120.N的输出被标记为“w1k[n]”。类似地，每个第二级累加器130.1-130.N产生输出累加，标记为“w2k[n]”。前馈缓冲器140.1-140.N对第一级累加器120.1-120.N的输出进行缩放以与第二级累加器130.1-130.N的输出组合。缩放系数‘X’确定第一级累加器120.1-120.N的输出w1k[n]的加权。混扰器100可包括缓冲器160.1-160.N以提供选择信号ySk[n]的负值给第一级累加器120.1-120.N。除了引入图1的前馈拓扑之外，误差反馈拓扑和信号反馈拓扑可用来实现电路的传递函数。
对于混扰器100内的处理环路(其中X＝2)，各种信号被等式系统表示如下：
等式1
ΣΔADC输出信号y[n](其具有介于0-N之间的值)与N选择信号ySk[n](其值为+1或-1(或者在替换实施例中值为-1、0或+1))，之间的关系由如下等式表示：
等式2
选择信号的Z变形(图示出误差信号的二阶整形)被表示为：
等式3
然而，当累加器级120.1-120.N、130.1-130.N的信号输入没有均值为零时(用于ΣΔADC中的混扰器的情况)，二阶混扰器100变得不稳定。当输入信号没有均值为零时，累加器120.1-120.N，130.1-130.N可按照无界限的方式进行累加并且需要在上下界限处饱和。实际上，饱和将混扰器100的频率整形功能限制至一阶频率整形。一阶频率整形可衰减ΣΔADC输出信号y[t]的SNR。
由此，本领域存在对用于ΣΔADC的稳定二阶混扰器的需求。
附图说明
图1图示出一种类型的二阶混扰器的框图。
图2图示出根据本发明实施例的二阶ΣΔADC。
图3图示出根据本发明实施例的经过稳定性校正的二阶混扰器。
图4图示出用于校正根据本发明实施例的二阶混扰器的稳定性的方法。
具体实施方式
多位ΣΔ模数转换器(“ΣΔADC”)可包括环路滤波器、ADC、反馈数模转换器(“DAC”)和控制电路。反馈DAC可包括多个单位元件(电阻器，电容器，或电流源)，它们理想地彼此相同但是由于制造期间引入的失配误差而有所变化。失配误差可在ΣΔADC输出信号中引入产生不期望的噪声频率和非线性的信号误差。本发明的实施例提供了稳定的二阶混扰器，其实现了ΣΔADC对频率响应的整形以降低DAC单位元件之间的失配误差的影响。二阶混扰器可补偿DAC单位元件之间的失配误差并且可对ΣΔADC输出信号中呈现的误差的频率响应的整形。补偿DAC单位元件内的失配误差可针对ΣΔADC使得关注频率内的噪声最小化，并且可改进关注频率内的ΣΔADC输出信号的信噪比(“SNR”)。二阶混扰器可包括累加校正器，其可抑制混扰器内累加器的饱和。该抑制可压缩累加器的累加值的范围同时保持值的连贯以稳定二阶混扰器的操作。
图2(a)图示出根据本发明实施例的ΣΔADC200。如图2(a)所示，ΣΔADC200可包括：环路滤波器210、ADC220、控制电路230、反馈DAC240和减法器250。ΣΔADC200可随时间t接收模拟输入信号x[t]，并且在离散时间‘n’产生N-值数字信号y[n]。输出信号y[n]的分辨率可由ADC220的分辨率确定。
在操作期间，减法器250可从输入信号x[t]中减去反馈信号，标记为“ya[t]”。反馈信号ya[t]可以是输出信号y[n]的模拟表示，其可包括由DAC240的单位元件产生的误差。来自减法器250的输出信号可以被环路滤波器210滤波，其可对减法器250的信号输出有效地执行至少一次积分。来自环路滤波器210的输出可被馈入ADC220。ADC220可产生输出信号y[n]、可能包括整形后的量化噪声的输入信号x[t]的数字表示。
输出信号y[n]可被输入至控制电路230，其可产生N个选择信号，标为“ySk[n]”，用于接合DAC240内的单位元件。图2(b)示意性地图示出多个单位元件242.1-242.N，它们可形成DAC240。DAC240可将单位元件242.1-242.N接合以产生输出电荷、各个选择信号ySk[n]确定的电压。每个接合的单位元件242.1-242.N的输出可由示出为加法器244的加法器组合，由此产生反馈信号ya[t]，该信号可被输入至减法器250。
在各种实施例中，单位元件242.1–242.N可以是电容器，电阻器，电流源，或能够产生输出电荷、电流或电压的其它装置。为了便于讨论，选择信号ySk[n]被描述为具有+1或-1的值或-1、0或1的值，其确定了关联的DAC单位元件241.1-242.N总体上如何对反馈信号ya[t]产生贡献。
虽然单位元件242.1-242.N理想地等同，但是由于制造工艺误差，它们可能不会精确匹配。单位元件242.1-242.N的失配可在反馈信号ya[t]上引起非线性误差，这可衰减输出信号y[n]的SNR并影响线性度。例如，DAC产生的电荷、电压或电流可能不是线性地取决于所选元件的数量(例如，选择两个元件产生的电压、电流或电荷可能不是选择一个元件时的值的两倍)。控制电路230可产生选择信号ySk[n]以补偿单位元件242.1-242.N内的失配误差，其继而可能是用于输出信号y[n]的频率形状失配噪声。设计人员可根据ADC220的期望过采样率和单位元件242.1-242.N的预期的失配误差来优化失配噪声频率整形。在一个实施例中，控制电路230可被实现为经过稳定性校正的多阶混扰器(例如，二阶混扰器)。
图3图示出根据本发明实施例的经过稳定性校正的二阶混扰器300。经过稳定性校正的二阶混扰器300可避免导致前述不稳定性的累加器的饱和和/或溢出。如图3所示，经过稳定性校正的二阶混扰器300可包括：分选器310、累加器第一集合320.1-320.N、累加器第二集合330.1-330.N、前馈缓冲器集合340.1-340.N、加法器集合350.1-350.N、一对校正器360，370。混扰器300可接收ΣΔADC(未示出)多值输出信号y[n](例如，N+1个值：0，1，2，…N)。混扰器300可产生N个选择信号ySk[n]，其可接合DAC单位元件(例如，图2(b)的DAC单位元件242.1-242.N)以产生相应的输出电荷、电流或电压。混扰器300可包括缓冲器390.1-390.N以提供选择信号ySk[n]的负值给第一级累加器320.1-320.N(例如，经由加法器和/或减法器366.1-366.N的集合)。
分选器310可根据输出信号y[n]对单位元件选择信号dk[n]的累积历史进行分类。分选器310可根据选择信号dk[n]的累积历史的分类以及关联ADC输出信号y[n]来接合DAC单位元件。
第一累加器集合320.1-320.N可针对选择信号ySk[n]的每个值来计算积分历史以产生输出信号，标为“w1k[n]”，其中k可代表DAC内的单位元件编号1-N。第二累加器集合330.1-330.N可针对第一累加器输出信号w1k[n]的每个值来计算第二积分历史，以针对每个单位元件产生输出信号，标为“w2k[n]”。前馈缓冲器340.1-340.N可缩放第一累加器320.1-320.N的输出以与第二累加器330.1-330.N的输出组合。缩放系数‘X’可确定第一累加器320.1-320.N输出w1k[n]的加权。加法器350.1-350.N可组合来自累加器320.1-320.N，330.1-330.N的输出信号以产生单位元件选择信号dk[n]的累积历史。
第一校正器360可提供使得每个累加器的积分历史朝着0最小化来为第一累加器320.1-320.N提供稳定性校正，因此，抑制第一累加器320.1-320.N的饱和。第二校正器370可按照类似的方式为第二累加器set330.1-330.N提供稳定性校正。
第一校正器360可包括加法器362、除法器364以及加法器和/或减法器的集合366.1-366.N。在操作期间，加法器362可组合第一累加器320.1-320.N的每个输出信号w1k[n]以计算信号之和。除法器364可使得该和值除以校正系数M，以产生输出信号对于公共节点稳定性(例如，累加器的公共节点可代表均值)，校正系数M可大于N。第一校正器360的输出(例如，)可与第一累加器320.1-320.N的相应输出(例如w1k[n-1])和下一个选择信号(例如，-ysk[n])之和组合。例如，加法器和/或减法器的集合366.1-366.N可将第一累加器320.1-320.N的先前输出(w1k[n-1])、电流选择信号(-ysk[n])的负值和第一校正器360的先前输出的负值相加。来自加法器和/或减法器366.1-366.N的每个集合的输出可被馈入累加器集合320.1-320.N以更新每个累加器320.1-320.N的积分历史。来自第一校正器360和第一累加器320.1-320.N的输出可被布置在第一校正器360或累加器集合320.1-320.N中的时钟延迟(未示出)延迟一个时钟周期。
第二校正器370还可包括加法器372、除法器374以及加法器和/或减法器的集合376.1-376.N。在操作期间，加法器372可组合每个累加器330.1-330.N的每个输出信号w2k[n]以计算信号之和。除法器374可使得该和值除以校正系数M，以产生输出信号第二校正器370的输出(例如，)可被组合至第二累加器330.1-330.N的相应输出(例如w2k[n-1])和第一累加器320.1-320.N的输出(例如w1k[n])的每个和值。例如，加法器和/或减法器的集合376.1-376.N可使得第二累加器330.1-330.N的先前输出(w2k[n-1])、第一累加器320.1-320.N的电流输出(-w1k[n])的负值以及第二校正器370的先前输出的负值相加。来自加法器和/或减法器376.1-376.N的每个集合的输出可被馈入累加器集合330.1-330.N以更新每个累加器330.1-330.N的积分历史。第二校正器370和第二累加器330.1-330.N的输出可被布置在第二校正器370或累加器集合330.1-330.N中的时钟延迟(未示出)延迟一个时钟周期。
加法器和/或减法器366.1-366.N以及加法器和/或减法器376.1-376.N可被实现为仅仅是加法器或仅仅是减法器。在这种情况下，可包括附加的缓冲器以提供适当信号的负值(例如，第一累加器320.1-320.N的输出w1k[n]，第一校正器360的输出和/或第二校正器370的输出)。
通过抑制累加器320.1-320.N，330.1-330.N的积分历史的饱和，相应校正器360，370在操作期间可消除或降低对使得累加器饱和的系统的需求。因此，允许失配整形保持第二阶。举例来说，在ADC220输出保持在恒定输出‘F’(其中0≤F≤N，而且F≠N/2)的情况下，每个输出信号的经过稳定性校正的公共节点输出可表示如下：
等式4
等式5
项‘α’等于1–N/M。公共节点输出对于n≥1有效，同时公共节点输出对于n≥2有效(以允许积分历史针对每个累加器集合320.1-320.N，330.1-330.N累加)。在一个实施例中，M可被选为乘方2；在这种情况下，除法器364，374可通过将各个加法器362，372的输出裁剪相应数量的位来实现。
在一个实施例中，混扰器300可包括抖动单元380以产生产生N个抖动信号Ditherk[n]。抖动信号Ditherk[n]可耦接至相应加法器350.1-350.N以使得组合的累加器输出信号抖动。抖动信号Ditherk[n]可将随机性(例如，伪随机数方案)引入组合的累加器输出信号。实际上，抖动可最小化植入可在输出信号y[n]中观察到的重复单位元件选择模式中的混扰器300。
图4图示出方法400，用于为根据本发明实施例的二阶混扰器提供稳定性校正。如图4所示，方法400可累加多个选择值中的每一个以为每个单位元件选择值产生第一累加值(模块410)。单位元件选择值可表示DAC单位元件产生的输出信号的值。在模块420，方法400可限制每个第一累加值的饱和。该限制可压缩每个第一累加值的范围，同时保持每个范围的连贯。在块430，方法400可将每个第一累加值累加以产生第二累加值。方法400可限制每个第二累加值的饱和(模块440)。该限制可压缩每个第二累加值的范围，同时保持每个范围的连贯。方法400可组合每个第一和第二累加值以提供更新的单位元件选择值(模块450)。
在一个实施例中，方法400可使得更新的单位元件选择值抖动以最小化方法的特征性能(模块460)。该抖动可引入伪随机抖动值以与每个更新的单位元件选择值组合。
此处具体图示和/或描述了本发明的一些实施例。然而，应该理解的是，本发明的改型和变形被上述指教覆盖并处于所附权利要求的范围内。在其它情况中，公知操作、组件和电路未予详细描述以便使得实施例不会不清楚。应该理解的是，此处公开的具体结构和功能细节可能是代表性的而不是必然限制实施例的范围。
例如，上述实施例不仅可应用至低通ΣΔ转换器，而且可应用至高通ΣΔ转换器或带通ΣΔ转换器。在这些实施方式中，环路滤波器210(如图2所示)可以是高通滤波器或低通滤波器以提供适当的关注频率。此外，虽然上述实施例是参考前馈拓扑描述的，但是上述实施例的原理可应用至误差反馈拓扑或应用至信号反馈拓扑。
而且，虽然上述实施例是参考二阶混扰器讨论的，但是混扰器可延伸至M阶混扰器。例如，可以通过添加根据上述实施例的第三集合的N个累加器和第三校正器来实现三阶混扰器。
本领域技术人员可根据前述说明理解的是，可以按照各种形式实现本发明，而且各种实施例可单独或组合实现。所公开的实施例的特征可在硬件、软件、固件或其组合中实现而且可用于其系统、子系统、组件或子组件中。当在硬件中实现时，所公开的实施例的元件是用于执行必要任务的程序或代码段。程序或代码段可被存在非瞬态机器可读存储介质上。“非瞬态机器可读存储介质”可包括可存储信息的任意介质。非瞬态机器可读存储介质的例子可包括电子电路、半导体存储装置、ROM、闪存、可擦可编程ROM(EPROM)或任意电磁或光存储装置。因此，虽然已经结合其具体示例描述了本发明的实施例，但是本发明的实施例和/或方法的范围不被如此限制，这是因为其它改型对于学习了附图、说明书和所附权利要求的技术人员来说将变得明显。
Claims (38)
1.一种二阶混扰器，包括：
N个累加器的第一集合，每个第一累加器用于接收相应的数模转换器单位元件选择信号，每个第一累加器对表示相应选择信号的值进行累加并产生相应的第一累加器输出值；
布置用于第一累加器的第一校正器，用于针对每个第一累加器压缩第一累加器输出值的范围，同时保持每个第一累加器相对于另一个第一累加器的连贯；
N个累加器的第二集合，每个第二累加器用于接收相应的第一累加器输出值，每个第二累加器累加相应的输出值并产生相应的第二累加器输出值；
布置用于第二累加器的第二校正器，用于针对每个第二累加器压缩第二累加器输出值的范围，同时保持每个第二累加器相对于另一个第二累加器的连贯；以及
N个加法器的集合，用于组合每个第一累加器输出值和第二累加器输出值。
2.根据权利要求1所述的二阶混扰器，第一校正器进一步包括：
加法器，用于对每个第一累加器输出值求和；
除法器，用于利用预定第一校正系数来缩放加法器的输出；以及
N个减法器的集合，每个减法器都用于从每个第一累加器输出值减去除法器的输出，其中每个减法器的输出被提供给相应的第一累加器以确定新的第一累加器输出值。
3.根据权利要求2所述的二阶混扰器，其中第一校正系数大于N。
4.根据权利要求2所述的二阶混扰器，其中第一除法器针对与2的乘方对应的校正系数截取加法器输出。
5.根据权利要求1所述的二阶混扰器，第二校正器进一步包括：
加法器，用于对每个第二累加器输出值求和；
除法器，用于利用预定第二校正系数来缩放加法器的输出；以及
N个减法器的集合，每个减法器都用于从每个第二累加器输出值减去除法器的输出，其中每个减法器的输出被提供给相应的第二累加器以确定新的第二累加器输出值。
6.根据权利要求5所述的二阶混扰器，其中第二校正系数大于N。
7.根据权利要求5所述的二阶混扰器，其中第二除法器针对与2的乘方对应的校正系数截取加法器输出。
8.根据权利要求1所述的二阶混扰器，进一步包括：
抖动单元，用于将伪随机抖动值应用至每个组合的第一第二累加器输出值和第二累加器输出值。
9.一种∑Δ模数转换器，包括：
滤波器，其具有用于接收输入信号和反馈信号的输入；
模数转换器，其具有耦接至滤波器的输出的输入；
数模转换器，其包括N个单位元件和用于N位选择信号的输入，该输入确定了所述N个单位元件对反馈信号的贡献的方向；以及
多阶混扰器，包括：
N个累加器的第一集合，每个第一累加器具有与选择信号的相应位耦接的输入；
第一校正器，用于限制每个第一累加器的饱和；
N个累加器的第二集合，每个第二累加器具有与各个第一累加器的输出耦接的输入；
第二校正器，用于限制每个第二累加器的饱和；
N个加法器的集合，每个加法器用于针对相应第一累加器和第二累加器的每一个组合各个输出；以及
分选器，其耦接至模数转换器输出和来自每个加法器的输出以产生N位选择信号。
10.根据权利要求9所述的∑Δ模数转换器，其中：
每个单位元件具有耦接至选择信号的相应位的输入，用于根据其相应选择信号值产生输出信号；以及
所述数模转换器包括加法器，用于组合每个单位元件的输出并产生反馈信号。
11.根据权利要求9所述的∑Δ模数转换器，多阶混扰器进一步包括：
抖动单元，用于将N个伪随机抖动值应用至每个组合的第一累加器输出值和第二累加器输出值。
12.根据权利要求9所述的∑Δ模数转换器，第一校正器进一步包括：
加法器，具有与每个第一累加器输出耦接的输入；
除法器，具有与加法器的输出耦接的输入，该除法器用于以预定第一校正系数来缩放输出；以及
N个减法器的集合，每个减法器具有与除法器的输出以及每个第一累加器的相应输出耦接的输入，其中每个减法器的输出被提供给相应的第一累加器以确定新的第一累加器输出值。
13.根据权利要求12所述的∑Δ模数转换器，其中第一校正系数大于N。
14.根据权利要求12所述的∑Δ模数转换器，其中除法器针对与2的乘方对应的校正系数截取加法器输出。
15.根据权利要求9所述的∑Δ模数转换器，第二校正器进一步包括：
加法器，具有与每个第二累加器输出耦接的输入；
除法器，具有与加法器的输出耦接的输入，该除法器用于以预定第二校正系数来缩放输出；
N个减法器的集合，每个减法器具有与除法器的输出以及每个第二累加器的相应输出耦接的输入，其中每个减法器的输出被提供给相应的第二累加器以确定新的第二累加器输出值。
16.根据权利要求15所述的∑Δ模数转换器，其中第二校正系数大于N。
17.根据权利要求15所述的∑Δ模数转换器，其中除法器针对与2的乘方对应的校正系数截取加法器输出。
18.一种用于校正混扰器的稳定性的装置，所述装置包括：
用于对多个数模转换器单位元件选择值中的每一个进行累加以针对每个单位元件选择值产生第一累加值的部件；
用于针对每个第一累加值限制饱和的部件，其中每个第一累加值的范围被压缩，同时每个第一累加值的范围保持连贯；
用于对第一累加值中的每一个进行累加以提供多个相应第二累加值的部件；
用于针对每个第二累加值限制饱和的部件，其中每个第二累加值的范围被压缩，同时每个第二累加值的范围保持连贯；以及
用于针对每个选择信号组合第一累加值和第二累加值以提供更新的单位元件选择值的部件。
19.根据权利要求18所述的装置，进一步包括用于使得更新的单位元件选择值抖动的部件。
20.根据权利要求18所述的装置，针对每个第一累加值限制饱和进一步包括：
对第一累加值中的每一个求和；
以预定第一校正系数对求和后的第一累加值进行缩放以产生第一校正值；
从每个第一累加值减去第一校正值以产生第一经校正累加值；以及
利用第一经校正累加值和相应选择值之和替换后续第一累加值中的每一个。
21.根据权利要求20所述的装置，其中第一校正系数大于数模转换器单位元件的数量。
22.根据权利要求20所述的装置，缩放进一步包括将求和后的第一累加值除以第一校正系数。
23.根据权利要求20所述的装置，缩放进一步包括针对与2的乘方对应的第一校正系数截取求和后的第一累加值。
24.根据权利要求18所述的装置，针对每个第二累加值限制饱和进一步包括：
对第二累加值中的每一个求和；
以预定第二校正系数对求和后的第二累加值进行缩放以产生第二校正值；
从每个第二累加值减去第二校正值以产生第二经校正累加值；以及
利用第二经校正累加值和相应第一累加值之和替换后续第二累加值中的每一个。
25.根据权利要求24所述的装置，其中第二校正系数大于数模转换器单位元件的数量。
26.根据权利要求24所述的装置，缩放进一步包括将求和后的第二累加值除以第二校正系数。
27.根据权利要求24所述的装置，缩放进一步包括针对与2的乘方对应的第二校正系数截取求和后的第二累加值。
28.一种用于误差校正的方法，包括：
响应于根据二阶建模处理产生的选择信号，选择数模转换器单位元件以产生反馈信号，所述二阶建模处理在两个级联累加级中累加选择决定；
从输入第一累加级的选择信号中减去与第一累加级输出的经缩放的和对应的第一校正值；以及
从第一累加级的输出减去与第二累加级输出的经缩放的和对应的第二校正值，其中第一累加级的输出被输入第二累加级。
29.一种用于校正混扰器的稳定性的方法，所述方法包括：
对多个数模转换器单位元件选择值中的每一个进行累加以针对每个单位元件选择值产生第一累加值；
针对每个第一累加值限制饱和，其中每个第一累加值的范围被压缩，同时每个第一累加值的范围保持连贯；
对第一累加值中的每一个进行累加以提供多个相应第二累加值；
针对每个第二累加值限制饱和，其中每个第二累加值的范围被压缩，同时每个第二累加值的范围保持连贯；以及
针对每个选择信号组合第一累加值和第二累加值以提供更新的单位元件选择值。
30.根据权利要求29所述的方法，进一步包括使得更新的单位元件选择值抖动。
31.根据权利要求29所述的方法，针对每个第一累加值限制饱和进一步包括：
对第一累加值中的每一个求和；
以预定第一校正系数对求和后的第一累加值进行缩放以产生第一校正值；
从每个第一累加值减去第一校正值以产生第一经校正累加值；以及
利用第一经校正累加值和相应选择值之和替换后续第一累加值中的每一个。
32.根据权利要求31所述的方法，其中第一校正系数大于数模转换器单位元件的数量。
33.根据权利要求31所述的方法，缩放进一步包括将求和后的第一累加值除以第一校正系数。
34.根据权利要求31所述的方法，缩放进一步包括针对与2的乘方对应的第一校正系数截取求和后的第一累加值。
35.根据权利要求31所述的方法，针对每个第二累加值限制饱和进一步包括：
对第二累加值中的每一个求和；
以预定第二校正系数对求和后的第二累加值进行缩放以产生第二校正值；
从每个第二累加值减去第二校正值以产生第二经校正累加值；以及
利用第二经校正累加值和相应第一累加值之和替换后续第二累加值中的每一个。
36.根据权利要求35所述的方法，其中第二校正系数大于数模转换器单位元件的数量。
37.根据权利要求35所述的方法，缩放进一步包括将求和后的第二累加值除以第二校正系数。
38.根据权利要求35所述的方法，缩放进一步包括针对与2的乘方对应的第二校正系数截取求和后的第二累加值。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201261597328P | 2012-02-10 | 2012-02-10 | |
| US61/597,328 | 2012-02-10 | ||
| US13/685,063 US8653996B2 (en) | 2012-02-10 | 2012-11-26 | Stability correction for a shuffler of a Σ-delta ADC |
| US13/685,063 | 2012-11-26 | ||
| PCT/US2013/025344 WO2013119949A1 (en) | 2012-02-10 | 2013-02-08 | Stability correction for a shuffler of a sigma-delta adc |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104106216A CN104106216A (zh) | 2014-10-15 |
| CN104106216B true CN104106216B (zh) | 2017-03-22 |
Family
ID=48945143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201380008539.5A Active CN104106216B (zh) | 2012-02-10 | 2013-02-08 | 用于σδadc的混扰器的稳定性校正 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8653996B2 (zh) |
| CN (1) | CN104106216B (zh) |
| DE (1) | DE112013000908B4 (zh) |
| TW (1) | TWI554043B (zh) |
| WO (1) | WO2013119949A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9525444B2 (en) * | 2013-07-19 | 2016-12-20 | Analog Devices Global | Adaptive element shuffler |
| EP3142255A1 (en) * | 2015-07-23 | 2017-03-15 | Analog Devices Global | Methods and systems for addressing component mismatch in digital-to-analog converters |
| US10296612B2 (en) | 2015-09-29 | 2019-05-21 | At&T Mobility Ii Llc | Sorting system |
| US10416959B2 (en) | 2015-10-27 | 2019-09-17 | At&T Mobility Ii Llc | Analog sorter |
| US10261832B2 (en) | 2015-12-02 | 2019-04-16 | At&T Mobility Ii Llc | Sorting apparatus |
| US9912342B2 (en) | 2015-12-18 | 2018-03-06 | Analog Devices Global | Flash analog-to-digital converter calibration |
| CN110971237B (zh) * | 2018-09-29 | 2023-04-07 | 瑞昱半导体股份有限公司 | 三角积分调变器的校正方法与校正电路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493297A (en) * | 1991-06-28 | 1996-02-20 | The Trustees Of Columbia University | Quantization noise reduction in oversampled analog-to-digital signal conversion |
| US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
| US6150969A (en) * | 1996-06-12 | 2000-11-21 | Audiologic, Incorporated | Correction of nonlinear output distortion in a Delta Sigma DAC |
| US6646581B1 (en) * | 2002-02-28 | 2003-11-11 | Silicon Laboratories, Inc. | Digital-to-analog converter circuit incorporating hybrid sigma-delta modulator circuit |
| CN1677869A (zh) * | 2004-03-31 | 2005-10-05 | 矽统科技股份有限公司 | 可进行背景校正的流水线式模数转换器 |
| CN102025373A (zh) * | 2009-09-16 | 2011-04-20 | 复旦大学 | 一种数字后台校准电路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577257B2 (en) | 2000-09-11 | 2003-06-10 | Broadcom Corporation | Methods and systems for digital dither |
| US6518899B2 (en) | 2001-06-13 | 2003-02-11 | Texas Instruments Incorporated | Method and apparatus for spectral shaping of non-linearity in data converters |
| US6795003B2 (en) | 2003-01-30 | 2004-09-21 | Broadcom Corporation | Hardware-efficient implementation of dynamic element matching in sigma-delta DAC's |
| US6738004B2 (en) | 2002-08-15 | 2004-05-18 | Cirrus Logic, Inc. | Method and system of integrating a mismatch noise shaper into the main loop of a delta-sigma modulator |
| US7616141B2 (en) | 2004-12-23 | 2009-11-10 | Jianzhong Chen | Digital-to-analog converter |
| US20060227910A1 (en) * | 2005-03-11 | 2006-10-12 | Nangavalli Ramasubramanian | Receiver DC offset correction |
| US7576671B2 (en) | 2005-08-19 | 2009-08-18 | Intrinsix Corporation | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters |
| TWI327008B (en) * | 2006-07-28 | 2010-07-01 | Mstar Semiconductor Inc | Delta-sigma modulated fractional-n pll frequency synthesizer |
| US8094052B2 (en) * | 2007-05-03 | 2012-01-10 | Qualcomm, Incorporated | Circuit and method for dynamically selecting circuit elements |
| US8134411B2 (en) | 2008-04-17 | 2012-03-13 | Texas Instruments Incorporated | Computation spreading utilizing dithering for spur reduction in a digital phase lock loop |
| US7675443B1 (en) | 2008-06-25 | 2010-03-09 | Atheros Communications, Inc. | Saturation detector for an ADC |
| US7759993B2 (en) * | 2008-08-06 | 2010-07-20 | Qualcomm Incorporated | Accumulated phase-to-digital conversion in digital phase locked loops |
| EP2396887A4 (en) * | 2009-02-13 | 2012-08-29 | Freescale Semiconductor Inc | INTEGRATED CIRCUIT COMPRISING A FREQUENCY GENERATION CIRCUITRY FOR CONTROLLING A FREQUENCY SOURCE |
-
2012
- 2012-11-26 US US13/685,063 patent/US8653996B2/en active Active
-
2013
- 2013-02-08 TW TW102105230A patent/TWI554043B/zh active
- 2013-02-08 CN CN201380008539.5A patent/CN104106216B/zh active Active
- 2013-02-08 WO PCT/US2013/025344 patent/WO2013119949A1/en active Application Filing
- 2013-02-08 DE DE112013000908.0T patent/DE112013000908B4/de active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493297A (en) * | 1991-06-28 | 1996-02-20 | The Trustees Of Columbia University | Quantization noise reduction in oversampled analog-to-digital signal conversion |
| US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
| US6150969A (en) * | 1996-06-12 | 2000-11-21 | Audiologic, Incorporated | Correction of nonlinear output distortion in a Delta Sigma DAC |
| US6646581B1 (en) * | 2002-02-28 | 2003-11-11 | Silicon Laboratories, Inc. | Digital-to-analog converter circuit incorporating hybrid sigma-delta modulator circuit |
| CN1677869A (zh) * | 2004-03-31 | 2005-10-05 | 矽统科技股份有限公司 | 可进行背景校正的流水线式模数转换器 |
| CN102025373A (zh) * | 2009-09-16 | 2011-04-20 | 复旦大学 | 一种数字后台校准电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013119949A1 (en) | 2013-08-15 |
| DE112013000908B4 (de) | 2021-08-26 |
| TWI554043B (zh) | 2016-10-11 |
| CN104106216A (zh) | 2014-10-15 |
| US8653996B2 (en) | 2014-02-18 |
| DE112013000908T5 (de) | 2014-10-23 |
| TW201340623A (zh) | 2013-10-01 |
| US20130207819A1 (en) | 2013-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104106216B (zh) | 用于σδadc的混扰器的稳定性校正 | |
| EP1547250B1 (en) | Method and system of integrating a mismatch noise shaper into the main loop of a delta-sigma modulator | |
| CN106877866A (zh) | 用于模数转换器的微处理器辅助校准 | |
| CN105634495A (zh) | 设置Delta-Sigma模数转换器中输出信号有效分辨率的方法和装置 | |
| US20210159906A1 (en) | Analog to digital converter | |
| Familier et al. | Second and third-order noise shaping digital quantizers for low phase noise and nonlinearity-induced spurious tones in fractional-$ N $ PLLs | |
| Neitola et al. | A generalized data-weighted averaging algorithm | |
| JPH053436A (ja) | Ａｄ変換器 | |
| CN110022157A (zh) | 信号处理装置和δ-σ调制器 | |
| CN109787636A (zh) | 连续时间三角积分调制器 | |
| CN104639172A (zh) | 积分器输出摆幅降低 | |
| Swaminathan et al. | A digital requantizer with shaped requantization noise that remains well behaved after nonlinear distortion | |
| US20160344404A1 (en) | Delta sigma modulator with modified dwa block | |
| US7119725B1 (en) | Sigma-delta modulator, D/A conversion system and dynamic element matching method | |
| CN114124044A (zh) | 一种片内正弦波激励发生器及制作方法 | |
| Welz et al. | Necessary and sufficient conditions for mismatch shaping in a general class of multibit DACs | |
| US10630311B1 (en) | Correction method and correction circuit for sigma-delta modulator | |
| US6867721B1 (en) | Spectral shaping dynamic encoder for a DAC | |
| IES80450B2 (en) | Reduction of mismatch errors for multibit oversampled data converters | |
| Al-Alaoui et al. | An enhanced first-order sigma-delta modulator with a controllable signal-to-noise ratio | |
| Chen et al. | A novel noise-shaping DAC for multi-bit sigma-delta modulator | |
| CN113139156A (zh) | 信息处理程序、信息处理方法和信息处理设备 | |
| US20200106456A1 (en) | Correction method and correction circuit for sigma-delta modulator | |
| JP2016213599A (ja) | データ加重平均化回路、インクリメンタルデルタシグマａｄ変換器、及びデータ加重平均化方法 | |
| JP6591780B2 (ja) | データ加重平均化回路、インクリメンタルデルタシグマａｄ変換器、及びデータ加重平均化方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |