JP2006333203A - アナログデジタルコンバータ - Google Patents

Abstract

【課題】Ｖ−Ｆ変換を利用したＡＤコンバータであって、変換周波数を高めることなく、高精度にＡＤ変換を行うことが可能なものを実現する。
【解決手段】二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１，１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力の位相一致時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力のパルス数に基づいて、サンプリング周期内初頭からＢＡＳＥ−ＶＣＯ１の出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。
【選択図】図１

Description

この発明は、アナログ信号をデジタル信号へと高精度に変換可能なアナログデジタルコンバータ（以下、ＡＤコンバータと称する）に関する。

下記非特許文献１には、Ｖ−Ｆ（Voltage-Frequency）変換を利用したＡＤコンバータが示されている。この型のＡＤコンバータにおいては、アナログ信号たる入力電圧の大小に応じて、Ｖ−Ｆ変換部から出力されるパルス信号の周波数が変動し、そのパルス信号に含まれるパルス数をカウンタにて計数することにより、デジタル信号が生成される。

ANALOG DEVICES AN-277 APPLICATION NOTE，III INSTRUMENTATION APPLICATIONS，Analog-to-Digital Conversion，Fig.9、インターネット＜ＵＲＬ：http://www.analog.com/UploadedFiles/Application＿Notes/511072672AN277.pdf＞

上記非特許文献１に示されたＡＤコンバータにおいては、Ｖ−Ｆ変換部から出力されるパルス信号のパルス数を、一つのカウンタにて単純に計数しているだけであった。従って、入力電圧が小さな値であって、パルス信号に含まれるパルス数がそもそも少ない場合や、入力電圧の変動が小さく、パルス信号に含まれるパルス数にほぼ変動が無いような場合等には、カウンタにおける計数値にほとんど変動が見られず、高精度にＡＤ変換を行うことができなかった。

Ｖ−Ｆ変換の変換周波数を高めることができれば、ＡＤ変換の高精度化は図れる。しかし、変換周波数は、回路の製造プロセス条件や許容周波数ジッター値等の制限により、容易に高められるものではない。

この発明は上記の事情に鑑みてなされたもので、Ｖ−Ｆ変換を利用したＡＤコンバータであって、変換周波数を高めることなく、高精度にＡＤ変換を行うことが可能なものを実現する。

請求項１に記載の発明は、アナログ信号たる入力電圧をデジタル信号に変換するアナログデジタルコンバータであって、第１周期で発振する第１パルス信号を出力する第１ＶＣＯ（Voltage Controlled Oscillator）と、第２周期で発振する第２パルス信号を出力する第２ＶＣＯと、デジタル値算出部とを備え、前記第１周期と前記第２周期との比はＡ：Ｂ（Ａ≠Ｂ）であり、前記比を保ったまま、前記入力電圧により前記第１および第２周期は制御され、前記第１ＶＣＯは、自走により前記第１パルス信号の発振を開始し、前記第２ＶＣＯは、前記デジタル信号のサンプリング周期を示すサンプリング信号の活性化に伴って、前記第２パルス信号の発振を開始し、前記デジタル値算出部は、前記サンプリング周期内に含まれた前記第１パルス信号のパルス数に基づいて、前記デジタル信号の上位ビットを算出し、かつ、前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間に含まれる前記第１または第２パルス信号のパルス数に基づいて、前記デジタル信号の下位ビットを算出するアナログデジタルコンバータである。

請求項２に記載の発明は、請求項１に記載のアナログデジタルコンバータであって、前記デジタル値算出部は、上位桁算出部と、下位桁算出部と、上下桁合成部と、第１レジスタと、減算器とを備え、前記上位桁算出部は、前記サンプリング周期ごとに、前記第１パルス信号の発振の開始から現在の前記サンプリング信号の活性化時点までにおける前記第１パルス信号のパルス数を上位桁として算出し、前記下位桁算出部は、前記サンプリング周期ごとに、現在の前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間に含まれる前記第１または第２パルス信号のパルス数に基づいて、前記第１パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差を下位桁として算出し、前記上下桁合成部は、前記上位桁および下位桁を合成して合成値を生成し、前記合成値を前記第１レジスタに保持させ、前記減算器は、現在より一つ前の前記サンプリング周期における前記第１レジスタの保持値と、現在の前記合成値との差分値を、前記上位ビットおよび前記下位ビットで構成される前記デジタル信号として出力するアナログデジタルコンバータである。

請求項３に記載の発明は、請求項２に記載のアナログデジタルコンバータであって、前記上位桁算出部は、前記第１パルス信号のパルス数を計数する第１カウンタと、第２レジスタとを備え、前記下位桁算出部は、第３レジスタを備え、前記第２レジスタは、前記サンプリング周期ごとに前記サンプリング信号の活性化時点における前記第１カウンタのパルス数を保持して、前記上位桁として出力し、前記第３レジスタは、前記サンプリング周期ごとに前記第１および第２パルス信号の位相が一致する時点における前記第１カウンタのパルス数を保持し、前記下位桁算出部は、前記サンプリング周期ごとに、前記第３レジスタに保持されたパルス数と前記第２レジスタに保持されたパルス数との差に基づいて、前記位相差を算出するアナログデジタルコンバータである。

請求項４に記載の発明は、請求項２に記載のアナログデジタルコンバータであって、前記下位桁算出部は、前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振に対応して計数する第２カウンタを備え、前記下位桁算出部は、前記サンプリング周期ごとに、前記第２カウンタの計数値に基づいて、前記位相差を算出するアナログデジタルコンバータである。

請求項５に記載の発明は、請求項１に記載のアナログデジタルコンバータであって、算出される前記下位ビットの最大値は、二のべき乗値から一を差し引いた値であるアナログデジタルコンバータである。

請求項６に記載の発明は、請求項１に記載のアナログデジタルコンバータであって、前記第１および第２ＶＣＯの一方は、リング状に直列接続された複数の反転回路を含み、前記第１および第２ＶＣＯの他方は、リング状に直列接続された複数の他の反転回路を含み、前記複数の他の反転回路は、二入力ＮＡＮＤ回路または二入力ＮＯＲ回路を初段の反転回路として有し、前記二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の一方の入力端には、前記複数の他の反転回路内の最終段の反転回路の出力が与えられ、前記二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の他方の入力端には、前記複数の他の反転回路内の最終段より手前の反転回路の出力が与えられ、前記複数の反転回路内の最終段の反転回路の出力が、前記第１および第２ＶＣＯの前記一方に対応する前記第１および第２パルス信号の一方として機能し、前記複数の他の反転回路内の前記最終段の反転回路の出力が、前記第１および第２ＶＣＯの前記他方に対応する前記第１および第２パルス信号の他方として機能するアナログデジタルコンバータである。

請求項７に記載の発明は、請求項１に記載のアナログデジタルコンバータであって、前記第１パルス信号の前記第１周期に対応する周波数を、前記Ｂで除することにより分周する第１プリスケーラと、前記第２パルス信号の前記第２周期に対応する周波数を、前記Ａで除することにより分周する第２プリスケーラと、前記第１および第２プリスケーラの各出力の位相の比較を行う位相比較器と、前記位相比較器からの出力を受けるＬＰＦ（Low Pass Filter）とをさらに備え、前記第１および第２周期の少なくとも一方は、前記入力電圧に加えて前記ＬＰＦからの出力によっても制御されるアナログデジタルコンバータである。

請求項８に記載の発明は、請求項１に記載のアナログデジタルコンバータであって、前記第１パルス信号に所定の遅延量を付加する遅延回路をさらに備え、前記所定の遅延量は、予め計測された、前記サンプリング信号の活性化と前記第２パルス信号の発振開始との間に生じる遅延量であるアナログデジタルコンバータである。

請求項９に記載の発明は、請求項２に記載のアナログデジタルコンバータであって、前記下位桁算出部は、前記第１および第２パルス信号の一方を信号入力とし、前記第１および第２パルス信号の他方をクロック入力とするシフトレジスタと、前記シフトレジスタの出力パターンに対応した数値を前記位相差として出力するエンコーダとを備えるアナログデジタルコンバータである。

請求項１０に記載の発明は、請求項２に記載のアナログデジタルコンバータであって、前記上位桁算出部は、前記第１パルス信号のパルス数を計数する第１カウンタと、レジスタとを備え、前記レジスタは、前記サンプリング周期ごとに、前記第１および第２パルス信号の位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を少なくとも保持し、前記上位桁算出部は、前記サンプリング周期ごとに、前記レジスタに保持された計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定するアナログデジタルコンバータである。

請求項１１に記載の発明は、請求項１０に記載のアナログデジタルコンバータであって、前記レジスタは、前記第１カウンタの計数値を受けて、前記サンプリング周期ごとに、前記第１および第２パルス信号の位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を少なくとも保持可能なシフトレジスタであって、前記上位桁算出部は、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング周期ごとに、前記シフトレジスタに記憶された、前記位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を選択する選択部と、前記選択部により選択された前記第１カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定する演算部とをさらに備えるアナログデジタルコンバータである。

請求項１２に記載の発明は、請求項１０に記載のアナログデジタルコンバータであって、前記上位桁算出部は、検出部と、演算部とをさらに備え、前記検出部は、前記第１および第２パルス信号の位相が一致する時点を検出したときに、前記レジスタに前記位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を保持させ、前記演算部は、前記レジスタにより保持された前記第１カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定するアナログデジタルコンバータである。

請求項１３に記載の発明は、請求項２に記載のアナログデジタルコンバータであって、前記下位桁算出部は、前記第１および第２パルス信号の位相が一致する時点および前記第１および第２パルス信号の位相が互いに反転して一致する時点を検出する検出部と、前記サンプリング信号の活性化時点から前記検出部で検出された前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振に対応して計数する第３カウンタと、前記検出部で検出された前記第１および第２パルス信号の位相が一致した時点から、次に前記検出部で検出される前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振、または、前記検出部で検出された前記第１および第２パルス信号の位相が互いに反転して一致した時点から、次に前記検出部で検出された前記第１および第２パルス信号の位相が互いに反転して一致する時点までの間の前記第２パルス信号の発振に対応して計数する第４カウンタと、演算部とを備え、前記演算部は、前記サンプリング周期ごとに、前記第３カウンタの計数値を前記第４カウンタの計数値で除することにより、前記位相差を算出するアナログデジタルコンバータである。

請求項１に記載の発明によれば、デジタル値算出部が、サンプリング周期内に含まれた第１パルス信号のパルス数に基づいて、デジタル信号の上位ビットを算出し、かつ、サンプリング信号の活性化時点から第１および第２パルス信号の位相が一致する時点までの間に含まれる第１または第２パルス信号のパルス数に基づいて、デジタル信号の下位ビットを算出する。第１周期と第２周期とは異なるため、サンプリング信号の活性化時点から第１および第２パルス信号の位相が一致する時点までの間に含まれる第１または第２パルス信号のパルス数は、第１周期未満のＶ−Ｆ（Voltage-Frequency）変換値となっており、高精度にＡＤ変換を行うことが可能な、Ｖ−Ｆ変換を利用したＡＤコンバータが得られる。

請求項２に記載の発明によれば、デジタル値算出部が、上位桁算出部と、下位桁算出部と、上下桁合成部と、第１レジスタと、減算器とを備え、現在より一つ前のサンプリング周期における第１レジスタの保持値と、現在の合成値との差分値を、デジタル信号として出力する。よって、簡単な回路構成で請求項１に記載の発明を構成可能である。

請求項３に記載の発明によれば、上位桁算出部が第１カウンタと第２レジスタとを備え、下位桁算出部が第３レジスタを備え、下位桁算出部が、サンプリング周期ごとに、第３レジスタに保持されたパルス数と第２レジスタに保持されたパルス数との差に基づいて位相差を算出する。よって、簡単な回路構成で請求項２に記載の発明を構成可能である。

請求項４に記載の発明によれば、下位桁算出部が第２カウンタを備え、下位桁算出部が、サンプリング周期ごとに、第２カウンタの計数値に基づいて位相差を算出する。よって、簡単な回路構成で請求項２に記載の発明を構成可能である。

請求項５に記載の発明によれば、算出される下位ビットの最大値は、二のべき乗値から一を差し引いた値である。よって、下位ビットを二進法以外の進法に変換せずに出力することができ、回路構成が簡易となる。

請求項６に記載の発明によれば、二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の一方の入力端には、複数の他の反転回路内の最終段の反転回路の出力が与えられ、二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の他方の入力端には、複数の他の反転回路の最終段より偶数段手前の反転回路の出力が与えられる。これにより、第１および第２パルス信号の他方は、第１および第２パルス信号の一方よりも所定段数少ない反転回路を含むＶＣＯと同じ周期で発振する。よって、第１および第２ＶＣＯの他方の反転回路を奇数段としてリング発振を確実に発生させつつ、二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の他方入力端に出力が与えられる反転回路を最終段寄りに選択することで、第２パルス信号の第２周期と第１パルス信号の第１周期との差を目的の値に設定することができる。第１および第２周期の差が、デジタル信号の下位ビットの最小分解能に相当するので、高精度にＡＤ変換を行うことが可能となる。

請求項７に記載の発明によれば、第１プリスケーラが第１パルス信号の第１周期に対応する周波数を、Ｂで除することにより分周し、第２プリスケーラが第２パルス信号の第２周期に対応する周波数を、Ａで除することにより分周する。そして、位相比較器は第１および第２プリスケーラの各出力の位相の比較を行い、位相比較器からの出力が、ＬＰＦを介して第１および第２周期の少なくとも一方の制御に用いられる。よって、第１周期と第２周期とがＡ：Ｂの比を保つよう、フィードバックがかかり、第１および第２周期のキャリブレートが可能である。

請求項８に記載の発明によれば、遅延回路は第１パルス信号に所定の遅延量を付加し、その所定の遅延量とは、予め計測された、サンプリング信号の活性化と第２パルス信号の発振開始との間に生じる遅延量である。サンプリング信号の活性化後すぐに第２パルス信号の発振が開始しない場合であっても、第１パルス信号にその分の遅延量が付加されるので、サンプリング信号の活性化と第２パルス信号の発振開始との間に生じる遅延を打ち消すことができ、第１および第２パルス信号の位相の一致をより高精度に検出することができる。

請求項９に記載の発明によれば、下位桁算出部は、第１および第２パルス信号の一方を信号入力とし、第１および第２パルス信号の他方をクロック入力とするシフトレジスタと、シフトレジスタの出力パターンに対応した数値を前記位相差として出力するエンコーダとを備える。シフトレジスタの出力パターンは、第１および第２パルス信号の位相が一致する時点に応じて異なることから、エンコーダにおける出力数値をシフトレジスタの出力パターンの各場合の位相差と対応させておくことで、適切な位相差を出力可能である。よって、簡単な回路構成で請求項２に記載の発明を構成可能である。

請求項１０に記載の発明によれば、上位桁算出部は、サンプリング周期ごとに、レジスタに保持された第１および第２パルス信号の位相一致時点から第２周期の半周期ずれた時点における第１カウンタの計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性化時点における第１パルス信号のパルス数を特定する。サンプリング信号の活性化時点における第１パルス信号のパルス数を、サンプリング信号の活性化に基づいて特定する場合は、第１パルス信号の活性化とサンプリング信号の活性化とが近接するときに、上位桁算出部において算出誤差が生じやすいが、レジスタに保持された、位相一致時点から第２周期の半周期ずれた時点における第１カウンタの計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

請求項１１に記載の発明によれば、レジスタは第１カウンタの計数値を受けて、サンプリング周期ごとに、第１および第２パルス信号の位相が一致する時点から第２周期の半周期ずれた時点における第１カウンタの計数値を少なくとも保持可能なシフトレジスタであって、上位桁算出部が、位相が一致する時点から第２周期の半周期ずれた時点における第１カウンタの計数値を選択する選択部と、選択部により選択された第１カウンタの計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性化時点における第１パルス信号のパルス数を特定する演算部とをさらに備える。よって、簡単な回路構成で請求項１０に記載の発明を構成可能である。

請求項１２に記載の発明によれば、上位桁算出部が検出部と演算部とをさらに備え、検出部は、第１および第２パルス信号の位相が一致する時点を検出したときに、レジスタに位相一致時点から第２周期の半周期ずれた時点における第１カウンタの計数値を保持させ、演算部は、レジスタにより保持された第１カウンタの計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性化時点における第１パルス信号のパルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなく、小規模な回路構成で請求項１０に記載の発明を構成可能である。

請求項１３に記載の発明によれば、下位桁算出部は、検出部、第３および第４カウンタ、並びに、演算部を備え、演算部は、サンプリング周期ごとに、第３カウンタの計数値を第４カウンタの計数値で除することにより、位相差を算出する。第３カウンタの計数値を第４カウンタの計数値で除した値は、第１周期未満のＶ−Ｆ変換値に相当するため、第１ＶＣＯの第１周期と第２ＶＣＯの第２周期とがそれぞれどのような値であっても、正しく位相差を算出することができる。

＜実施の形態１＞
本実施の形態は、Ｖ−Ｆ変換を利用したＡＤコンバータであって、二本のＶＣＯを有し、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求めることにより高精度にＡＤ変換を行うものである。

図１は、本実施の形態に係るＡＤコンバータの回路図である。図１に示すように、このＡＤコンバータは、アナログ信号たる入力電圧Ｖｉｎをデジタル信号に変換するＡＤコンバータであって、周期Ｔbaseで発振するパルス信号を出力するＢＡＳＥ−ＶＣＯ（Voltage Controlled Oscillator）１と、周期Ｔbaseとは異なる周期Ｔjawで発振するパルス信号を出力するＪＡＷ−ＶＣＯ２とを備えている。

また、このＡＤコンバータは、位相差判定回路３と、上位桁算出部たるカウンタ４および第１レジスタ５と、上下桁合成部６と、第２レジスタ７と、第１減算器８と、動作制御回路９と、下位桁算出部たる第３レジスタ１０および第２および第３減算器１１，１２とを備えている。位相差判定回路３、上位桁算出部（カウンタ４および第１レジスタ５）、上下桁合成部６、第２レジスタ７、第１減算器８、動作制御回路９、並びに、下位桁算出部（第３レジスタ１０、第２および第３減算器１１，１２）は、協同してデジタル値算出部として機能する。

まず、本発明の原理を説明する。本発明においても基本的には、上記非特許文献１のＡＤコンバータと同様、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号を生成する。ＢＡＳＥ−ＶＣＯ１からの出力信号は、カウンタ４のクロック入力端Ｔに入力されており、カウンタ４はＢＡＳＥ−ＶＣＯ１の発振回数を計数することができる。

すなわち、ＢＡＳＥ−ＶＣＯ１の電圧制御信号としてアナログ信号たる入力電圧ＶｉｎがＢＡＳＥ−ＶＣＯ１に与えられる。そして、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期Ｔbaseは制御される。

入力電圧Ｖｉｎが高いほどＢＡＳＥ−ＶＣＯ１が高速動作をするため、その周期Ｔbaseが小さくなる。周期Ｔbaseが小さければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は多くなる。一方、入力電圧Ｖｉｎが低いほどＢＡＳＥ−ＶＣＯ１が低速動作をするため、その周期Ｔbaseが大きくなる。周期Ｔbaseが大きければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は少なくなる。

よって、所定の期間（＝１サンプリング周期）中にＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数すれば、その計数値の大小がアナログ信号たる入力電圧Ｖｉｎの大小を示し、計数値そのものがアナログ信号たる入力電圧Ｖｉｎのデジタル信号への変換値に相当することになる。この計数値を出力すれば、Ｖ−Ｆ変換を利用したＡＤ変換が実現できる。なお、ＡＤコンバータの分解能はＢＡＳＥ−ＶＣＯ１の発振周波数とサンプリング周波数とを用いて、ＡＤ分解能＝log₂ (ＢＡＳＥ−ＶＣＯ１の発振周波数／サンプリング周波数)として求められる。よって、例えばＢＡＳＥ−ＶＣＯ１の発振周波数＝５０［MHz］、サンプリング周波数＝４４［kHz］の場合、分解能は１０bitと算出される。

しかし、上記課題にて述べたように、ＢＡＳＥ−ＶＣＯ１のパルス信号をカウントするだけでは、パルス信号に含まれるパルス数がそもそも少ない場合等において、カウンタ４における計数値にほとんど変動が見られず、高精度なＡＤ変換を行うことができない。

より具体的には、例えば入力電圧Ｖｉｎが４［Ｖ］以上５［Ｖ］未満のときにＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数が４個であり、入力電圧Ｖｉｎが３［Ｖ］以上４［Ｖ］未満のときには１サンプリング周期中のパルス数が３個であるとすれば、入力電圧Ｖｉｎが４．２［Ｖ］であっても４．８［Ｖ］であっても、計数されるパルス数は４個とされるし、入力電圧Ｖｉｎが３．５［Ｖ］であっても３．９［Ｖ］であっても、計数されるパルス数は３個とされる、ということである。

すなわち、パルス数を計数してＡＤ変換を行う場合、計数するパルス数の小数部分まで区別することができないので、４．２［Ｖ］と４．８［Ｖ］のようにアナログ電圧において微小な相違を有するにも拘らず、いずれの場合も変換後のデジタル信号においては“４”との数値が出力されてしまうのである。もちろん、Ｖ−Ｆ変換の変換周波数を高める、すなわち、ＢＡＳＥ−ＶＣＯ１の発振周波数を高める（上記数値例の場合、例えば４［Ｖ］以上５［Ｖ］未満のときのパルス数を４０〜４９個のように高める）ことができれば、ＡＤ変換の高精度化は可能である（上記数値例の場合、例えば４２個と４８個のように区別可能である）。しかし、上述の如く、変換周波数を容易に高めることはできない。

そこで、本発明では、ＢＡＳＥ−ＶＣＯ１に対して周期差を有するＪＡＷ−ＶＣＯ２を用意し、両ＶＣＯ出力の位相差を計測してＢＡＳＥ−ＶＣＯ１の周期Ｔbase未満のＶ−Ｆ変換値を求める。Ｖ−Ｆ変換を利用したＡＤ変換において変換精度を高めるということは、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数では計数しきれない、計数の小数部分を計測するということであり、このパルス数の小数部分計測のために、本願においてＪＡＷ−ＶＣＯ２を採用するのである。

なお、アナログ信号たる入力電圧Ｖｉｎは、ＪＡＷ−ＶＣＯ２の電圧制御信号としても機能する。そして、入力電圧ＶｉｎによりＪＡＷ−ＶＣＯ２の周期Ｔjawも制御される。ここで、周期Ｔbaseと周期Ｔjawとの比をＡ：Ｂ（Ａ≠Ｂ）とすると、このＡ：Ｂの比を保ったまま、入力電圧Ｖｉｎにより周期ＴbaseおよびＴjawの各値は制御される。

本発明では、出力すべきデジタル信号の上位ビットについては、ＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数に基づいて算出する。一方、デジタル信号の下位ビットについては、デジタル信号のサンプリング周期を示すサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１のパルス信号の位相とＪＡＷ−ＶＣＯ２のパルス信号の位相とが一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて算出する。

周期ＴbaseおよびＴjawを異なる値としておくと、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の２つのＶＣＯの発振出力の位相が一定間隔で一致する。この間隔をＭとする。ＢＡＳＥ−ＶＣＯ１については、自走によりその出力パルス信号の発振を開始させる。一方、ＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化に伴って発振開始させる。すなわち、このＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化と同時に発振を開始させ、サンプリング信号Ｐｓの活性化時点をＪＡＷ−ＶＣＯ２の発振起点とする。

図２は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との一例を示すタイミングチャートである。図２では、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時であって、また、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは８：９である。

また、図３は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との他の一例を示すタイミングチャートである。図３でも、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時である場合を示しているが、図３では、ＢＡＳＥ−ＶＣＯ１のパルス数８個に対してＪＡＷ−ＶＣＯ２のパルス数が９個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは９：８である。

本発明においては、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２との間での周期差を、図２のようにＪＡＷ−ＶＣＯ２の周期Ｔjawが大きくなるように設定しても良いし、図３のようにＢＡＳＥ−ＶＣＯ１の周期Ｔbaseが大きくなるように設定しても良い。ただし、ＪＡＷ−ＶＣＯ２の周期ＴjawをＢＡＳＥ−ＶＣＯ１の周期Ｔbaseよりも大きくする方が、両ＶＣＯ出力の位相差の検出が容易となるので、以下では、図２のように、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を例に採って、説明を行う。

図４は、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２とを用いることで周期Ｔbase未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。

Ｖ−Ｆ変換を利用したＡＤコンバータで生成されるべきデジタル値は、サンプリング信号Ｐｓの１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数及び小数を含めた総パルス数である。図４を参照すれば、サンプリング信号Ｐｓの第１番目におけるサンプリング周期内には、サンプリング信号Ｐｓの活性化時点（すなわちサンプリング周期内の初頭）からサンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）までの小数（丸１）、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までのＢＡＳＥ−ＶＣＯ１のパルス数（正の数、丸２）、および、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最後のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までの小数（丸３）、という３部分が含まれていることが分かる。

図４のうち、正の数たる丸２の部分については従来技術と同様、ＢＡＳＥ−ＶＣＯ１のパルス数を計数することで求めることができる。一方、本発明では、従来技術では求められなかった図４の小数たる丸１および丸３の部分をも計数可能となる。

図４の丸１の部分は、周期Ｔbaseと周期Ｔjawとの周期差をＴdiffとすると、例としてＴdiff×５の期間となっている。また、丸３の部分は、例としてＴdiff×７の期間となっている。なお、周期差Ｔdiffは、図２に示されているように、Ｔbase＝Ａ×Ｔdiff＝８×Ｔdiff、および、Ｔjaw＝Ｂ×Ｔdiff＝９×Ｔdiffとの関係を満たしている。よって、図４の丸１の部分は、周期Ｔbaseの５／８の期間となっている。また、図４の丸３の部分は、Ｔdiff×７の期間、すなわち、周期Ｔbaseの７／８の期間となっている。

図４の丸１乃至丸３の部分を全て足せば、その値が１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数及び小数を含めた総パルス数となる。すなわち、この値が、より高精度化されたＡＤ変換値となる。図４における最初のサンプリング周期においては、丸１の部分＝５／８、丸２の部分＝３、丸３の部分＝７／８であるので、丸１乃至丸３の総計は正の数４と小数４／８となる。同様に、図４における二回目のサンプリング周期においては、丸１の部分＝１／８、丸２の部分＝４、丸３の部分＝４／８であるので、丸１乃至丸３の総計は正の数４と小数５／８となる。同様に、図４における三回目のサンプリング周期においては、丸１の部分＝４／８、丸２の部分＝４、丸３の部分＝０／８であるので、丸１乃至丸３の総計は正の数４と小数４／８となる。

ここで、最初のサンプリング周期に示したように、丸１と丸３の部分が小数であっても、両者の合計に桁上がりが発生することがある。この場合、丸２の部分だけを用いてパルス数の判定を行うわけにはいかない。そこで、このような桁上がりも含めた計数方法が必要となる。以下に、その方法を説明する。

まず、Ｎ回目のサンプリングにおいて、丸１にあたる部分については、Ｎ−１回目のサンプリングにおける丸３の数値を用いて、（１−［丸３の数値］）として計算できる。例えば、図４における最初のサンプリング周期においては、丸１の部分＝１−３／８＝５／８として計算でき、二回目のサンプリング周期においては、丸１の部分＝１−７／８＝１／８として、三回目のサンプリング周期においては、丸１の部分＝１−４／８＝４／８として、それぞれ計算できる。

そして、Ｎ回目のサンプリングにおいて、丸１乃至丸３の総計は、ＢＡＳＥ−ＶＣＯ１のＮ＋１回目のサンプリングにおける計数値にＮ回目の丸３の部分の小数値を加えた値と、ＢＡＳＥ−ＶＣＯ１のＮ回目のサンプリングにおける計数値にＮ−１回目の丸３の部分の小数値を加えた値との差により計算することができる。

例えば、図４における最初のサンプリング周期においては、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”および最初のサンプリング周期における丸３の部分の小数値“７／８”の総計から、最初のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１”およびその１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）における丸３の部分の小数値“３／８”の総計を差し引くことによって、（５＋７／８）−（１＋３／８）＝４＋４／８と計算できる。

同様にして、図４における二回目のサンプリング周期においては、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”および二回目のサンプリング周期における丸３の部分の小数値“４／８”の総計から、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”およびその前のサンプリング周期における丸３の部分の小数値“７／８”の総計を差し引くことによって、（１０＋４／８）−（５＋７／８）＝４＋５／８と計算でき、三回目のサンプリング周期においては、四回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１５”および三回目のサンプリング周期における丸３の部分の小数値“０／８”の総計から、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”およびその前のサンプリング周期における丸３の部分の小数値“４／８”の総計を差し引くことによって、（１５＋０／８）−（１０＋４／８）＝４＋４／８と計算できる。

すなわち、１サンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の計数値と丸３の部分の小数値とのペアを生成し、Ｎ＋１回目のペアの値からＮ回目のペアの値を減じることで、高精度にＡＤ変換されたデジタル値を生成することができる。そして、このように差分を計算することにより、ＡＤコンバータが有する入力電圧に対するデジタル値の変換誤差を低減する効果もある。Ｎ＋１回目のペアの有する誤差とＮ回目のペアの有する誤差とが同じ量であるので、減算により誤差が帳消しとなるからである。

次に、図４における丸３の数値の算出方法について述べる。図４のうち、小数たる丸３の部分を求めるには、サンプリング開始時の直前のＢＡＳＥ−ＶＣＯ１の活性化時点と、サンプリング開始時点との間の位相差を計測すればよい。

例えば、図４におけるサンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの最初の活性化の直前のＢＡＳＥ−ＶＣＯ１の活性化時点は、第“１”番目のパルスの発振時点であり、サンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの発振時点より周期Ｔbaseの３／８の期間だけ遅れた位置に存在する。この３／８との数値は、丸１の期間たる５／８の補数にあたる。

ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの最初の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図２を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの３／８の期間だけ遅れた位置に存在するのは、ズレ量“３”と示されたパルスＰ３である。

図２において、この、ズレ量“３”と示されたパルスＰ３の立ち上がりをＪＡＷ−ＶＣＯ２の発振開始時点とみなせば、パルスＰ３から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、５個である。この数値は、最初のサンプリング周期における丸１の期間たる５／８の分子“５”に相当する。また、この５／８との数値は、その１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）における丸３の期間たる３／８の補数にあたる。

すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて、Ｎ＋１回目のサンプリングにおける丸１の期間、および、Ｎ回目のサンプリングにおける丸３の期間としての、周期Ｔbase未満の小数部分を計測することができる。

図４の最初のサンプリング周期における丸３の部分を求めるには、次の第２回目のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相一致時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス数を計数して、第２回目のサンプリング信号Ｐｓにおける小数たる丸１の部分を上記と同様に求め、１よりその値を差し引けばよい。

図４におけるサンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの発振時点より周期Ｔbaseの７／８の期間だけ遅れた位置に存在する。この７／８との数値は、第２回目のサンプリング周期の初頭に位置する小数の期間たる１／８の補数にあたる。

ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの第２回目の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図２を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの７／８の期間だけ遅れた位置に存在するのは、ズレ量“７”と示されたパルスＰ７である。

図２において、この、ズレ量“７”と示されたパルスＰ７から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、１個である。この数値は、第２回目のサンプリング周期における丸１の期間たる１／８の分子に相当する。また、この１／８との数値は、その１つ前のサンプリング周期（最初のサンプリング周期）における丸３の期間たる７／８の補数にあたる。

すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号のパルス数を計数することにより、そのパルス数に基づいて、周期Ｔbase未満の小数部分（Ｎ＋１回目のサンプリングにおける丸１の期間、および、Ｎ回目のサンプリングにおける丸３の期間）を計測することができる。

上記を一般的に説明すると、以下のようになる。Ｔbase：Ｔjaw＝Ａ：Ｂなので、Ｔjaw／Ｔbase＝Ｂ／Ａ、よってＴjaw・Ａ＝Ｔbase・Ｂ＝Ｍとなり、ＪＡＷ−ＶＣＯ２の出力パルス信号の周期ＴjawのＡ周に対して、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の周期ＴbaseのＢ周目ごとに、２つのＶＣＯの位相が一致する。

ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れた場合を考える。この遅延を伴って、ＪＡＷ−ＶＣＯ２の出力パルス信号がＸ回発振した時、図２を参照すれば、Ｔjaw・(Ａ−Ｘ)＋Ｔdiff・Ｘ = Ｔjaw・Ａ−(Ｔjaw−Ｔdiff)・Ｘ＝Ｔjaw・Ａ−Ｔbase・Ｘ＝Ｔbase・(Ｂ−Ｘ)と表せる。よって、両ＶＣＯの位相が一致するまでのパルス信号の計数値は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号を用いての計数でＢ−Ｘ、ＪＡＷ−ＶＣＯ２の出力パルス信号を用いての計数でＡ−Ｘとなる。

なお、Ｔbase＝Ｔdiff・Ａより、Ｘの最大値ＸmaxはＡ−１である。Ｘ＝ＡとなるとＸ＝０の場合と区別できないからである。最大値Ｘmaxの値が大きいほど、ＡＤ変換の分解能は高くなる。また、ＴbaseやＴjawの数値例としては例えば、Ｔbase＝３２［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝３４［nsec］としたり、Ｔbase＝１６［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝１８［nsec］とすればよい。前者の場合はＡ：Ｂ＝１６：１７となり、後者の場合はＡ：Ｂ＝８：９となる。

次に、図１のＡＤコンバータの動作について、図５を用いて説明する。図５は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。まず、ＢＡＳＥ−ＶＣＯ１の出力パルス信号は自走により発振し、カウンタ４はその発振数を計数する。図５においては、カウンタ４の計数値が“８”〜“２３”まで変化する様子が示されている。

ＪＡＷ−ＶＣＯ２には、サンプリング信号Ｐｓが入力される。そして、ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化に伴って発振を開始する。なお、ＢＡＳＥ−ＶＣＯ１の発振出力の周期ＴbaseとＪＡＷ−ＶＣＯ２の発振出力の周期Ｔjawとの比Ａ：Ｂは、図２の場合と同様、８：９とされている。

上位桁算出部たるカウンタ４および第１レジスタ５は、サンプリング信号Ｐｓのサンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振の開始から現在のサンプリング信号Ｐｓの活性化時点までにおけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を上位桁（図１では“上位ビット”と表示）として算出する。具体的には、第１レジスタ５のデータ入力端Ｄにはカウンタ４の出力が与えられ、第１レジスタ５のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第１レジスタ５はサンプリング信号Ｐｓの活性化時点におけるカウンタ４の出力値を保持する。

図５においては、カウンタ４の計数値が“１０”のときにサンプリング信号Ｐｓが活性化しているので、第１レジスタ５には“１０”の情報が保持される。すなわち、第１レジスタ５は、１サンプリング周期ごとにサンプリング信号Ｐｓの活性化時点におけるカウンタ４のパルス数を保持して、上位桁として出力する。

一方、下位桁算出部たる、第３レジスタ１０並びに第２および第３減算器１１，１２は、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいて、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図４の丸３の部分）を、下位桁（図１では“下位ビット”と表示）として算出する。

位相差判定回路３は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相の一致を検出し、検出時にその出力を活性化させる回路である。位相差判定回路３は、一般的なＳ−Ｒ（Set-Reset）フリップフロップ回路にて構成される。また、動作制御回路９は、サンプリング信号Ｐｓの活性化に伴ってその出力Ｓ１を活性化し、位相差判定回路３におけるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致検出に伴って、その出力Ｓ１を非活性化する回路である。動作制御回路９も、一般的なＳ−Ｒフリップフロップ回路にて構成される。

第３レジスタ１０のデータ入力端Ｄにはカウンタ４の出力が与えられ、第３レジスタ１０のクロック入力端ＴにはＢＡＳＥ−ＶＣＯ１の出力パルス信号が与えられている。また、第３レジスタ１０のイネーブル入力端enablには、動作制御回路９からの出力Ｓ１が与えられる。

第３レジスタ１０は、イネーブル入力端enablにおける信号がＨｉからＬｏｗへと切り替わった時にワンショット的に動作可能となり、かつ、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振に伴って、第３レジスタ１０はＢＡＳＥ−ＶＣＯ１の出力パルス信号の立ち上がり時点におけるカウンタ４の出力値を保持する。

図５においては、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れたときの各場合（Ｘ＝０〜７）を、Delay0〜Delay7として示している。

いま、Ｘ＝４とすると、カウンタ４の計数値が“１５”のときに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相が一致する。よって、このときＢＡＳＥ−ＶＣＯ１の出力パルス信号は立ち上がり、かつ、イネーブル入力端enablにおける信号Ｓ１がＨｉからＬｏｗへと切り替わるので、第３レジスタ１０は、カウンタ４の出力するパルス数“１５”を保持する。

下位桁算出部の他の構成要素たる第２減算器１１は、第３レジスタ１０に保持された計数値“１５”から第１レジスタ５に保持された計数値“１０”を差し引く。よって、第２減算器１１の出力値は、この場合、１５−１０＝“５”となる。なお、第２減算器１１の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第３レジスタ１０での保持値が“１９”となるため、その値は１９−１０＝“９”となり、Delay7の場合は第３レジスタ１０での保持値が“１２”となるため、その値は１２−１０＝“２”となる。

そして、下位桁算出部の他の構成要素たる第３減算器１２は、所定の数値“９”（この“９”との数値は、比Ａ：Ｂ＝８：９の“９”からである）から第２減算器１１で算出された値“５”を差し引く。よって、第３減算器１２の出力値は、Ｘ＝４の場合、９−５＝“４”となる。この第３減算器１２の出力値が、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図４の丸３の部分）、すなわち下位桁となる。

なお、第３減算器１１の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第２減算器１１の値が“９”となるため、その値は９−９＝“０”となり、Delay7の場合は第２減算器１１の値が“２”となるため、その値は９−２＝“７”となる。

上下桁合成部６は、第１レジスタ５から出力される上位桁の情報、および、第３減算器１１から出力される下位桁の情報を合成して、合成値を生成する。具体的には、上下桁合成部６は例えばシフトレジスタで構成され、その下位ビット側に下位桁の情報を保持し、その上位ビット側に上位桁の情報を保持する。この下位ビット側が、図４の丸３の部分の小数値に相当し、上位ビット側が、図４のサンプリング信号Ｐｓ活性化時点でのＢＡＳＥ−ＶＣＯ１の計数値に相当する。

上記図５においてＸ＝４の場合、上位桁は“１０”であり、下位桁は“４”であるため、上下桁合成部６における合成値は“１０＋４／８”となる。この合成値が、サンプリング信号Ｐｓの活性化時に第２レジスタ７に保持される。

第２レジスタ７のデータ入力端Ｄには上下桁合成部６の出力が与えられ、第２レジスタ７のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第２レジスタ７は、Ｎ回目のサンプリング時における合成値“１０＋４／８”を保持する。なお、合成値“１０＋４／８”の保持前は、第２レジスタ７にはＮ−１回目のサンプリング時における合成値として“５＋７／８”の情報が保持されている。これらの値は、図４における二回目のサンプリング周期における各数値に対応している。

そして、第１減算器８は、現在より一つ前のサンプリング周期（Ｎ−１回目のサンプリング周期）における第２レジスタ７の保持値“５＋７／８”と、現在の合成値“１０＋４／８”との差分値“４＋５／８”を、上位ビットおよび下位ビットで構成されるデジタル信号として出力する。

本発明においては、Ａ：Ｂの比を保ったまま、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期ＴbaseおよびＪＡＷ−ＶＣＯ２の周期Ｔjawの各値が制御される。２つのＶＣＯのアナログ入力電圧Ｖｉｎに対する感度が例えば１次式であれば、両ＶＣＯの周期差Ｔdiffの感度もまた１次式である。そして、この周期差Ｔdiffが、下位ビットの最小分解能に相当する。アナログ入力電圧Ｖｉｎに応じて周期Tbaseの幅は変化するが、周期差Ｔdiffの幅も同じ感度で変化するため、Ｔbase／Ｔdiffの値はアナログ入力電圧Ｖｉｎの値に関わらず一定となり、下位ビットの分解能はアナログ入力電圧Ｖｉｎに関わらず一定となる。

図６は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の詳細構成を示す回路図である。図６に示すとおり、ＢＡＳＥ−ＶＣＯ１は、二入力ＮＡＮＤ回路Ｇ１ａ，Ｇ２ａおよびインバータＧ３ａ〜Ｇ９ａを備える。これらの二入力ＮＡＮＤ回路Ｇ１ａ，Ｇ２ａおよびインバータＧ３ａ〜Ｇ９ａは、リング状に直列接続された奇数段の複数の反転回路として機能する。

また、ＪＡＷ−ＶＣＯ２も、二入力ＮＡＮＤ回路Ｇ１ｂ，Ｇ２ｂおよびインバータＧ３ｂ〜Ｇ９ｂを備える。これらの二入力ＮＡＮＤ回路Ｇ１ｂ，Ｇ２ｂおよびインバータＧ３ｂ〜Ｇ９ｂもまた、リング状に直列接続された奇数段の複数の反転回路として機能する。

ＢＡＳＥ−ＶＣＯ１の備える反転回路の数と、ＪＡＷ−ＶＣＯ２の備える反転回路の数とは同数である。また、インバータＧ３ａ〜Ｇ９ａ，Ｇ３ｂ〜Ｇ９ｂのいずれにも、電圧制御信号として機能する入力電圧Ｖｉｎが入力される。この入力電圧Ｖｉｎは、インバータＧ３ａ〜Ｇ９ａ，Ｇ３ｂ〜Ｇ９ｂを構成するＣＭＯＳ回路（詳細構成は図示せず）の一端に電源電位として与えられる。なお、インバータＧ３ａ〜Ｇ９ａ，Ｇ３ｂ〜Ｇ９ｂを構成するＣＭＯＳ回路の他端は接地される。

ＪＡＷ−ＶＣＯ２内初段の反転回路として機能する二入力ＮＡＮＤ回路Ｇ１ｂの二入力端には、最終段の反転回路として機能するインバータＧ９ｂの出力が共通して与えられる。ＪＡＷ−ＶＣＯ２内二段目の反転回路として機能する二入力ＮＡＮＤ回路Ｇ２ｂの一方入力端には、二入力ＮＡＮＤ回路Ｇ１ｂの出力が与えられ、その他方入力端にはサンプリング信号Ｐｓが与えられる。このサンプリング信号Ｐｓが活性化することにより、ＪＡＷ−ＶＣＯ２は発振を開始する。そして、二入力ＮＡＮＤ回路Ｇ２ｂの出力は、ＪＡＷ−ＶＣＯ２内三段目の反転回路として機能するインバータＧ３ｂの入力端に与えられ、以降のインバータＧ４ｂ〜Ｇ９ｂの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータＧ９ｂの出力は、位相差判定回路３に出力され、ＪＡＷ−ＶＣＯ２の出力パルス信号として機能する。

一方、ＢＡＳＥ−ＶＣＯ１内初段の反転回路として機能する二入力ＮＡＮＤ回路Ｇ１ａの一方入力端には、最終段の反転回路として機能するインバータＧ９ａの出力が与えられるものの、その他方入力端には、最終段より偶数段手前の反転回路、より具体的には例えばインバータＧ７ａの出力が与えられる。そして、ＢＡＳＥ−ＶＣＯ１内二段目の反転回路として機能する二入力ＮＡＮＤ回路Ｇ２ａの一方入力端には、二入力ＮＡＮＤ回路Ｇ１ａの出力が与えられ、その他方入力端には電源電位ＶＤＤが与えられる。この電源電位ＶＤＤが常に与えられることで、二入力ＮＡＮＤ回路Ｇ２ａは実質的にインバータとして機能する。そして、二入力ＮＡＮＤ回路Ｇ２ａの出力は、ＢＡＳＥ−ＶＣＯ１内三段目の反転回路として機能するインバータＧ３ａの入力端に与えられ、以降のインバータＧ４ａ〜Ｇ９ａの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータＧ９ａの出力は、位相差判定回路３、カウンタ４および第３レジスタ１０に出力され、ＢＡＳＥ−ＶＣＯ１の出力パルス信号として機能する。

なお、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれをも、二入力ＮＡＮＤ回路およびインバータという同一・同数の構成要素で構成しているのは、両ＶＣＯにおけるゲート遅延特性をそろえるためである。

図７は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の動作を示すタイミングチャートである。図中、Ｇ１ａ〜Ｇ９ａと示されているのは、ＢＡＳＥ−ＶＣＯ１内の各段の出力するパルス信号である。また、図中、Ｇ２ｂと示されているのは、ＪＡＷ−ＶＣＯ２内の二入力ＮＡＮＤ回路Ｇ２ｂの出力するパルス信号である。

図７の最上段に示されたパルス信号Ｇ２ａ，Ｇ２ｂを例にとると、ＪＡＷ−ＶＣＯ２の出力たるパルス信号Ｇ２ｂにおいては、そのＬｏｗ期間およびＨｉｇｈ期間がともに、ＪＡＷ−ＶＣＯ２の備える反転回路の段数たる９段分の遅延に相当する期間となっている。一方、ＢＡＳＥ−ＶＣＯ１の出力たるパルス信号Ｇ２ａにおいては、そのＬｏｗ期間は、ＢＡＳＥ−ＶＣＯ１の備える反転回路の段数たる９段分の遅延に相当する期間になっているものの、そのＬｏｗ期間はＢＡＳＥ−ＶＣＯ１の備える反転回路の段数たる９段分よりは二段分少ない７段分の遅延に相当する期間となっている。これにより、パルス信号Ｇ２ａの周期とＧ２ｂの周期との比は、１６：１８＝８：９となる。

このことについて、パルス信号Ｇ１ａを用いて説明する。パルス信号Ｇ１ａは８段目のインバータＧ８ａのパルス信号Ｇ８ａから二段分の遅延を経て活性化・非活性化する。図７においては、パルス信号Ｇ１ａのパルス遷移としてＨｉからＬｏｗへ変動する様子が示されている。

この遷移は順次、後段の回路へと伝達される。そして、インバータＧ７ａに遷移が伝達され、そのパルス信号Ｇ７ａがＨｉからＬｏｗへと変動すると、二入力ＮＡＮＤ回路Ｇ１ａの一方入力端にインバータＧ７ａの出力が与えられていることから、パルス信号Ｇ１ａはＬｏｗからＨｉへと変動する。

その後、パルス信号Ｇ１ａの遷移が順次、後段の回路へと伝達され、インバータＧ９ａに到達する。すると、そのパルス信号Ｇ９ａがＬｏｗからＨｉへと変動することに伴って、パルス信号Ｇ１ａはＨｉからＬｏｗへと変動する。そして、以降も各段において同様の信号の遷移が生じる。

このようにすれば、図７のタイミングチャートに示されているように、ＪＡＷ−ＶＣＯ２の出力パルス信号を９段分の遅延に相当する周期としつつ、ＢＡＳＥ−ＶＣＯ１出力パルス信号を８段分の遅延に相当する周期とすることができる。すなわち、ＢＡＳＥ−ＶＣＯ１の発振出力の周期ＴbaseとＪＡＷ−ＶＣＯ２の発振出力の周期Ｔjawとの比Ａ：Ｂを、８：９と設定することができる。

なお、例えば図３のように、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂを９：８に設定したい場合には、図６においてＢＡＳＥ−ＶＣＯ１の回路構成とＪＡＷ−ＶＣＯ２の回路構成とを入れ替えればよいし、また、比Ａ：Ｂを８：９以外の他の比率（例えば６：９や４：９など）に設定したい場合には、最終段より偶数段手前の反転回路の出力を取り出す際の偶数段値を多めにとればよい。一方、比Ａ：Ｂを７：９等、奇数の比としたい場合には、最終段のパルス信号を与える代わりに、ＢＡＳＥ−ＶＣＯ１の奇数段のパルス信号（例えばＧ７ａ）を初段の二入力ＮＡＮＤ回路Ｇ１ａの両入力端に単純に与えるだけでよい。また、二入力ＮＡＮＤ回路Ｇ１ａ，Ｇ１ｂに代わって、二入力ＮＯＲ回路を採用しても良い。その他にも、二入力ＮＡＮＤ回路Ｇ１ａ，Ｇ１ｂに代わってインバータを採用し、インバータＧ７ａ，Ｇ９ａをオープンコレクタあるいはオープンドレインとし、インバータＧ７ａ，Ｇ９ａの出力を結合して、二入力ＮＡＮＤ回路Ｇ１ａの代わりに採用されたインバータの入力に与える、いわゆるワイアードＯＲの構成を採っても良い。

すなわち、上述のように、二入力ＮＡＮＤ回路Ｇ１ａ、または、その代わりに採用される二入力ＮＯＲ回路の一方入力端に、最終段の反転回路Ｇ９ａの出力を与え、二入力ＮＡＮＤ回路Ｇ１ａ、または、その代わりに採用される二入力ＮＯＲ回路の他方入力端に、最終段より偶数段手前の反転回路（例えばＧ７ａ）の出力を与えると、ＢＡＳＥ−ＶＣＯ１の出力パルス信号は、ＪＡＷ−ＶＣＯ２の出力パルス信号よりも所定段数（例えば１段）少ない偶数段（８段）の反転回路を含むＶＣＯと同じ周期で発振する。よって、ＢＡＳＥ−ＶＣＯ１の反転回路を奇数段としてリング発振を確実に発生させつつ（偶数段の場合は、遅延段におけるＨｉ，Ｌｏｗの伝達が凍り付いてしまうことがある）、二入力ＮＡＮＤ回路Ｇ１ａ、または、その代わりに採用される二入力ＮＯＲ回路のの他方入力端に出力が与えられる反転回路を最終段寄りに選択することで、ＢＡＳＥ−ＶＣＯ１の周期ＴbaseとＪＡＷ−ＶＣＯ２の周期Ｔjawとの差を目的の値に設定することができる。この周期Ｔbaseと周期Ｔjawとの差が、デジタル信号の下位ビットの最小分解能に相当するので、高精度にＡＤ変換を行うことが可能となる。

なお、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の構成方法は、必ずしも上記手法に限られるものではない。上記手法以外にも例えば、リング状に接続された同数のインバータでＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２を構成しつつも、インバータを構成するＣＭＯＳトランジスタの面積比を両ＶＣＯ間で８：９とする、等の手法を採用しても良い。

本実施の形態に係る発明によれば、デジタル値算出部（位相差判定回路３、上位桁算出部（カウンタ４および第１レジスタ５）、上下桁合成部６、第２レジスタ７、第１減算器８、動作制御回路９、並びに、下位桁算出部（第３レジスタ１０、第２および第３減算器１１，１２））が、サンプリング周期内に含まれたＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいて、デジタル信号の上位ビットを算出し、かつ、サンプリング信号の活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいて、デジタル信号の下位ビットを算出する。周期Ｔbaseと周期Ｔjawとは異なるため、サンプリング信号Ｐｓの活性化時点から両ＶＣＯの出力パルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数は、周期Ｔbase未満のＶ−Ｆ変換値となっており、高精度にＡＤ変換を行うことが可能な、Ｖ−Ｆ変換を利用したＡＤコンバータが得られる。

また、デジタル値算出部が、上位桁算出部（カウンタ４および第１レジスタ５）と、下位桁算出部（第３レジスタ１０並びに第２および第３減算器１１，１２）と、上下桁合成部６と、第２レジスタ７と、第１減算器８とを備え、現在より一つ前のサンプリング周期における第２レジスタ７の保持値と、現在の合成値との差分値を、デジタル信号として出力する。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。

そして、上位桁算出部がカウンタ４と第１レジスタ５とを備え、下位桁算出部が第３レジスタ１０を備え、下位桁算出部が、サンプリング周期ごとに、第３レジスタ１０に保持されたパルス数と第１レジスタ５に保持されたパルス数との差に基づいて位相差を算出する。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。

なお、算出される下位ビット（下位桁）の最大値が、上記の“０”〜“７”のように二のべき乗値から一を差し引いた値であれば、下位ビットを二進法以外の進法に変換せずに出力することができ、回路構成が簡易となる。もし、下位ビットの最大値が二のべき乗値から一を差し引いた値でなければ、二進法以外の進法に変換する必要があり、その場合はlog₂((出力ビット数)／Ａ）の演算回路が必要となる。

＜実施の形態２＞
本実施の形態は、実施の形態１に係るＡＤコンバータの変形例であって、実施の形態１における下位桁算出部を、第３レジスタ１０、第２および第３減算器１１，１２で構成する代わりに、一つのダウンカウンタで構成するものである。

図８は、本実施の形態に係るＡＤコンバータを示す図である。図８に示すように、本実施の形態においてはダウンカウンタ１３が、第３レジスタ１０、第２および第３減算器１１，１２に代わって採用されている。なお、図８においては、下位桁算出部がダウンカウンタ１３で構成されている点以外、図１の装置構成と同じである。

ダウンカウンタ１３は、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間の、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振に対応して計数する。より具体的には、ダウンカウンタ１３のクロック入力端Ｔには、ＪＡＷ−ＶＣＯ２の出力パルス信号が与えられ、そのイネーブル入力端enablには、動作制御回路９からの出力Ｓ１が与えられる。また、リセット入力端clrには、サンプリング信号Ｐｓが与えられる。

ダウンカウンタ１３は、イネーブル入力端enablにおける信号がＬｏｗからＨｉへと切り替わった時に計数が可能となり、クロック入力端ＴでのＪＡＷ−ＶＣＯ２の出力パルス信号の発振に伴って、数値を減少させてゆく計数を行い、イネーブル入力端enablにおける信号がＨｉからＬｏｗへと切り替わった時に計数を停止する。

図９は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。このタイミングチャートも、図５に示したタイミングチャートと同様、カウンタ４の計数値が“８”〜“２３”まで変化する様子を示し、第１減算器８が、現在より一つ前のサンプリング周期（Ｎ−１回目のサンプリング周期）における第２レジスタ７の保持値“５＋７／８”と、現在の合成値“１０＋４／８”との差分値“４＋５／８”を、上位ビットおよび下位ビットで構成されるデジタル信号として出力するケースを示している。

ダウンカウンタ１３は、動作制御回路９からの出力Ｓ１がＬｏｗからＨｉへと切り替わった後、初めてのＪＡＷ−ＶＣＯ２の出力パルス信号の発振（パルス立ち上がり）に伴ってその計数初期値を“７”とし、その後順次、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振に伴って、計数値を“１”ずつ減少させてゆく。

いま、Ｘ＝４とすると、カウンタ４の計数値が“１１”のときに、初めてのＪＡＷ−ＶＣＯ２の出力パルス信号の発振が現れれるので、ダウンカウンタ１３は、その計数値を“７”とする。その後、カウンタ４の計数値が“１５”のときに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相が一致する。よって、このときイネーブル入力端enablにおける信号Ｓ１がＨｉからＬｏｗへと切り替わるので、ダウンカウンタ１３は、その計数を停止する。この場合、ダウンカウンタ１３の計数値は“４”で停止することとなる。

このダウンカウンタ１３での計数停止時の値は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図４の丸３の部分）、すなわち下位桁となっている。例えばDelay0の場合はダウンカウンタ１３での計数停止時の値が“０”となるため、下位桁算出部から出力される下位桁の値は“０”となり、Delay7の場合はダウンカウンタ１３での計数停止時の値が“７”となるため、下位桁算出部から出力される下位桁の値は“７”となる。そして、ダウンカウンタ１３は、リセット入力端clrにおけるサンプリング信号ＰｓがＨｉからＬｏｗへと切り替わった時に計数値をリセットする。

その他の点の動作については、実施の形態１に係るＡＤコンバータと同様のため、説明を省略する。

このように、下位桁算出部を構成するダウンカウンタ１３が、サンプリング周期ごとに、その計数値に基づいて、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差を算出するので、簡単な回路構成で本実施の形態に係る発明を構成可能である。

なお、本実施の形態においては、デジタル信号の下位ビットの算出を、実施の形態１のようにサンプリング信号の活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいてではなく、サンプリング信号の活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれるＪＡＷ−ＶＣＯ２の出力パルス信号のパルス数に基づいて行っている。

このように、下位ビットの算出は、実施の形態１のように、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいても行えるし、本実施の形態のように、ＪＡＷ−ＶＣＯ２の出力パルス信号のパルス数に基づいても行える。

なお、上記においては、下位桁算出部をダウンカウンタ１３のみで構成していたが、必ずしもこのような構成をとる必要はなく、例えば下位桁算出部を、ダウンカウンタ１３に加えて、同様の信号が入力されるクロック入力端Ｔ、イネーブル入力端enablおよびリセット入力端clrを有するアップカウンタ（図示せず）で構成してもよい。

そして、このアップカウンタを“１”〜“８”まで計数可能としておけば、ダウンカウンタ１３の出力値については、Ｎ−１回目のサンプリング周期における図４の丸３の部分の小数値として利用でき、アップカウンタの出力値については、Ｎ回目のサンプリング周期における図４の丸１の部分の小数値として利用できる。この場合は、合成値生成部６、第２レジスタ７および第１減算器８の構成も変更して、１サンプリング周期における図４の丸１ないし丸３のいずれの部分の情報も保持可能として、１サンプリング周期における図４の丸１ないし丸３の各部分を加算可能としておけばよい。なお、丸２の部分は第１レジスタ５のサンプリング周期間での差分を演算することにより、容易に得られる。

＜実施の形態３＞
本実施の形態は、実施の形態２に係るＡＤコンバータの変形例であって、実施の形態２において、周期Ｔbaseと周期Ｔjawとのキャリブレートが可能な周期調整回路を追加したものである。

図１０は、本実施の形態に係るＡＤコンバータを示す図である。図１０に示すように、本実施の形態においては、周期調整回路１４および加算器１４１が追加されている。なお、図１０においては、周期調整回路１４および加算器１４１が追加されている点以外、図８の装置構成と同じである。

図１１は、周期調整回路１４の必要性を示すタイミングチャートである。図１１において、信号ＪＡＷ＿ＶＣＯ（Fit）と信号ＪＡＷ＿ＶＣＯ（ズレ）とが示されている。このうち前者は、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂが設定値の８：９に保たれている場合のＪＡＷ−ＶＣＯ２の出力パルス信号を示すものであり、後者は、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂが設定値の８：９からずれてしまった場合のＪＡＷ−ＶＣＯ２の出力パルス信号を示すものである。なお、信号ＪＡＷ＿ＶＣＯ（Fit）と信号ＪＡＷ＿ＶＣＯ（ズレ）のいずれとも、Delay0の場合の信号である。

信号ＪＡＷ＿ＶＣＯ（Fit）の場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂが設定値の８：９に保たれているので、信号ＪＡＷ＿ＶＣＯ（Fit）の８周期分とＢＡＳＥ−ＶＣＯ１の出力パルス信号の９周期分とが一致しており、その位相一致時点は“Correct”で示され、正しい個所となっている。一方、周期Ｔjawが若干、大きな値となっている信号ＪＡＷ＿ＶＣＯ（ズレ）の場合は、“Correct”よりも早い“Error”と示された個所に位相一致時点がずれている。このようなずれが生じると、周期Ｔbase未満のＶ−Ｆ変換値を正しく検出できず、高精度なＡＤ変換が行えなくなる。

そこで、本実施の形態においては、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂが設定値の８：９からずれている場合には、周期調整回路１４および加算器１４１により、正しい設定値となるように校正（キャリブレート）を行う。

図１２は、周期調整回路１４の詳細構成を示す図である。周期調整回路１４は、ＰＬＬ（Phase Locked Loop）シーケンサ１４ａと、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の周期Ｔbaseに対応する周波数を、Ｂ（＝９）で除することにより分周する１／９プリスケーラ１４ｂと、ＪＡＷ−ＶＣＯ２の出力パルス信号の周期Ｔjawに対応する周波数を、Ａ（＝８）で除することにより分周する１／８プリスケーラ１４ｃと、１／９プリスケーラ１４ｂおよび１／８プリスケーラ１４ｃの各出力の位相の比較を行う位相比較器１４ｄと、位相比較器１４ｄからの出力を受けるＬＰＦ（Low Pass Filter）１４ｅと、ＬＰＦ１４ｅの出力を保持可能なサンプル＆ホールド回路１４ｆとを備える。

ＰＬＬシーケンサ１４ａは、サンプリング信号Ｐｓおよび位相差判定回路３の出力を受け、毎サンプリング周期のデジタル値生成後に自動的に周期調整モードに入り、周期調整動作を、次の測定動作時まで、すなわちサンプリング信号Ｐｓ活性化時まで続ける回路である。

１／９プリスケーラ１４ｂはＢＡＳＥ−ＶＣＯ１の出力パルス信号を受け、その周期Ｔbaseに対応する周波数を１／９に分周して位相比較器１４ｄに出力する。また、１／８プリスケーラ１４ｃはＪＡＷ−ＶＣＯ２の出力パルス信号を受け、その周期Ｔjawに対応する周波数を１／８に分周して位相比較器１４ｄに出力する。なお、１／９プリスケーラ１４ｂおよび１／８プリスケーラ１４ｃは、ＰＬＬシーケンサ１４ａからの信号Ｓ２ａをそのリセット入力端clrに受けて、分周動作を停止する。

位相比較器１４ｄは、両プリスケーラ１４ｂ，１４ｃの出力信号の位相を比較し、両者の位相差に応じてその出力Ｓ２ｃの値をＨｉまたはＬｏｗとする。そして、出力Ｓ２ｃを受けたＬＰＦ１４ｅは、出力Ｓ２ｃの積分値を出力し、サンプル＆ホールド回路１４ｆは、ＰＬＬシーケンサ１４ａからの信号Ｓ２ａを受けて、ＬＰＦ１４ｅの出力をサンプルする。

サンプル＆ホールド回路１４ｆの出力は、信号Ｓ２として加算器１４１に与えられる。加算器１４１は、入力電圧Ｖｉｎにサンプル＆ホールド回路１４ｆの出力値を加算して、ＪＡＷ−ＶＣＯ２の電圧制御信号とする。

そして、位相比較器１４ｄは、両プリスケーラ１４ｂ，１４ｃの出力信号の位相が一致したときに、一致信号Ｓ２ｂを出力する。ＰＬＬシーケンサ１４ａは、一致信号Ｓ２ｂを受けて信号Ｓ２ａを活性化させ、それにより両プリスケーラ１４ｂ，１４ｃの分周動作を停止させ、かつ、サンプル＆ホールド回路１４ｆにＬＰＦ１４ｅの出力を保持させる。なお、位相比較器１４ｄは、１／８プリスケーラ１４ｃの出力信号の立ち上がりエッジが１／９プリスケーラ１４ｂの出力信号の立ち上がりエッジより速い（ＪＡＷ側が速い）場合、出力Ｓ２ｃとして“Ｌｏｗ”を出力する。一方、１／９プリスケーラ１４ｂの出力信号の立ち上がりエッジが１／８プリスケーラ１４ｃの出力信号の立ち上がりエッジより速い（ＢＡＳＥ側が速い）場合、位相比較器１４ｄは出力Ｓ２ｃとして“Ｈｉ”を出力する。両プリスケーラ１４ｂ，１４ｃの出力信号の位相が一致すると、位相比較器１４ｄは出力Ｓ２ｃをハイインピーダンスとする。

すなわち、周期調整回路１４においては、ＪＡＷ−ＶＣＯ２、１／８プリスケーラ１４ｃ、位相比較器１４ｄ、ＬＰＦ１４ｅが一種のＰＬＬ回路を構成しており、１／９プリスケーラ１４ｂの出力信号および１／８プリスケーラ１４ｃの出力信号の位相一致を検出するまで、サンプル＆ホールド回路１４ｆの出力値を変動させる。そして、両プリスケーラ１４ｂ，１４ｃの出力信号の位相一致を検出したときには、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂが設定値の８：９に一致したとして、その時点でのサンプル＆ホールド回路１４ｆの出力値を電圧補正値として入力電圧Ｖｉｎに加えて、電圧制御信号とするのである。

本実施の形態に係る発明によれば、１／９プリスケーラ１４ｂがＢＡＳＥ−ＶＣＯ１の出力パルス信号の周期Ｔbaseに対応する周波数をＢで除することにより分周し、１／８プリスケーラ１４ｃがＪＡＷ−ＶＣＯ２の出力パルス信号の周期Ｔjawに対応する周波数を、Ａで除することにより分周する。そして、位相比較器１４ｄは両プリスケーラ１４ｂ，１４ｃの各出力の位相の比較を行い、位相比較器１４ｄからの出力が、ＬＰＦ１４ｅを介して周期Ｔjawの制御に用いられる。よって、周期Ｔbaseと周期ＴjawとがＡ：Ｂの比を保つよう、フィードバックがかかり、周期ＴbaseおよびＴjawのキャリブレートが可能である。

なお、上記においては、周期Ｔjawを入力電圧Ｖｉｎに加えてＬＰＦ１４ｅからの出力によっても制御する構成としたが、周期Ｔbaseの方をＬＰＦ１４ｅからの出力によっても制御する構成とする、あるいは、周期ＴbaseおよびＴjawの両方をＬＰＦ１４ｅからの出力によっても制御する構成としてもよい。すなわち、加算器１４１によるサンプル＆ホールド回路１４ｆの出力の印加を、ＪＡＷ−ＶＣＯ２への入力電圧Ｖｉｎにではなく、ＢＡＳＥ−ＶＣＯ１への入力電圧Ｖｉｎに、あるいは、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の双方への入力電圧Ｖｉｎに行ってもよい。

また、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の発振出力を取り出して、外部のＰＬＬ回路（図示せず）に与え、加算器１４１による外部ＰＬＬ回路の出力の印加を行う構成としてもよい。

また、加算器１４１を介した入力電圧Ｖｉｎの電圧増減という手法でなくとも、例えばＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２を構成する、図６の各インバータ内のＣＭＯＳトランジスタのしきい値を基板バイアス効果により変更し、遅延量を制御するとの方法を採用してもよい。

＜実施の形態４＞
本実施の形態も、実施の形態２に係るＡＤコンバータの変形例であって、実施の形態２において、ＢＡＳＥ−ＶＣＯ１の出力パルス信号に所定の遅延量を付加する遅延回路を追加したものである。

図１３は、本実施の形態に係るＡＤコンバータを示す図である。図１３に示すように、本実施の形態においては、ディレイ追加回路１５が追加されている。１３また、ＢＡＳＥ−ＶＣＯ１に遅延調整入力信号が与えられ、第２レジスタ７のリセット入力端clrには遅延調整モード信号が与えられている。なお、図１３においては、ディレイ追加回路１５、遅延調整入力信号および遅延調整モード信号が追加されている点以外、図８の装置構成と同じである。

図１４および図１５は、ディレイ追加回路１５の必要性を示すタイミングチャートである。まず、図１４においては、動作制御回路９が、サンプリング信号Ｐｓの活性化に伴って即座にその出力Ｓ１を活性化し、それに伴ってDelay0の場合のＪＡＷ−ＶＣＯ２の出力パルス信号が発振を正常に開始する場合を示している。

一方、図１５においては、動作制御回路９が、サンプリング信号Ｐｓの活性化に伴って、遅延量Ｄ１だけ遅延してその出力Ｓ１を活性化した場合を示している。この場合、Delay0の場合のＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、遅延量Ｄ１だけ遅延するので、本来は８番目のＪＡＷ−ＶＣＯ２の出力パルス信号の発振で位相一致するべきところが、５番目の発振で位相一致してしまい、誤った位相一致点を検出することとなる。

そこで、本実施の形態においては、サンプリング信号Ｐｓの活性化とＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始との間に生じる遅延量を予め計測しておき、その遅延量と同量の遅延をディレイ追加回路１５にて発生させ、ＢＡＳＥ−ＶＣＯ１の出力パルス信号に遅延を付加する。ＢＡＳＥ−ＶＣＯ１の出力パルス信号に遅延を付加すれば、図１５において、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、遅延量Ｄ１だけ遅延していても、ＢＡＳＥ−ＶＣＯ１の出力パルス信号にも同量だけ遅延が生じているので、誤った位相一致点を検出することはない。

サンプリング信号Ｐｓの活性化とＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始との間に生じる遅延量の計測にあたっては、まずＢＡＳＥ−ＶＣＯ１にEnable端子（遅延調整入力）を設けて（図６の二入力ＮＡＮＤ回路Ｇ２ａの電源電位ＶＤＤが与えられた他方入力端をEnable端子とする）、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の位相とＪＡＷ−ＶＣＯ２の出力パルス信号の位相とをそろえて発振開始できるようにする。

このEnable端子に与える遅延調整入力信号は、Ｈｉイネーブルとし、通常動作時にはＨｉ、すなわち電源電位ＶＤＤが与えられるようにする。一方、遅延調整モード時には、このEnable端子にサンプリング信号Ｐｓを入力する。さらに、生成した小数部の出力値をそのままＡＤコンバータの出力とするため、第２レジスタ７のリセット入力端clrを遅延調整モード信号入力端として利用し、遅延調整モード時にリセット入力端clrをＨｉとすることで、第２レジスタ７の出力を強制的に０とする。

遅延調整モード時には、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれもが、サンプリング信号Ｐｓに基づいて発振を開始するので、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の位相とＪＡＷ−ＶＣＯ２の出力パルス信号の位相とが揃った状態で、発振を開始させることとなる。この状態で第１減算器８の出力値を検出すれば、サンプリング信号Ｐｓの活性化とＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始との間に生じる遅延量の計測が行える。なお、入力電圧Ｖｉｎの値を変えて、入力電圧Ｖｉｎの高い時も低い時も遅延値が同じになるように、ディレイ追加回路１５の遅延量を調節する。

図１６は、ディレイ追加回路１５の詳細構成を示す図である。図１６に示すように、ディレイ追加回路１５は例えば、ＤＡコンバータ１５ａと、インバータ１５ｂ，１５ｃとで構成可能である。

インバータ１５ｂ，１５ｃの電源電圧入力には、ＤＡコンバータ１５ａの出力が与えられている。そして、インバータ１５ｂの入力としてＢＡＳＥ−ＶＣＯ１の出力パルス信号が与えられ、インバータ１５ｃの入力としてインバータ１５ｂの出力が与えられる。インバータ１５ｃの出力は、カウンタ４および位相差判定回路３に与えられる。インバータ１５ｂ，１５ｃは、電源電圧に応じてその動作速度が変化するため、ＤＡコンバータ１５ａの出力値によって遅延量を制御可能である。

ＤＡコンバータ１５ａの入力には、ＡＤコンバータの出力を受ける制御ＣＰＵや制御シーケンサなど（図示せず）、ＡＤコンバータの校正を司る回路からの信号Ｓ３を与えればよい。

本実施の形態に係る発明によれば、ディレイ追加回路１５はＢＡＳＥ−ＶＣＯ１の出力パルス信号に所定の遅延量を付加し、その所定の遅延量とは、予め計測された、サンプリング信号Ｐｓの活性化とＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始との間に生じる遅延量である。サンプリング信号Ｐｓの活性化後すぐにＪＡＷ−ＶＣＯ２の出力パルス信号の発振が開始しない場合であっても、ＢＡＳＥ−ＶＣＯ１の出力パルス信号にその分の遅延量が付加されるので、サンプリング信号Ｐｓの活性化とＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始との間に生じる遅延を打ち消すことができ、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相の一致をより高精度に検出することができる。

なお、ディレイ追加回路１５を、上記のようにＢＡＳＥ−ＶＣＯ１の出力パルス信号に遅延を付加する以外にも、ＪＡＷ−ＶＣＯ２の出力パルス信号にも独立して別個の遅延を付加するように構成してもよい。その他にも、ディレイ追加回路１５を、上記のようにＢＡＳＥ−ＶＣＯ１やＪＡＷ−ＶＣＯ２の出力パルス信号に遅延を付加するタイプとする以外に、例えば図１０の加算器１４１と同様にして、ＢＡＳＥ−ＶＣＯ１やＪＡＷ−ＶＣＯ２への入力電圧Ｖｉｎへの電圧加算で行うタイプとしてもよい。また、そのほかにも、例えばＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２を構成する、図６の各インバータ内のＣＭＯＳトランジスタのしきい値を基板バイアス効果により変更し、遅延量を制御するとの方法を採用してもよい。

＜実施の形態５＞
本実施の形態は、実施の形態１および２に係るＡＤコンバータの変形例であって、実施の形態１および２における位相差判定回路３および下位桁算出部（第３レジスタ１０と第２および第３減算器１１，１２、または、ダウンカウンタ１３）を、一体化した構成とするものである。

図１７は、本実施の形態に係るＡＤコンバータを示す図である。図１７に示すように、本実施の形態においては、位相差検出回路３および下位桁算出部に代わって、１ビット８エントリシフトレジスタ１６およびエンコーダ１７が採用されている。また、動作制御回路９に代わって動作制御回路９０が採用されている。なお、図１７においては、１ビット８エントリシフトレジスタ１６、エンコーダ１７および動作制御回路９０が採用されている点以外、図１および図８の装置構成と同じである。

本ＡＤコンバータにおいては、２つのＶＣＯの発振出力の位相の前後関係をも判定可能な位相差判定回路として、１ビット８エントリシフトレジスタ１６およびエンコーダ１７を使用する。本発明では、ＪＡＷ−ＶＣＯ２の出力パルス信号とＢＡＳＥ−ＶＣＯ１の出力パルス信号との位相関係が変化する個所を正確に検出しなければならない。一般的なＳ−Ｒフリップフロップ方式の位相差判定回路では、２つのパルス間の位相距離を示すことは可能であるが、位相が一致した、あるいは追い越した個所、すなわち位相の先後を正確に検出するには不向きである。

２つのＶＣＯの発振出力の位相差の変化を判定するには、判定する個所の前後のＶＣＯの出力パルス信号における位相関係の時系列変化を記憶しておき、記憶した状態と新たな位相関係とを照らし合わせて、位相関係の変化点を検出すればよい。本実施の形態にて、１ビット８エントリシフトレジスタ１６およびエンコーダ１７を採用したのは、こうした理由からである。

図１８は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。図１８においては、動作制御回路９０が、サンプリング信号Ｐｓの活性化に伴って出力Ｓ１ａを活性化させる様子、および、Delay0〜Delay7の各場合のＪＡＷ−ＶＣＯ２の出力パルス信号が発振を行う様子を示している。

図１９は、動作制御回路９０、１ビット８エントリシフトレジスタ１６およびエンコーダ１７の詳細構成を示す図である。動作制御回路９０は、カウンタ９０ａを有している。１ビット８エントリシフトレジスタ１６は、直列に接続されたレジスタ１６ａ〜１６ｈを有している。エンコーダ１７は、二入力ＡＮＤ回路１７ａ〜１７ｈおよび８to３プライオリティエンコーダ１７ｉを有している。

カウンタ９０ａはそのクロック入力端ＴにＪＡＷ−ＶＣＯ２の出力パルス信号を受け、また、リセット入力端clrにサンプリング信号Ｐｓを受ける。カウンタ９０ａの出力Ｓ１ａは、１ビット８エントリシフトレジスタ１６内の全レジスタ１６ａ〜１６ｈの各イネーブル端子enablに与えられる。

１ビット８エントリシフトレジスタ１６内の全レジスタ１６ａ〜１６ｈの各クロック入力端Ｔには、ＪＡＷ−ＶＣＯ２の出力パルス信号が与えられる。そして、初段のレジスタ１６ａの信号入力端ＤにはＢＡＳＥ−ＶＣＯ１の出力パルス信号が与えられ、その出力は二段目のレジスタ１６ｂの信号入力端Ｄに与えられる。以降のレジスタ１６ｂ〜１６ｈの各段においても同様に、前段の出力が後段の入力端Ｄに与えられる。

エンコーダ１７内の二入力ＡＮＤ回路１７ａの一方入力端には初段レジスタ１６ａの出力が与えられ、他方入力端には二段目のレジスタ１６ｂの出力が反転して与えられる。二入力ＡＮＤ回路１７ｂの一方入力端には二段目のレジスタ１６ｂの出力が与えられ、他方入力端には三段目のレジスタ１６ｃの出力が反転して与えられる。以降、同様にして二入力ＡＮＤ回路１７ｃ〜１７ｈにおいては、対応する段のレジスタ１６ｃ〜１６ｈの出力がその一方入力端に与えられ、他方入力端には一段後のレジスタ１６ｄ〜１６ｈ（二入力ＡＮＤ回路１７ｈについては初段に戻ってレジスタ１６ａ）の出力が反転して与えられる。そして、８to３プライオリティエンコーダ１７ｉは、二入力ＡＮＤ回路１７ａ〜１７ｈの出力（いずれか一つの回路のみがＨｉを出力する８ビット信号を形成する）を受け、“０”〜“７”の３ビットの下位ビット出力に変換する。

図２０は、動作制御回路９０、１ビット８エントリシフトレジスタ１６およびエンコーダ１７の動作を示すタイミングチャートである。まず、動作制御回路９０内のカウンタ９０ａは、１ビット８エントリシフトレジスタ１６のエントリ数たる８回分の計数を、ＪＡＷ−ＶＣＯ２の出力パルス信号の立下りエッジに伴って行う。

１ビット８エントリシフトレジスタ１６内のレジスタ１６ａは、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振に伴って順次、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のＨｉまたはＬｏｗの値を保持（サンプリング）してゆく。そして、保持した情報を、後段のレジスタ１６ｂ〜１６ｈに移行させてゆく。この情報の移行は、カウンタ９０ａの計数分たる８回分行われる。

すると、カウンタ９０ａが８回計数した時点での、１ビット８エントリシフトレジスタ１６内のレジスタ１６ａ〜１６ｈに保持された情報は、図２０のSFRパターン0〜SFRパターン7に示すように、図１８におけるDelay0〜Delay7の各場合に対応した、特有のＨｉ，Ｌｏｗのパターンを示すこととなる。すなわち、図１８におけるDelay0の場合を例にとれば、レジスタ１６ａが、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振に伴って順次、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のＨｉまたはＬｏｗの値をサンプリングしてゆくと、図１８に示す“Ｈｉ”，“Ｈｉ”，“Ｈｉ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｈｉ”のパターンとなる。このパターンは、図２０のSFRパターン0に相当し、その他の図１８のDelay1〜Delay7の各場合についても、それぞれ図２０のSFRパターン1〜SFRパターン7に相当することとなる。

そして、エンコーダ１７内の二入力ＡＮＤ回路１７ａ〜１７ｈは、SFRパターン0〜SFRパターン7の各場合に応じて、いずれか一つの回路のみがＨｉを出力し、他はＬｏｗを出力する８ビット信号を生成する。例えばSFRパターン0の場合、二入力ＡＮＤ回路１７ａ〜１７ｈは、“Ｌｏｗ”，“Ｌｏｗ”，“Ｈｉ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｌｏｗ”，“Ｌｏｗ”のパターンの８ビット信号を生成する。

そして、８to３プライオリティエンコーダ１７ｉは、この８ビット信号を、予め決められた対応値（すなわち、SFRパターン0のパターンの場合は遅延量“０”、SFRパターン1のパターンの場合は遅延量“１”、…、SFRパターン7のパターンの場合は遅延量“７”）に変換し、下位ビットの情報として出力するのである。

図２０のSFRパターン0〜SFRパターン7の各パターンのうち、信号がＬｏｗからＨｉに変化している部分は、図１８のDelay0〜Delay7の各場合の位相一致個所に対応しており、SFRパターン0〜SFRパターン7の各パターンから、位相一致時点を判定すれば、その判定結果は信頼のおけるものとなる。両ＶＣＯの出力パルス信号の位相距離から位相一致を判定するのではなく、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振をサンプリングタイミングとした、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のパターンから位相一致を判定し、位相の先後が判定可能だからである。

すなわち、本実施の形態においては、ＢＡＳＥ−ＶＣＯ１の出力パルス信号を１ビット８エントリシフトレジスタ１６の信号入力とし、ＪＡＷ−ＶＣＯ２の出力パルス信号を１ビット８エントリシフトレジスタ１６のクロック入力として、エンコーダ１７に、１ビット８エントリシフトレジスタ１６の出力パターンに対応した数値を位相差として出力させる、下位桁算出部の構成を採っている。

１ビット８エントリシフトレジスタ１６の出力パターンは、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点に応じて異なることから、エンコーダ１７における出力数値を１ビット８エントリシフトレジスタ１６の出力パターンの各場合の位相差と対応させておくことで、適切な位相差を出力可能である。よって、簡単な回路構成で本発明に係るＡＤコンバータを構成可能である。

なお、１ビット８エントリシフトレジスタ１６の代わりに、８出力マルチプレクサと８個のレジスタとを設け、動作制御回路９０の信号Ｓ１ａの数値に応じて、８出力マルチプレクサが対応する８個のレジスタのいずれかに順次、サンプリング値を記憶させてゆく構成を採用してもよい。

＜実施の形態６＞
本実施の形態は、実施の形態１〜５に係るＡＤコンバータの変形例であって、実施の形態１〜５における、カウンタ４および第１レジスタ５で構成していた上位桁算出部を、カウンタ４およびシフトレジスタにて構成し、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する構成としたものである。

図２１は、本実施の形態の上位桁算出部の必要性を示すタイミングチャートである。図２１においては、図１および図８における第１レジスタ５が、カウンタ４の計数値を捉えるタイミングに問題が生じる場合を示している。

サンプリング信号Ｐｓの活性化時点がＢＡＳＥ−ＶＣＯ１の活性化時点に近接する場合、カウンタ４におけるＢＡＳＥ−ＶＣＯ１のパルス数取り込みが、図２１における丸１のタイミングで行われるのか、それとも、丸２のタイミングで行われるのかに応じて、第１レジスタ５に保持されるカウント値が異なってくる（図２１では“１あるいは２”と表示）。このようなカウンタ４における取り込みタイミングのずれは、ＢＡＳＥ−ＶＣＯ１の発振タイミングへのジッター混入や、サンプリング信号Ｐｓへのジッター混入等により、起こりうる。

また、上記のようなジッター混入があれば、カウンタ４におけるパルス数取り込みのみならず、図２１における丸３および丸４に示すように、両ＶＣＯの出力パルス信号の位相差の検出においても、位相一致時点が異なってくる（図２１では“７／８あるいは０／８”と表示）。そして、図２１における丸１および丸２に、丸３および丸４が組み合わさると、“２＋７／８”と“１＋０／８”のように、その検出値に大きな乖離が生じてしまう。

そこで、本実施の形態においては、ジッターへの耐性の強いＡＤコンバータを実現する。図２２は、本実施の形態に係るＡＤコンバータを示す図である。図２２に示すように、本実施の形態においては、実施の形態５における第１レジスタ５に代わって、１８ビット８エントリシフトレジスタ１８、ＢＡＳＥ選択マルチプレクサ１９、並びに、第３および第４減算器１２，２０が採用されている。なお、図２２においては、１８ビット８エントリシフトレジスタ１８、ＢＡＳＥ選択マルチプレクサ１９、並びに、第３および第４減算器１２および２０が採用されている点以外、図１７の装置構成と同じである。

本ＡＤコンバータにおいては、１８ビット８エントリシフトレジスタ１８がＪＡＷ−ＶＣＯ２の出力パルス信号の立下りタイミングで、カウンタ４の計数値の時系列変化を保持し（なお、“１８ビット”とは、カウンタ４の出力が１８ビット信号である場合を想定している。もちろん、カウンタ４の出力ビット数に応じた他のビット値であっても構わない）、ＢＡＳＥ選択マルチプレクサ１９が、下位桁算出部により算出された位相差に基づいて、サンプリング周期ごとに、１８ビット８エントリシフトレジスタ１８に記憶されたカウンタ４の計数値のうちパルス信号の位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を選択する。そして、演算部を構成する第３および第４減算器１２，２０が、ＢＡＳＥ選択マルチプレクサ１９により選択されたカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する。

これはすなわち、１８ビット８エントリシフトレジスタ１８が、サンプリング周期ごとに、パルス信号の位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を少なくとも保持し、上位桁算出部が、サンプリング周期ごとに、１８ビット８エントリシフトレジスタ１８に保持された計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号の活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定することを意味する。

図２３は、動作制御回路９０、１８ビット８エントリシフトレジスタ１８およびＢＡＳＥ選択マルチプレクサ１９、の詳細構成を示す図である。動作制御回路９０は、図１９に示したのと同様のカウンタ９０ａを有している。１８ビット８エントリシフトレジスタ１８は、直列に接続されたレジスタ１８ａ〜１８ｈを１８ビット分（図２３では１ビット分のみ示す）、有している。

カウンタ９０ａはそのクロック入力端ＴにＪＡＷ−ＶＣＯ２の出力パルス信号を受け、また、リセット入力端clrにサンプリング信号Ｐｓを受ける。カウンタ９０ａは、１ビット８エントリシフトレジスタ１６、および、１８ビット８エントリシフトレジスタ１８のエントリ数たる８回分の計数を、ＪＡＷ−ＶＣＯ２の出力パルス信号の立下りエッジに伴って行う。カウンタ９０ａの出力Ｓ１ａは、１８ビット８エントリシフトレジスタ１８内の１ビット分の全レジスタ１８ａ〜１８ｈの各イネーブル端子enabl、並びに、他の各ビット分の全レジスタ（図示せず）の各イネーブル端子に与えられる。

１８ビット８エントリシフトレジスタ１８内の１ビット分の全レジスタ１８ａ〜１８ｈの各クロック入力端Ｔ、並びに、他の各ビット分の全レジスタ（図示せず）の各クロック入力端には、ＪＡＷ−ＶＣＯ２の出力パルス信号が与えられる。そして、初段のレジスタ１８ａの信号入力端Ｄには、カウンタ４の計数値の１８ビットのうち１ビット分の信号が与えられ、その出力は二段目のレジスタ１８ｂの信号入力端Ｄに与えられる。以降のレジスタ１８ｂ〜１８ｈの各段においても同様に、前段の出力が後段の入力端Ｄに与えられる。また、図示せぬ他の各ビット分の全レジスタにおいても同様に、初段のレジスタの信号入力端に、カウンタ４の計数値の１８ビットのうち対応するビットの信号が与えられ、以降のレジスタ各段においても同様に、前段の出力が後段の入力端に与えられる。

なお、１８ビット８エントリシフトレジスタ１８は、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振のうち立下りエッジに伴って順次、カウンタ４の値を保持（サンプリング）してゆく。そして、保持した情報を、後段の１８ビット分の各段のレジスタに移行させてゆく。この情報の移行は、カウンタ９０ａの計数分たる８回分行われる。

ＢＡＳＥ選択マルチプレクサ１９には、１ビット分の初段レジスタ１８ａの出力および他の１７ビット分に対応する各初段レジスタ（図示せず）の出力をひとまとめにした、１８ビット信号Ｄ０が与えられる。同様に、二段目のレジスタ１８ｂおよび他の１７ビット分に対応する各二段目レジスタ（図示せず）の出力をひとまとめにした、１８ビット信号Ｄ１がＢＡＳＥ選択マルチプレクサ１９に与えられ、以降の各段においても、同様の１８ビット信号Ｄ２〜Ｄ７がＢＡＳＥ選択マルチプレクサ１９に与えられる。

図２４は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。図２４においては、動作制御回路９０が、サンプリング信号Ｐｓの活性化に伴って出力Ｓ１ａを活性化させ、その出力Ｓ１ａをＪＡＷ−ＶＣＯ２の出力パルス信号に同期して所定回数だけ発振し、それに伴って１８ビット８エントリシフトレジスタ１８がカウンタ４の値の時系列変化を保持してゆく。

図２４の上半分においては、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号がDelay＝0の位相関係の場合を示し、１ビット８エントリシフトレジスタ１６が、図２０のSFRパターン0を出力することが示されている。１ビット８エントリシフトレジスタ１６がSFRパターン0を出力することにより、エンコーダ１７は下位ビットの値として“０”を出力する。

エンコーダ１７が下位ビットの値として“０”を出力すると、ＢＡＳＥ選択マルチプレクサ１９は、その値を受けて１８ビット信号Ｄ０〜Ｄ７のうち対応する情報を、第４減算器２０に出力する。この場合は、１８ビット８エントリシフトレジスタ１８内の最も新しい情報たる、１８ビット信号Ｄ０の情報（カウンタ４の値“１１”の情報）がＢＡＳＥ選択マルチプレクサ１９により選択される。図２４においては、このことがレジスタ8thとして表されている。

なお、エンコーダ１７が下位ビットの値として“１”を出力した場合には、ＢＡＳＥ選択マルチプレクサ１９は１８ビット信号Ｄ１を、エンコーダ１７が下位ビットの値として“２”を出力した場合には、ＢＡＳＥ選択マルチプレクサ１９は１８ビット信号Ｄ２を、…、エンコーダ１７が下位ビットの値として“７”を出力した場合には、ＢＡＳＥ選択マルチプレクサ１９は１８ビット信号Ｄ７を、それぞれ出力する。

ＢＡＳＥ選択マルチプレクサ１９からの出力値からは、第３減算器１２を介して“９”からエンコーダ１７の出力値が減算された計算結果が、第４減算器２０にて減算される。すなわち、エンコーダ１７が下位ビットの値として“０”を出力した場合、第３減算器１２は“９”−“０”＝“９”を出力し、第４減算器２０は“１１”−“９”＝“２”を出力する。そして、この“２”と、下位ビットたる“０／８”との合成値“２＋０／８”が、第２レジスタ７にて保持される。

第２レジスタ７にて保持された値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示しており、エンコーダ１７の出力する下位ビットが“０”の場合、図２４に示すとおりサンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１のパルス数は“２”となっている。

なお、図２４の下半分において、ＢＡＳＥ選択マルチプレクサ１９により１８ビット信号Ｄ０の情報が選択される場合（レジスタ8th）に加えて、仮定的に、位相差“０”でありながら、１８ビット信号Ｄ１〜Ｄ７の情報が選択される場合をレジスタ7th〜レジスタ1stとして示している。

レジスタ8th〜レジスタ1stを見れば分かるとおり、１８ビット８エントリシフトレジスタ１８が、ＪＡＷ−ＶＣＯ２のパルス信号の立下りエッジに伴ってカウンタ４の値をサンプリングするので、レジスタ8thの場合は、カウンタ４が“１１”の値を出力し始めて、次に“１２”の値を出力するまでのちょうど中間時点に、そのサンプリングタイミングが位置することとなる。

ところが、レジスタ4thの場合は、カウンタ４が“６”の値を出力し終わるか、または、“７”の値を出力し始める時点に、そのサンプリングタイミングが位置することとなる。この場合は、図２１に示したような、カウント値が“１”繰り上がるか、そうでないかとの問題が生じる。図２４においては、このような１８ビット８エントリシフトレジスタ１８におけるサンプリング値不定を“ＸＸ”にて示している。

すなわち、レジスタ8thの場合は、１８ビット８エントリシフトレジスタ１８が、位相一致時点から最も遠い時点、すなわち周期Ｔjawの半周期ずれた時点にてカウンタ４の値をサンプリングしているのに対し、レジスタ4thの場合は、位相一致時点と同時もしくはその近傍にてカウンタ４の値をサンプリングすることとなるのである。

よって、本実施の形態においては、エンコーダ１７の出力する下位ビットの値“０”〜“７”と、ＢＡＳＥ選択マルチプレクサ１９の選択する１８ビット信号Ｄ０〜Ｄ７とを、適切に対応付けておくことにより、下位ビットの値が“０”〜“７”のいずれであっても、１８ビット８エントリシフトレジスタ１８に、位相一致時点から最も遠い時点、すなわち周期Ｔjawの半周期ずれた時点にてカウンタ４の値をサンプリングさせ、図２１のようなサンプリングタイミングのずれによるカウンタ４の値の不確定を防止することができる。

なお、図２４のレジスタ8thにおいて、ＪＡＷ−ＶＣＯ２の出力パルス信号にジッターが発生し、SFRパターン0の8thの値Ｈｉが例えば１クロック分遅延して、後ろにずれたとすると、図２０のエンコーディング規則により、エンコーダ１７はSFRパターン7、すなわち、Delay＝7としてエンコーディングを行う。この場合、ＢＡＳＥ選択マルチプレクサ１９は、レジスタ1st（値“３”）、第３減算器１２は“９”−“７”＝値“２”、第４減算器２０（上位ビット）は“３”−“２”＝値“１”を出力する。すなわち、このように１クロック分程度の遅延がある場合であっても、そのときに第２レジスタ７に保持されるデータは“１＋７／８”となる。この値は、正しい値“２＋０／８”に対して、１クロック分の遅延しか有しておらず、図２１の場合のように、大きく値が異なってしまうことはない。

本実施の形態に係る発明によれば、上位桁算出部は、サンプリング周期ごとに、１８ビット８エントリシフトレジスタ１８に保持された、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する。

図２１の場合のように、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を、サンプリング信号Ｐｓの活性化に基づいて特定する場合は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の活性化とサンプリング信号Ｐｓの活性化とが近接するときに、上位桁算出部において算出誤差が生じやすいが、１８ビット８エントリシフトレジスタ１８に保持された、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

また、本実施の形態に係る発明によれば、１８ビット８エントリシフトレジスタ１８は、カウンタ４の計数値を受けて、サンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を少なくとも保持可能であり、上位桁算出部が、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を選択するＢＡＳＥ選択マルチプレクサ１９と、ＢＡＳＥ選択マルチプレクサ１９により選択されたカウンタ４の計数値（１８ビット信号Ｄ０〜Ｄ７）、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する演算部（第３および第４減算器１２，２０）とをさらに備える。よって、簡単な回路構成で本実施の形態に係る発明を構成可能である。

なお、１８ビット８エントリシフトレジスタ１８の代わりに、８出力マルチプレクサと８個のレジスタとを１８ビット分、設け、動作制御回路９０の信号Ｓ１ａの数値に応じて、各ビットにおいて、８出力マルチプレクサが対応する８個のレジスタのいずれかに順次、サンプリング値を記憶させてゆく構成を採用してもよい。

＜実施の形態７＞
本実施の形態は、実施の形態２および６に係るＡＤコンバータの変形例であって、実施の形態６における１８ビット８エントリシフトレジスタ１８、１ビット８エントリシフトレジスタ１６、エンコーダ１７および動作制御回路９０に代わって、実施の形態２に示した第１レジスタ５およびダウンカウンタ１３、並びに、本実施の形態にて初出の、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致時点を検出したときに、第１レジスタ５に位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる検出部を設けたものである。

図２５は、本実施の形態に係るＡＤコンバータを示す図である。図２５に示すように、本実施の形態においては、実施の形態６における１８ビット８エントリシフトレジスタ１８、１ビット８エントリシフトレジスタ１６、エンコーダ１７および動作制御回路９０に代わって、第１レジスタ５、ダウンカウンタ１３、第４レジスタ２１、および、立ち上がり検出ステートマシン２２が採用されている。なお、第４レジスタ２１および立ち上がり検出ステートマシン２２が、本実施の形態における検出部を構成する。図２５においては、第１レジスタ５、ダウンカウンタ１３、第４レジスタ２１、および、立ち上がり検出ステートマシン２２が採用されている点以外、図２２の装置構成と同じである。

本ＡＤコンバータにおいては、第４レジスタ２１が、図１９の１ビット８エントリシフトレジスタ１６内のレジスタ１６ａと同様に、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振に伴って順次、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のＨｉまたはＬｏｗの値を保持（サンプリング）してゆく。

そして、立ち上がり検出ステートマシン２２は、第４レジスタ２１に保持された内容を参照することにより、図２０のSFRパターン0〜SFRパターン7の各パターンのうち、信号がＬｏｗからＨｉに変化している部分（この部分は、上述の通り図１８のDelay0〜Delay7の各場合の位相一致個所に対応している）の検出を行う。この部分の検出を行えば、図２０の説明にて述べたとおり、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振をサンプリングタイミングとした位相一致判定が行え、位相の先後が判定可能で、その判定結果は信頼のおけるものとなる。

図２６は、立ち上がり検出ステートマシン２２における状態遷移図である。また、図２７および図２８は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。以下ではまず、図２６の状態遷移図および図２７のタイミングチャート（Delay＝0の場合）に基づいて、立ち上がり検出ステートマシン２２の動作の説明を行う。

まず、立ち上がり検出ステートマシン２２は、サンプリング信号Ｐｓが非活性化状態にあるときは動作を行わず、“ＩＤＬＥ”状態ＳＴ１にてサンプリング信号Ｐｓが活性化状態になるまで待機する。

次に、サンプリング信号Ｐｓの信号値（これをＦＳとする）が活性化してＨｉとなった場合には、立ち上がり検出ステートマシン２２は、ダウンカウンタ１３に対するイネーブル信号cnt＿enを活性化（＝Ｈｉ）して、“ＪＡＷ＿１ＳＴ”状態ＳＴ２に移行する。ダウンカウンタ１３は、これにより計数を開始する。そして、この状態時に、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）して、第１レジスタ５に、ＪＡＷ＿１ＳＴのパルス立ち上がり時点から周期Ｔjawの半周期ずれた時点（すなわちＪＡＷ＿１ＳＴのパルス立下り時点）におけるカウンタ４の計数値を保持させる（図２７においては、値“１１”が第１レジスタ５に保持されている）。

“ＪＡＷ＿１ＳＴ”状態ＳＴ２においては、第４レジスタ２１に保持された値pfd＿edgeがＨｉであるのか、それともＬｏｗであるのかを判断する。第４レジスタ２１は、ＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がり時点でＢＡＳＥ−ＶＣＯ１の出力パルス信号の値のサンプリングを行うので、図２７のＪＡＷ＿１ＳＴのパルス立ち上がり時点では、pfd＿edgeの値はＨｉとなる。

pfd＿edgeの値がＨｉと検出されれば、立ち上がり検出ステートマシン２２は、“ＦＩＮＤ＿ＬＯ”状態ＳＴ３に移行して、pfd＿edgeの値がＬｏｗとなるまで待機する。そして、pfd＿edgeの値がＬｏｗに変化すれば、立ち上がり検出ステートマシン２２は“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に移行する。図２７の場合、ＪＡＷ＿１ＳＴのパルスから３パルス経過後にpfd＿edgeの値がＬｏｗに変化するので、立ち上がり検出ステートマシン２２は、その次のＪＡＷ−ＶＣＯ２のパルスの立ち上がりで“ＦＩＮＤ＿ＬＯ”状態ＳＴ３から“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に移行する。なお、“ＪＡＷ＿１ＳＴ”状態ＳＴ２においてpfd＿edgeの値がＬｏｗと検出されたときにも、立ち上がり検出ステートマシン２２は“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に移行する。

“ＦＩＮＤ＿ＨＩ”状態ＳＴ４においては、今度はpfd＿edgeの値がＨｉとなるまで、または、ダウンカウンタ１３の出力値countが“０”となるまで待機する。図２７の場合、pfd＿edgeの値がＬｏｗに変化してから４パルス経過後に、再びＨｉに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン２２は、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）して、第１レジスタ５に、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる（図２７においては、値“１９”が第１レジスタ５に保持されている）。また、このとき、立ち上がり検出ステートマシン２２は、ダウンカウンタ１３に対するイネーブル信号cnt＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２は“ＰＦＤ＿ＥＮＤ”状態ＳＴ５に移行し、位相一致時点の検出を終了する。

図２７においては、Delay＝0の場合であるので、この時点でのダウンカウンタの計数値は“０”に達しており、第３減算器１２は“９”−“０”＝“９”の値を出力する。第１レジスタ５には値“１９”が保持されているため、第４減算器２０は“１９”−“９”＝“１０”の値を出力する。この“１０”との値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示しており、このように、第３および第４減算器１２，２０は実施の形態６におけると同様、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する演算部として機能する。

その後、立ち上がり検出ステートマシン２２は“ＷＡＩＴ＿ＦＳ＿ＬＯ”状態ＳＴ６に移行し、サンプリング信号Ｐｓの信号値ＦＳがＬｏｗとなるまで待機する。そして、信号値ＦＳがＬｏｗとなった後に、立ち上がり検出ステートマシン２２は再び“ＩＤＬＥ”状態ＳＴ１に移行して、次にサンプリング信号Ｐｓが活性化状態になるまで待機する。

また、図２８のタイミングチャートは、Delay＝7の場合のものである。この場合は、立ち上がり検出ステートマシン２２は、サンプリング信号Ｐｓの活性化に伴って“ＩＤＬＥ”状態ＳＴ１から“ＪＡＷ＿１ＳＴ”状態ＳＴ２に移行する。このとき、ダウンカウンタ１３は計数を開始する。

“ＪＡＷ＿１ＳＴ”状態ＳＴ２にて、立ち上がり検出ステートマシン２２は、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）して、第１レジスタ５に、ＪＡＷ＿１ＳＴのパルス立下り時点におけるカウンタ４の計数値を保持させる（図２８においては、値“１２”が第１レジスタ５に保持されている）。

“ＪＡＷ＿１ＳＴ”状態ＳＴ２においては、第４レジスタ２１に保持された値pfd＿edgeがＨｉであるので、立ち上がり検出ステートマシン２２は、“ＦＩＮＤ＿ＬＯ”状態ＳＴ３に移行して、pfd＿edgeの値がＬｏｗとなるまで待機する。そして、pfd＿edgeの値がＬｏｗに変化すれば、立ち上がり検出ステートマシン２２は“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に移行する。図２８の場合、ＪＡＷ＿１ＳＴのパルスから４パルス経過後にpfd＿edgeの値がＬｏｗに変化するので、立ち上がり検出ステートマシン２２は、その次のＪＡＷ−ＶＣＯ２のパルスの立ち上がりで“ＦＩＮＤ＿ＬＯ”状態ＳＴ３から“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に移行する。

図２８の場合、pfd＿edgeの値がＬｏｗに変化後は、pfd＿edgeの値がＨｉとならずに、先にダウンカウンタ１３の出力値countが“０”となる。この場合は、第１レジスタ５に対するイネーブル信号base＿captは活性化されることなく、立ち上がり検出ステートマシン２２は“ＰＦＤ＿ＥＮＤ”状態ＳＴ５に移行し、位相一致時点の検出を終了する。なお、ダウンカウンタ１３は、その出力値countが“０”となった後は再度、初期値“７”に戻るよう設定しておく。

図２８においては、Delay＝7の場合であるので、この時点でのダウンカウンタの計数値は“０”から初期値の“７”に戻っており、第３減算器１２は“９”−“７”＝“２”の値を出力する。第１レジスタ５には値“１２”が保持されているため、第４減算器２０は“１２”−“２”＝“１０”の値を出力する。この“１０”との値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示している。

ここで、図２８においてサンプリング信号Ｐｓが１／８の位相だけ遅れて活性化した場合を考えると、ＪＡＷ−ＶＣＯ２の出力パルス全体が、図２８において１／８の位相だけ遅れることとなる。この場合、“ＦＩＮＤ＿ＨＩ”状態ＳＴ４に入るまでは、第１レジスタ５に保持される値が“１１”ではなく“１２”である点以外は、図２７の場合と同様となる。

そして、この場合は“ＦＩＮＤ＿ＨＩ”状態ＳＴ４において、pfd＿edgeの値がＬｏｗに変化してから４パルス経過後に、再びＨｉに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン２２は、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）して、第１レジスタ５に、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる（図２８の場合は、値“２０”が第１レジスタ５に保持されることになる）。

このときは、ダウンカウンタの計数値は“０”に達しており、第３減算器１２は“９”−“０”＝“９”の値を出力する。第１レジスタ５には値“２０”が保持されているため、第４減算器２０は“２０”−“９”＝“１１”の値を出力する。

図２８においてジッターがない場合の上下桁合成部６の出力値は“１０＋７／８”であり、このサンプリング信号Ｐｓが１／８の位相だけ遅れて活性化した場合の上下桁合成部６の出力値は“１１＋０／８”である。よって、ジッターが生じた場合であっても、その検出値に大きな乖離が生じてしまうことはない。

本実施の形態に係る発明によれば、第１レジスタ５が、サンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持し、上位桁算出部が、サンプリング周期ごとに、第１レジスタ５に保持された計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する。

図２１の場合のように、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を、サンプリング信号Ｐｓの活性化に基づいて特定する場合は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の活性化とサンプリング信号Ｐｓの活性化とが近接するときに、上位桁算出部において算出誤差が生じやすいが、第１レジスタ５に保持された、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいてパルス数を特定するので、上位桁算出部において算出誤差が生じない。

また、本実施の形態に係る発明によれば、上位桁算出部が検出部（第４レジスタ２１および立ち上がり検出ステートマシン２２）と演算部（第３および第４減算器１２，２０）とを備え、検出部は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点を検出したときに、第１レジスタ５に位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させ、演算部は、第１レジスタ５により保持されたカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなく、小規模な回路構成で本発明を構成可能である。

なお、立ち上がり検出ステートマシン２２は、上記の図２６の状態遷移図の手順を実現する回路であれば、いかなるものでもよい。また、図２６の状態遷移図の手順に限定されるものではなく、pfd＿edgeの値がＬｏｗからＨｉに立ち上がる時点を特定できる構成であればよい。

また、ダウンカウンタ１３と第３減算器１２との組み合わせでなくとも、“２”〜“９”まで計数可能なアップカウンタを代わりに採用してもよい。また、第４レジスタ２１もレジスタに限るものではなく、サンプル＆ホールド回路等、ＢＡＳＥ−ＶＣＯ１の出力値を保持可能なものであればよい。

＜実施の形態８＞
本実施の形態は、実施の形態１〜７に係るＡＤコンバータの変形例であって、実施の形態１〜７において、周期Ｔbaseおよび周期Ｔjawが予め判明していない場合であっても、主ＶＣＯの周期未満のＶ−Ｆ変換値を求めることが可能なＡＤコンバータである。

実施の形態１における下位桁の算出では、第３減算器１２にて、予め値“９”を入れておく必要があった。また、実施の形態２〜４，７ではダウンカウンタ１３を“７”〜“０”に計数可能としておく必要があった。また、実施の形態５および６では、１ビット８エントリシフトレジスタ１６および１８ビット８エントリシフトレジスタ１８のエントリ数を“８”に設定しておかねばならなかった。

これらはみな、周期Ｔbaseおよび周期Ｔjawの比Ａ：Ｂ（図２および図４では８：９）が事前に判明しており、その数値に従った回路設計が可能な状況において実現できるものであった。しかしながら、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２として、必ずしも周期Ｔbaseおよび周期Ｔjawの値が判明していない２つのＶＣＯを用いねばならない場合もある。本実施の形態は、このような周期Ｔbaseおよび周期Ｔjawの値が判明していない２つのＶＣＯを用いる場合であっても対応可能なＡＤコンバータを実現するものである。なお、もちろん、この場合もＡ≠Ｂとして両ＶＣＯに周期差だけは存在しなければならない。周期差がないＶＣＯでは、位相差の検出に基づく遅延量の判定が行えないからである。

図２９は、本実施の形態に係るＡＤコンバータを示す図である。図２９に示すように、本実施の形態は、一例として実施の形態７に係るＡＤコンバータに基づいており、実施の形態７における立ち上がり検出ステートマシン２２に代わって、立ち上がり検出ステートマシン２２ａが採用されている。また、ダウンカウンタ１３および第３減算器１２に代わって、ゲージカウンタ２３、幅カウンタ２４、下位ビット演算部２５、および、マルチプレクサ２６が採用されている。なお、第４レジスタ２１および立ち上がり検出ステートマシン２２ａが、本実施の形態における検出部を構成し、下位ビット演算部２５が本実施の形態における下位桁算出部の演算部を構成する。また、第４減算器２０およびマルチプレクサ２６が、本実施の形態における上位桁算出部の演算部を構成する。図２９においては、ゲージカウンタ２３、幅カウンタ２４、下位ビット演算部２５、および、マルチプレクサ２６が採用されている点以外、図２５の装置構成と同じである。

本ＡＤコンバータにおいては、立ち上がり検出ステートマシン２２ａが、第４レジスタ２１に保持された内容を参照することにより、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点および両パルス信号の位相が互いに反転して一致する時点を検出し、ゲージカウンタ２３が、サンプリング信号Ｐｓの活性化時点から立ち上がり検出ステートマシン２２ａで検出された位相一致時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振に対応して計数を行う。また、幅カウンタ２４は、立ち上がり検出ステートマシン２２ａで検出されたＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の位相一致時点から、次に立ち上がり検出ステートマシン２２ａで検出されるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の位相一致時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振、または、立ち上がり検出ステートマシン２２ａで検出されたＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が互いに反転して一致した時点から、次に両パルス信号の位相が互いに反転して一致する時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振に対応して計数を行う。そして、下位ビット演算部２５で構成される演算部が、サンプリング周期ごとに、ゲージカウンタ２３の計数値を幅カウンタ２４の計数値で除することにより、位相差を算出する。

図３０は、下位ビット演算部２５の詳細構成を示す図である。図３０に示すように、下位ビット演算部２５は、減算器２５ａ、マルチプレクサ２５ｂおよび除算器２５ｃを有している。減算器２５ａ、マルチプレクサ２５ｂおよび除算器２５ｃの各部への信号入力については後述する。

図３１は、立ち上がり検出ステートマシン２２ａにおける状態遷移図である。また、図３２〜図３４は、本実施の形態に係るＡＤコンバータの動作を示すタイミングチャートである。以下ではまず、図３１の状態遷移図および図３２のタイミングチャート（Delay＝0の場合）に基づいて、立ち上がり検出ステートマシン２２ａの動作の説明を行う。

まず、立ち上がり検出ステートマシン２２ａは、サンプリング信号Ｐｓが非活性化状態にあるときは動作を行わず、“ＩＤＬＥ”状態ＳＴ１１にてサンプリング信号Ｐｓが活性化状態になるまで待機する。

次に、サンプリング信号Ｐｓの信号値（これをＦＳとする）が活性化してＨｉとなった場合には、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを活性化（＝Ｈｉ）して、“ＪＡＷ＿１ＳＴ”状態ＳＴ１２に移行する。ゲージカウンタ２３は、これにより計数（アップカウント）を開始する。

“ＪＡＷ＿１ＳＴ”状態ＳＴ１２においては、第４レジスタ２１に保持された値pfd＿edgeがＨｉであるのか、それともＬｏｗであるのかを判断する。第４レジスタ２１は、ＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がり時点でＢＡＳＥ−ＶＣＯ１の出力パルス信号の値のサンプリングを行うので、図３２のＪＡＷ＿１ＳＴのパルス立ち上がり時点では、pfd＿edgeの値はＨｉとなる。なお、“ＪＡＷ＿１ＳＴ”状態ＳＴ１２においてpfd＿edgeの値がＬｏｗと検出されたときには、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｈ３”状態ＳＴ１７に移行する。この場合については図３４の説明にて行う。

pfd＿edgeの値がＨｉと検出されれば、立ち上がり検出ステートマシン２２ａは、“ＦＩＮＤ＿Ｌ０”状態ＳＴ１３に移行して、pfd＿edgeの値がＬｏｗとなるまで待機する。そして、pfd＿edgeの値がＬｏｗに変化すれば、幅カウンタ２４に対するイネーブル信号width＿enを活性化（＝Ｈｉ）して、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４に移行する。幅カウンタ２４は、これにより計数（アップカウント）を開始する。図３２の場合、ＪＡＷ＿１ＳＴのパルスから３パルス経過後にpfd＿edgeの値がＬｏｗに変化するので、立ち上がり検出ステートマシン２２ａは、その次のＪＡＷ−ＶＣＯ２のパルスの立ち上がりで“ＦＩＮＤ＿Ｌ０”状態ＳＴ１３から“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４に移行する。

“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４においては、今度はpfd＿edgeの値がＨｉとなるまで、待機する。図３２の場合、pfd＿edgeの値がＬｏｗに変化してから４パルス経過後に、再びＨｉに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン２２ａは、pfd＿edgeの値をＨｉと検出して、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）し、第１レジスタ５に、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる（図３２においては、値“１９”が第１レジスタ５に保持されている）。また、このとき、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｌ２”状態ＳＴ１５に移行する。

“ＦＩＮＤ＿Ｌ２”状態ＳＴ１５においては、今度はpfd＿edgeの値がＬｏｗとなるまで、待機する。図３２の場合、pfd＿edgeの値がＨｉに変化してから４パルス経過後に、再びＬｏｗに戻るので、このとき、立ち上がり検出ステートマシン２２ａは、幅カウンタ２４に対するイネーブル信号width＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＰＦＤ＿ＥＮＤ”状態ＳＴ１６に移行する。

図３２においては、Delay＝0の場合であるので、この時点でのゲージカウンタ２３の計数値は“９”に達しており、また、幅カウンタ２４の計数値は“８”に達している。下位ビット演算部２５内の減算器２５ａは、ゲージカウンタ２３からの計数値の出力Ｇの値と、幅カウンタ２４からの計数値の出力Ｗに“＋１”した値Ｗ＋１とを受けて、Ｗ＋１の値からＧの値を差し引いた値を出力する。なお、減算器２５ａは、Ｗ＋１の値からＧの値を差し引いた値がマイナス値となれば、信号ｍａｘを活性化させる。図３２の場合、減算器２５ａは“８＋１”−“９”＝“０”の値を出力する。

下位ビット演算部２５内のマルチプレクサ２５ｂは、減算器２５ａの出力値を入力信号０として受け、また、幅カウンタ２４からの計数値の出力Ｗに“−１”した値Ｗ−１とを入力信号１として受けて、減算器２５ａの出力値がマイナスの場合は入力信号１を、減算器２５ａの出力値が０以上の場合は入力信号０を、選択的に出力する。図３２の場合、減算器２５ａは“０”の値を出力するので、マルチプレクサ２５ｂは入力信号０を選択し、その内容たる値“０”を出力する。

下位ビット演算部２５内の除算器２５ｃは、マルチプレクサ２５ｂの出力値と幅カウンタ２４からの計数値の出力Ｗとを受けて、マルチプレクサ２５ｂの出力値を値Ｗで除算した値を出力する。図３２の場合、除算器２５ｃは“０”÷“８”＝“０／８”の値を出力する。この除算器２５ｃの出力が、下位桁（図３２では“下位ビット”と表示）となる。

また、マルチプレクサ２６は、ゲージカウンタ２３の計数値の出力Ｇの値を入力信号０として受け、また、ゲージカウンタ２３からの計数値の出力Ｇに“＋１”した値Ｇ＋１を入力信号１として受けて、減算器２５ａの出力する信号ｍａｘが活性化している場合には入力信号１を、信号ｍａｘが非活性化している場合には入力信号０を、選択的に出力する。図３２の場合、減算器２５ａは“０”の値を出力し、マイナス値ではないので、信号ｍａｘが非活性化している。よって、マルチプレクサ２６は、ゲージカウンタ２３の計数値の出力Ｇの値“９”を第４減算器２０へと出力する。

第１レジスタ５には値“１９”が保持されているため、第４減算器２０は“１９”−“９”＝“１０”の値を出力する。このとき、上下桁合成部６からの出力値は、“１０＋０／８”となる。この“１０”との値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示しており、このように、マルチプレクサ２６および第４減算器２０は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する演算部として機能する。

その後、立ち上がり検出ステートマシン２２ａは“ＷＡＩＴ＿ＦＳ＿ＬＯ”状態ＳＴ２０に移行し、サンプリング信号Ｐｓの信号値ＦＳがＬｏｗとなるまで待機する。そして、信号値ＦＳがＬｏｗとなった後に、立ち上がり検出ステートマシン２２ａは再び“ＩＤＬＥ”状態ＳＴ１１に移行して、次にサンプリング信号Ｐｓが活性化状態になるまで待機する。

また、図３３のタイミングチャートは、Delay＝7の場合のものである。この場合は、立ち上がり検出ステートマシン２２ａは、サンプリング信号Ｐｓの活性化（＝Ｈｉ）に伴って“ＩＤＬＥ”状態ＳＴ１１から“ＪＡＷ＿１ＳＴ”状態ＳＴ１２に移行する。このとき、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを活性化（＝Ｈｉ）し、ゲージカウンタ２３は、これにより計数（アップカウント）を開始する。

“ＪＡＷ＿１ＳＴ”状態ＳＴ１２においては、第４レジスタ２１に保持された値pfd＿edgeがＨｉであるのか、それともＬｏｗであるのかを判断する。図３３のＪＡＷ＿１ＳＴのパルス立ち上がり時点では、pfd＿edgeの値はＨｉとなるので、立ち上がり検出ステートマシン２２ａは、“ＦＩＮＤ＿Ｌ０”状態ＳＴ１３に移行して、pfd＿edgeの値がＬｏｗとなるまで待機する。そして、pfd＿edgeの値がＬｏｗに変化すれば、幅カウンタ２４に対するイネーブル信号width＿enを活性化（＝Ｈｉ）して、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４に移行する。幅カウンタ２４は、これにより計数（アップカウント）を開始する。図３３の場合、ＪＡＷ＿１ＳＴのパルスから４パルス経過後にpfd＿edgeの値がＬｏｗに変化するので、立ち上がり検出ステートマシン２２ａは、その次のＪＡＷ−ＶＣＯ２のパルスの立ち上がりで“ＦＩＮＤ＿Ｌ０”状態ＳＴ１３から“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４に移行する。

“ＦＩＮＤ＿Ｈ１”状態ＳＴ１４においては、今度はpfd＿edgeの値がＨｉとなるまで、待機する。図３３の場合、pfd＿edgeの値がＬｏｗに変化してから４パルス経過後に、再びＨｉに戻る（この時点で位相が一致する）ので、立ち上がり検出ステートマシン２２ａは、pfd＿edgeの値をＨｉと検出して、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）し、第１レジスタ５に、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる（図３３においては、値“２１”が第１レジスタ５に保持されている）。また、このとき、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｌ２”状態ＳＴ１５に移行する。

“ＦＩＮＤ＿Ｌ２”状態ＳＴ１５においては、今度はpfd＿edgeの値がＬｏｗとなるまで、待機する。図３３の場合、pfd＿edgeの値がＨｉに変化してから４パルス経過後に、再びＬｏｗに戻るので、このとき、立ち上がり検出ステートマシン２２ａは、幅カウンタ２４に対するイネーブル信号width＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＰＦＤ＿ＥＮＤ”状態ＳＴ１６に移行する。

図３３においては、Delay＝7の場合であるので、この時点でのゲージカウンタ２３の計数値Ｇは“１０”に達しており、また、幅カウンタ２４の計数値Ｗは“８”に達している。よって、図３３の場合、減算器２５ａは“８＋１”−“１０”＝“−１”のマイナス値を出力する。よって、この場合、減算器２５ａは信号ｍａｘを活性化させる。

また、減算器２５ａがマイナス値を出力するので、下位ビット演算部２５内のマルチプレクサ２５ｂは、値Ｗ−１（＝“８”−１＝“７”）を除算器２５ｃに出力する。そして、除算器２５ｃは、“７”÷“８”＝“７／８”の値を出力する。この除算器２５ｃの出力が、下位桁となる。

また、マルチプレクサ２６は、減算器２５ａからの信号ｍａｘが活性化しているので、ゲージカウンタ２３の計数値の出力Ｇの値“１０”に“＋１”した値“１１”を第４減算器２０へと出力する。第１レジスタ５には値“２１”が保持されているため、第４減算器２０は“２１”−“１１”＝“１０”の値を出力する。このとき、上下桁合成部６からの出力値は、“１０＋７／８”となる。この“１０”との値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示している。

その後、立ち上がり検出ステートマシン２２ａは“ＷＡＩＴ＿ＦＳ＿ＬＯ”状態ＳＴ２０に移行し、サンプリング信号Ｐｓの信号値ＦＳがＬｏｗとなるまで待機する。そして、信号値ＦＳがＬｏｗとなった後に、立ち上がり検出ステートマシン２２ａは再び“ＩＤＬＥ”状態ＳＴ１１に移行して、次にサンプリング信号Ｐｓが活性化状態になるまで待機する。

また、図３４のタイミングチャートは、Delay＝3の場合のものである。この場合は、立ち上がり検出ステートマシン２２ａは、サンプリング信号Ｐｓの活性化（＝Ｈｉ）に伴って“ＩＤＬＥ”状態ＳＴ１１から“ＪＡＷ＿１ＳＴ”状態ＳＴ１２に移行する。このとき、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを活性化（＝Ｈｉ）し、ゲージカウンタ２３は、これにより計数（アップカウント）を開始する。

“ＪＡＷ＿１ＳＴ”状態ＳＴ１２においては、第４レジスタ２１に保持された値pfd＿edgeがＨｉであるのか、それともＬｏｗであるのかを判断する。図３４のＪＡＷ＿１ＳＴのパルス立ち上がり時点では、pfd＿edgeの値はＬｏｗとなるので、立ち上がり検出ステートマシン２２ａは、“ＦＩＮＤ＿Ｈ３”状態ＳＴ１７に移行して、pfd＿edgeの値がＨｉとなる（この時点で位相が一致する）まで待機する。そして、pfd＿edgeの値がＨｉに変化すれば、幅カウンタ２４に対するイネーブル信号width＿enを活性化（＝Ｈｉ）し、また、第１レジスタ５に対するイネーブル信号base＿captを活性化（＝Ｈｉ）し、第１レジスタ５に、位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させる（図３４においては、値“１６”が第１レジスタ５に保持されている）。また、このとき、立ち上がり検出ステートマシン２２ａは、ゲージカウンタ２３に対するイネーブル信号gauge＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｌ４”状態ＳＴ１８に移行する。

“ＦＩＮＤ＿Ｌ４”状態ＳＴ１８においては、今度はpfd＿edgeの値がＬｏｗとなるまで、待機する。図３４の場合、pfd＿edgeの値がＨｉに変化してから４パルス経過後に、再びＬｏｗに戻るので、立ち上がり検出ステートマシン２２ａは“ＦＩＮＤ＿Ｈ５”状態ＳＴ１９に移行する。

“ＦＩＮＤ＿Ｈ５”状態ＳＴ１９においては、今度はpfd＿edgeの値がＨｉとなるまで、待機する。図３４の場合、pfd＿edgeの値がＬｏｗに変化してから４パルス経過後に、再びＨｉに戻るので、このとき、立ち上がり検出ステートマシン２２ａは、幅カウンタ２４に対するイネーブル信号width＿enを非活性化（＝Ｌｏｗ）させる。そして、立ち上がり検出ステートマシン２２ａは“ＰＦＤ＿ＥＮＤ”状態ＳＴ１６に移行する。

図３４においては、Delay＝3の場合であるので、この時点でのゲージカウンタ２３の計数値Ｇは“６”に達しており、また、幅カウンタ２４の計数値Ｗは“８”に達している。よって、図３４の場合、減算器２５ａは“８＋１”−“６”＝“３”の値を出力する。よって、この場合、減算器２５ａは信号ｍａｘを非活性化させる。

また、減算器２５ａがマイナス値を出力しないので、下位ビット演算部２５内のマルチプレクサ２５ｂは、減算器２５ａの出力値Ｗ＋１−Ｇ（＝“３”）を除算器２５ｃに出力する。そして、除算器２５ｃは、“３”÷“８”＝“３／８”の値を出力する。この除算器２５ｃの出力が、下位桁となる。

また、マルチプレクサ２６は、減算器２５ａからの信号ｍａｘが非活性化しているので、ゲージカウンタ２３の計数値の出力Ｇの値“６”を第４減算器２０へと出力する。第１レジスタ５には値“１６”が保持されているため、第４減算器２０は“１６”−“６”＝“１０”の値を出力する。このとき、上下桁合成部６からの出力値は、“１０＋３／８”となる。この“１０”との値は、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を示している。

その後、立ち上がり検出ステートマシン２２ａは“ＷＡＩＴ＿ＦＳ＿ＬＯ”状態ＳＴ２０に移行し、サンプリング信号Ｐｓの信号値ＦＳがＬｏｗとなるまで待機する。そして、信号値ＦＳがＬｏｗとなった後に、立ち上がり検出ステートマシン２２ａは再び“ＩＤＬＥ”状態ＳＴ１１に移行して、次にサンプリング信号Ｐｓが活性化状態になるまで待機する。

上記において、ゲージカウンタ２３の出力Ｇに“＋１”を行ったり、幅カウンタ２４の出力Ｗに“＋１”や“−１”を行ったりしているのは、Delay＝0〜Delay＝7の各場合において、算出値が正常な値となるように補正するためである。そして、ゲージカウンタ２３の計数値Ｇは、サンプリング信号Ｐｓの活性化時点から立ち上がり検出ステートマシン２２ａで検出された位相一致時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振に対応して計数が行われた値となっている。また、幅カウンタ２２の計数値Ｗは、立ち上がり検出ステートマシン２２ａで検出されたＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致時点から、次に両パルス信号の位相一致時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振、または、立ち上がり検出ステートマシン２２ａで検出されたＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が互いに反転して一致した時点から、次に両パルス信号の位相が互いに反転して一致する時点までの間のＪＡＷ−ＶＣＯ２の出力パルス信号の発振に対応して計数が行われた値となっている。

幅カウンタ２２について具体的には、図３２および図３３の場合のように“ＦＩＮＤ＿Ｌ０”状態ＳＴ１３から、幅カウンタ２２を動作させる場合には、pfd＿edgeの立下りから次の立下りまでの期間が、最も早く周期比Ａ：ＢのＡの値を発見することができる。このＡの値が、小数部分の分母となる。また、図３４の場合のように“ＦＩＮＤ＿Ｈ３”状態ＳＴ１７から、幅カウンタ２２を動作させる場合には、pfd＿edgeの立上りから次の立上りまでの期間が、最も早く周期比Ａ：ＢのＡの値を発見することができる。

ここで、例えば図３３においてサンプリング信号Ｐｓが１／８の位相だけ遅れて活性化した場合を考えると、ＪＡＷ−ＶＣＯ２の出力パルス全体が、図３３において１／８の位相だけ遅れることとなる。この場合、位相一致する時点は、図３３のＪＡＷ＿８ＴＨのパルスに早まり、イネーブル信号base＿captの位置が周期Ｔjawだけ早まって、第１レジスタ５に保持される値が“２１”ではなく“２０”となる。また、ゲージカウンタ２３に保持される値が“１０”ではなく“９”となる。そのため、下位ビットの算出値は、図３２の場合と同様、“０／８”となる。

また、第１レジスタ５には値“２０”が保持されているため、第４減算器２０は“２０”−“９”＝“１１”の値を出力する。

図３３においてジッターがない場合の上下桁合成部６の出力値は“１０＋７／８”であり、このサンプリング信号Ｐｓが１／８の位相だけ遅れて活性化した場合の上下桁合成部６の出力値は“１１＋０／８”である。よって、ジッターが生じた場合であっても、その検出値に大きな乖離が生じてしまうことはない。

本実施の形態に係る発明によれば、下位桁算出部は、検出部（第４レジスタ２１および立ち上がり検出ステートマシン２２ａ）、ゲージカウンタ２３および幅カウンタ２４、並びに、下位ビット演算部２５を備え、下位ビット演算部２５は、サンプリング周期ごとに、ゲージカウンタ２３の計数値Ｇを幅カウンタ２４の計数値Ｗで除することにより、位相差を算出する。ゲージカウンタ２３の計数値Ｇを幅カウンタ２４の計数値Ｗで除した値は、周期Ｔbase未満のＶ−Ｆ変換値に相当するため、ＢＡＳＥ−ＶＣＯ１の周期ＴbaseとＪＡＷ−ＶＣＯ２の周期Ｔjawとがそれぞれどのような値であっても、正しく位相差を算出することができる。

また、本実施の形態に係る発明によれば、上位桁算出部が検出部（第４レジスタ２１および立ち上がり検出ステートマシン２２ａ）と演算部（マルチプレクサ２６および第４減算器２０）とを備え、検出部は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点を検出したときに、第１レジスタ５に位相一致時点から周期Ｔjawの半周期ずれた時点におけるカウンタ４の計数値を保持させ、演算部は、第１レジスタ５により保持されたカウンタ４の計数値、および、下位桁算出部により算出された位相差に基づいて、サンプリング信号Ｐｓの活性化時点におけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を特定する。よって、回路規模の大きなシフトレジスタを用いることなく、小規模な回路構成で本発明を構成可能である。

なお、立ち上がり検出ステートマシン２２ａは、上記の図３１の状態遷移図の手順を実現する回路であれば、いかなるものでもよい。また、図３１の状態遷移図の手順に限定されるものではなく、pfd＿edgeの値がＬｏｗからＨｉに立ち上がる時点を特定できる構成であればよい。

また、第４レジスタ２１もレジスタに限るものではなく、サンプル＆ホールド回路等、ＢＡＳＥ−ＶＣＯ１の出力値を保持可能なものであればよい。

なお、本実施の形態では、周期Ｔbaseの値および周期差Ｔdiffの値は任意の値でかまわないが、算出される下位ビット（下位桁）の最大値が二のべき乗から遠ざかるほど、算術エラーが発生しやすくなる。また、Ａの値が正の整数ではない場合、周期Ｔbase内が均等に計測されていないことになり、下位ビットの出力値に偏りが発生する。

実施の形態４に係る発明におけるディレイ追加装置等により偏りを少なくすることはできるが、消去させることはできない。しかしながら、これら２つの誤差は下位ビットのビット数を増加させる、すなわちＡの値を大きくするほど、減少する。

本実施の形態に係る発明を適用する場合には、本実施の形態に係る発明が持つこれらの本質的な誤差が、必要な出力ビット精度以下になるようにＡの大きさを決定しなくてはならない。

実施の形態１に係るＡＤコンバータを示す回路図である。 ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との一例を示すタイミングチャートである。 ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との他の一例を示すタイミングチャートである。 ＢＡＳＥ−ＶＣＯとＪＡＷ−ＶＣＯとを用いることで周期Ｔbase未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。 実施の形態１に係るＡＤコンバータの動作を示すタイミングチャートである。 ＢＡＳＥ−ＶＣＯおよびＪＡＷ−ＶＣＯの詳細構成を示す回路図である。 ＢＡＳＥ−ＶＣＯおよびＪＡＷ−ＶＣＯの動作を示すタイミングチャートである。 実施の形態２に係るＡＤコンバータを示す回路図である。 実施の形態２に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態３に係るＡＤコンバータを示す回路図である。 周期調整回路の必要性を示すタイミングチャートである。 周期調整回路の詳細構成を示す図である。 実施の形態４に係るＡＤコンバータを示す回路図である。 ディレイ追加回路の必要性を示すタイミングチャートである。 ディレイ追加回路の必要性を示すタイミングチャートである。 ディレイ追加回路の詳細構成を示す図である。 実施の形態５に係るＡＤコンバータを示す回路図である。 実施の形態５に係るＡＤコンバータの動作を示すタイミングチャートである。 動作制御回路、１ビット８エントリシフトレジスタおよびエンコーダの詳細構成を示す図である。 動作制御回路、１ビット８エントリシフトレジスタおよびエンコーダの動作を示すタイミングチャートである。 実施の形態６の上位桁算出部の必要性を示すタイミングチャートである。 実施の形態６に係るＡＤコンバータを示す回路図である。 動作制御回路、１８ビット８エントリシフトレジスタおよびＢＡＳＥ選択マルチプレクサの詳細構成を示す図である。 実施の形態６に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態７に係るＡＤコンバータを示す回路図である。 立ち上がり検出ステートマシンにおける状態遷移図である。 実施の形態７に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態７に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態８に係るＡＤコンバータを示す回路図である。 下位ビット演算部の詳細構成を示す図である。 立ち上がり検出ステートマシンにおける状態遷移図である。 実施の形態８に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態８に係るＡＤコンバータの動作を示すタイミングチャートである。 実施の形態８に係るＡＤコンバータの動作を示すタイミングチャートである。

符号の説明

１ ＢＡＳＥ−ＶＣＯ
２ ＪＡＷ−ＶＣＯ
３ 位相差判定回路
４ カウンタ
５ 第１レジスタ
６ 上下桁合成部
７ 第２レジスタ
８ 第１減算器
９ 動作制御回路
１０ 第３レジスタ
１１ 第２減算器
１２ 第３減算器
１３ ダウンカウンタ
１４ 周期調整回路
１５ ディレイ追加回路
１６ １ビット８エントリシフトレジスタ
１７ エンコーダ
１８ １８ビット８エントリシフトレジスタ
１９ ＢＡＳＥ選択マルチプレクサ
２０ 第４減算器
２１ 第４レジスタ
２２，２２ａ 立ち上がり検出ステートマシン
２３ ゲージカウンタ
２４ 幅カウンタ
２５ 下位ビット演算部
２６ マルチプレクサ

Claims (13)

1. アナログ信号たる入力電圧をデジタル信号に変換するアナログデジタルコンバータであって、
   第１周期で発振する第１パルス信号を出力する第１ＶＣＯ（Voltage Controlled Oscillator）と、
   第２周期で発振する第２パルス信号を出力する第２ＶＣＯと、
   デジタル値算出部と
   を備え、
   前記第１周期と前記第２周期との比はＡ：Ｂ（Ａ≠Ｂ）であり、
   前記比を保ったまま、前記入力電圧により前記第１および第２周期は制御され、
   前記第１ＶＣＯは、自走により前記第１パルス信号の発振を開始し、
   前記第２ＶＣＯは、前記デジタル信号のサンプリング周期を示すサンプリング信号の活性化に伴って、前記第２パルス信号の発振を開始し、
   前記デジタル値算出部は、
   前記サンプリング周期内に含まれた前記第１パルス信号のパルス数に基づいて、前記デジタル信号の上位ビットを算出し、かつ、
   前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間に含まれる前記第１または第２パルス信号のパルス数に基づいて、前記デジタル信号の下位ビットを算出する
   アナログデジタルコンバータ。
2. 請求項１に記載のアナログデジタルコンバータであって、
   前記デジタル値算出部は、
   上位桁算出部と、
   下位桁算出部と、
   上下桁合成部と、
   第１レジスタと、
   減算器と
   を備え、
   前記上位桁算出部は、前記サンプリング周期ごとに、前記第１パルス信号の発振の開始から現在の前記サンプリング信号の活性化時点までにおける前記第１パルス信号のパルス数を上位桁として算出し、
   前記下位桁算出部は、前記サンプリング周期ごとに、現在の前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間に含まれる前記第１または第２パルス信号のパルス数に基づいて、前記第１パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差を下位桁として算出し、
   前記上下桁合成部は、前記上位桁および下位桁を合成して合成値を生成し、前記合成値を前記第１レジスタに保持させ、
   前記減算器は、現在より一つ前の前記サンプリング周期における前記第１レジスタの保持値と、現在の前記合成値との差分値を、前記上位ビットおよび前記下位ビットで構成される前記デジタル信号として出力する
   アナログデジタルコンバータ。
3. 請求項２に記載のアナログデジタルコンバータであって、
   前記上位桁算出部は、
   前記第１パルス信号のパルス数を計数する第１カウンタと、
   第２レジスタと
   を備え、
   前記下位桁算出部は、
   第３レジスタ
   を備え、
   前記第２レジスタは、前記サンプリング周期ごとに前記サンプリング信号の活性化時点における前記第１カウンタのパルス数を保持して、前記上位桁として出力し、
   前記第３レジスタは、前記サンプリング周期ごとに前記第１および第２パルス信号の位相が一致する時点における前記第１カウンタのパルス数を保持し、
   前記下位桁算出部は、前記サンプリング周期ごとに、前記第３レジスタに保持されたパルス数と前記第２レジスタに保持されたパルス数との差に基づいて、前記位相差を算出する
   アナログデジタルコンバータ。
4. 請求項２に記載のアナログデジタルコンバータであって、
   前記下位桁算出部は、
   前記サンプリング信号の活性化時点から前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振に対応して計数する第２カウンタ
   を備え、
   前記下位桁算出部は、前記サンプリング周期ごとに、前記第２カウンタの計数値に基づいて、前記位相差を算出する
   アナログデジタルコンバータ。
5. 請求項１に記載のアナログデジタルコンバータであって、
   算出される前記下位ビットの最大値は、二のべき乗値から一を差し引いた値である
   アナログデジタルコンバータ。
6. 請求項１に記載のアナログデジタルコンバータであって、
   前記第１および第２ＶＣＯの一方は、リング状に直列接続された複数の反転回路を含み、
   前記第１および第２ＶＣＯの他方は、リング状に直列接続された複数の他の反転回路を含み、
   前記複数の他の反転回路は、二入力ＮＡＮＤ回路または二入力ＮＯＲ回路を初段の反転回路として有し、
   前記二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の一方の入力端には、前記複数の他の反転回路内の最終段の反転回路の出力が与えられ、
   前記二入力ＮＡＮＤ回路または二入力ＮＯＲ回路の他方の入力端には、前記複数の他の反転回路内の最終段より手前の反転回路の出力が与えられ、
   前記複数の反転回路内の最終段の反転回路の出力が、前記第１および第２ＶＣＯの前記一方に対応する前記第１および第２パルス信号の一方として機能し、
   前記複数の他の反転回路内の前記最終段の反転回路の出力が、前記第１および第２ＶＣＯの前記他方に対応する前記第１および第２パルス信号の他方として機能する
   アナログデジタルコンバータ。
7. 請求項１に記載のアナログデジタルコンバータであって、
   前記第１パルス信号の前記第１周期に対応する周波数を、前記Ｂで除することにより分周する第１プリスケーラと、
   前記第２パルス信号の前記第２周期に対応する周波数を、前記Ａで除することにより分周する第２プリスケーラと、
   前記第１および第２プリスケーラの各出力の位相の比較を行う位相比較器と、
   前記位相比較器からの出力を受けるＬＰＦ（Low Pass Filter）と
   をさらに備え、
   前記第１および第２周期の少なくとも一方は、前記入力電圧に加えて前記ＬＰＦからの出力によっても制御される
   アナログデジタルコンバータ。
8. 請求項１に記載のアナログデジタルコンバータであって、
   前記第１パルス信号に所定の遅延量を付加する遅延回路
   をさらに備え、
   前記所定の遅延量は、予め計測された、前記サンプリング信号の活性化と前記第２パルス信号の発振開始との間に生じる遅延量である
   アナログデジタルコンバータ。
9. 請求項２に記載のアナログデジタルコンバータであって、
   前記下位桁算出部は、
   前記第１および第２パルス信号の一方を信号入力とし、前記第１および第２パルス信号の他方をクロック入力とするシフトレジスタと、
   前記シフトレジスタの出力パターンに対応した数値を前記位相差として出力するエンコーダと
   を備える
   アナログデジタルコンバータ。
10. 請求項２に記載のアナログデジタルコンバータであって、
    前記上位桁算出部は、
    前記第１パルス信号のパルス数を計数する第１カウンタと、
    レジスタと
    を備え、
    前記レジスタは、前記サンプリング周期ごとに、前記第１および第２パルス信号の位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を少なくとも保持し、
    前記上位桁算出部は、前記サンプリング周期ごとに、前記レジスタに保持された計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定する
    アナログデジタルコンバータ。
11. 請求項１０に記載のアナログデジタルコンバータであって、
    前記レジスタは、前記第１カウンタの計数値を受けて、前記サンプリング周期ごとに、前記第１および第２パルス信号の位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を少なくとも保持可能なシフトレジスタであって、
    前記上位桁算出部は、
    前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング周期ごとに、前記シフトレジスタに記憶された、前記位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を選択する選択部と、
    前記選択部により選択された前記第１カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定する演算部と
    をさらに備える
    アナログデジタルコンバータ。
12. 請求項１０に記載のアナログデジタルコンバータであって、
    前記上位桁算出部は、
    検出部と、
    演算部と
    をさらに備え、
    前記検出部は、前記第１および第２パルス信号の位相が一致する時点を検出したときに、前記レジスタに前記位相が一致する時点から前記第２周期の半周期ずれた時点における前記第１カウンタの計数値を保持させ、
    前記演算部は、前記レジスタにより保持された前記第１カウンタの計数値、および、前記下位桁算出部により算出された前記位相差に基づいて、前記サンプリング信号の活性化時点における前記第１パルス信号のパルス数を特定する
    アナログデジタルコンバータ。
13. 請求項２に記載のアナログデジタルコンバータであって、
    前記下位桁算出部は、
    前記第１および第２パルス信号の位相が一致する時点および前記第１および第２パルス信号の位相が互いに反転して一致する時点を検出する検出部と、
    前記サンプリング信号の活性化時点から前記検出部で検出された前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振に対応して計数する第３カウンタと、
    前記検出部で検出された前記第１および第２パルス信号の位相が一致した時点から、次に前記検出部で検出される前記第１および第２パルス信号の位相が一致する時点までの間の前記第２パルス信号の発振、または、前記検出部で検出された前記第１および第２パルス信号の位相が互いに反転して一致した時点から、次に前記検出部で検出された前記第１および第２パルス信号の位相が互いに反転して一致する時点までの間の前記第２パルス信号の発振に対応して計数する第４カウンタと、
    演算部と
    を備え、
    前記演算部は、前記サンプリング周期ごとに、前記第３カウンタの計数値を前記第４カウンタの計数値で除することにより、前記位相差を算出する
    アナログデジタルコンバータ。

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