TWI833353B - 延遲鎖定迴路電路 - Google Patents

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TWI833353B TW111134802A TW111134802A TWI833353B TW I833353 B TWI833353 B TW I833353B TW 111134802 A TW111134802 A TW 111134802A TW 111134802 A TW111134802 A TW 111134802A TW I833353 B TWI833353 B TW I833353B
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Abstract

延遲鎖定迴路電路包含接收器、延遲線電路、時脈信號產生器以及相位檢測電路。接收器接收時脈信號及參考電壓且根據時脈信號及參考電壓產生參考時脈信號。延遲線電路耦接到接收器且透過用延遲指示信號延遲參考時脈信號來產生延遲時脈信號。時脈信號產生器根據延遲時脈信號產生輸出時脈信號。相位檢測電路透過用由輸出時脈信號產生的回饋時脈信號對參考時脈信號進行取樣產生檢測結果，且根據檢測結果的數值產生延遲指示信號。

Description

延遲鎖定迴路電路
本發明是有關於一種延遲鎖定迴路電路，且特別是有關於一種是關於延遲鎖定迴路電路可避免發生延遲跳變(latency jump)及無法鎖定事件。
在習知技術中，延遲鎖定迴路電路由類比放大器檢測參考時脈信號與回饋時脈信號之間的相位差。放大器始終產生由佈局失配、元件不對稱以及許多其它原因造成的相位檢測錯誤。此外，由於放大器的靈敏度，相位檢測操作不穩定及延遲跳變以及解鎖事件經常發生。如此，延遲鎖定迴路電路的效能減少。
本發明提供一種可高效地鎖定參考時脈信號的相位的延遲鎖定迴路電路。
延遲鎖定迴路電路包含接收器、延遲線電路、時脈信號產生器以及相位檢測電路。接收器接收時脈信號及參考電壓且根據時脈信號及參考電壓產生參考時脈信號。延遲線電路耦接到接收器且透過用延遲指示信號延遲參考時脈信號來產生延遲時脈信 號。時脈信號產生器耦接到延遲線電路且根據延遲時脈信號產生輸出時脈信號。相位檢測電路耦接到接收器及時脈信號產生器，透過用由輸出時脈信號產生的回饋時脈信號對參考時脈信號進行取樣產生檢測結果，且根據檢測結果的數值產生延遲指示信號。
總體來說，本公開呈現的延遲鎖定迴路電路提供相位檢測電路以用回饋時脈信號對參考時脈信號進行取樣來獲取檢測結果。相位檢測電路根據檢測結果的數值進一步產生延遲指示信號且延遲指示信號可用以指示延遲鎖定迴路電路的鎖定狀態。如此，可根據延遲指示信號高效地調整延遲線電路的延遲量，可很好鎖定地延遲鎖定迴路電路且可避免延遲跳變。
100:延遲鎖定迴路電路
110:接收器
120:延遲線電路
130、700:時脈信號產生器
140:晶片外驅動器
150、500、600:相位檢測電路
510、520、610、620:邏輯電路
530、630:移位暫存器電路
710:時脈樹
800、DFF1、DFF2、DFF3、DFF51、DFF52、DFF53、DFF54、DFF61、DFF62、DFF63、DFF64:正反器
AMP1:放大器
AN1、AN2、AN3、AN4、AN5、AN6:及閘
CK:時脈端
CLK:時脈信號
CTL1、CTL2:控制信號
D:數據端
DCLK:延遲時脈信號
DIS、HIS:延遲指示信號
FCLK:回饋時脈信號
IV1、IV2、IV3、IV4:反相器
OCLK:輸出時脈信號
OR1、OR2:或閘
Q:輸出端
QA1:第一位元
QA1B、QA2B、QA3B:位元
QA2:第二位元
QA3:第三位元
QB:反相輸出端
R:重置端
RB、Y、Z:信號
RCLK:參考時脈信號
RST:重定信號
S51、S52、S53、S54、S61、S62、S63、S64:移位位元
T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15:取樣時間點
TG1:傳輸門
TIV1、TIV2:三態反相器
Vref:參考電壓
W:遠離鎖定標誌
X:鎖定標誌
Z1、Z2:區
圖1繪示根據本公開的實施例的延遲鎖定迴路電路的示意圖。
圖2繪示根據圖1的實施例的延遲鎖定迴路電路的相位檢測電路的電路圖。
圖3A和圖3B繪示根據本公開的實施例的相位檢測電路的波形圖。
圖4A和圖4B繪示根據本公開的另一實施例的相位檢測電路的波形圖。
圖5繪示根據本公開的另一實施例的延遲鎖定迴路電路的相 位檢測電路的電路圖。
圖6繪示根據本公開的另一實施例的延遲鎖定迴路電路的相位檢測電路的電路圖。
圖7繪示根據本公開的實施例的時脈信號產生器的示意圖。
圖8繪示根據本公開的實施例的正反器的示意圖。
現將詳細參考本發明的優選實施例，本發明的優選實施例的實例在附圖中繪示。在可能的情況下，在圖式和實施方式中使用相同的附圖標號來指代相同或相似部分。
請參考圖1，其繪示根據本公開的實施例的延遲鎖定迴路電路的示意圖。延遲鎖定迴路電路100包含接收器110、延遲線電路120、時脈信號產生器130以及相位檢測電路150。接收器110接收時脈信號CLK及參考電壓Vref且根據時脈信號CLK及參考電壓Vref產生參考時脈信號RCLK。在這一實施例中，接收器110可為具有正輸入端及負輸入端的放大器。接收器110的正輸入端接收時脈信號CLK，且接收器110的負輸入端接收參考電壓Vref。接收器110透過將時脈信號CLK與參考電壓Vref進行比較產生參考時脈信號RCLK。接收器110進一步將參考時脈信號RCLK提供給延遲線電路120及相位檢測電路150。
延遲線電路120耦接到接收器110。延遲線電路120從接收器110接收參考時脈信號RCLK，且透過根據延遲指示信號DIS 與延遲參考時脈信號RCLK來產生延遲時脈信號DCLK。延遲指示信號DIS可由相位檢測電路150提供，且延遲線電路120可判定用於延遲參考時脈信號RCLK以產生延遲時脈信號DCLK的所提供延遲量。
時脈信號產生器130耦接到延遲線電路120。時脈信號產生器130接收延遲時脈信號DCLK且基於延遲時脈信號DCLK產生輸出時脈信號OCLK。時脈信號產生器130可將輸出時脈信號OCLK提供給晶片外驅動器(off-chip driver；OCD)140。OCD 140可配置成驅動用於輸出資料的輸出緩衝器，且OCD 140可根據輸出時脈信號OCLK產生回饋時脈信號FCLK。
相位檢測電路150耦接在接收器110與OCD 140之間。相位檢測電路150從接收器110接收參考時脈信號RCLK，且從OCD 140接收回饋時脈信號FCLK。相位檢測電路150透過用回饋時脈信號FCLK對參考時脈信號RCLK進行取樣產生檢測結果，且根據檢測結果的數值產生延遲指示信號DIS。
詳細地說，相位檢測電路150可為邏輯電路。相位檢測電路150可在多個連續取樣時間點期間用回饋時脈信號FCLK對參考時脈信號RCLK進行取樣，且記錄取樣結果以產生檢測結果。相位檢測電路150可由回饋時脈信號FCLK的正緣或負緣對參考時脈信號RCLK進行取樣。
請參考圖2，其繪示根據圖1的實施例的延遲鎖定迴路電路的相位檢測電路的電路圖。在圖2中，相位檢測電路150包含 多個正反器DFF1至正反器DFF3。正反器DFF1至正反器DFF3串聯耦接。正反器DFF1(第一正反器)具有用於接收參考時脈信號RCLK的資料端D、用於接收回饋時脈信號FCLK的時脈端CK以及用於產生檢測結果的第一位元QA1的輸出端Q。正反器DFF2(第二正反器)具有耦接到正反器DFF1的反相輸出端QB的資料端D、用於接收回饋時脈信號FCLK的時脈端CK以及用於產生檢測結果的第二位元QA2的輸出端Q。正反器DFF3(第三正反器)具有耦接到正反器DFF2的反相輸出端的資料端D、用於接收回饋時脈信號FCLK的時脈端CK以及用於產生檢測結果的第三位元QA3的輸出端Q。
正反器DFF1至正反器DFF3中的每一者具有用於接收重定信號RST的重置端R。在這一實施例中，當重定信號RST處於邏輯低時，正反器DFF1至正反器DFF3可重置。當正反器DFF1至正反器DFF3重置時，檢測結果的第一位元QA1至第三位元QA3處於邏輯低。
正反器DFF1用以由回饋時脈信號FCLK的正緣對參考時脈信號RCLK進行取樣。如果根據回饋時脈信號FCLK的第一正緣產生檢測結果的第一位元QA1，與第一位元QA1反相的位元QA1B可在參考時脈信號RCLK的第二正緣處移位至正反器DFF2且儲存於正反器DFF2中。此時，第二位元QA2等於位元QA1B。此外，在參考時脈信號RCLK的第三正緣處，與檢測結果的第二位元QA2的反相的位元QA2B可移位元且儲存於正反器DFF3 中，且檢測結果的第三位元QA3可產生。即，正反器DFF2和正反器DFF3配置成形成移位暫存器電路，且移位暫存器電路可用回饋時脈信號FCLK的連續正緣記錄由正反器FF1產生的取樣結果。
此處應注意，位元QA1可為數值的最低有效位(least significant bit；LSB)，且位元QA3可為數值的最高有效位(most significant bit；MSB)。
請共同參考圖2、圖3A以及圖3B，其中圖3A和圖3B繪示根據本公開的實施例的相位檢測電路的波形圖。最初，所有正反器DFF1至正反器DFF3根據重定信號RST重定。檢測信號的所有位元QA1至位元QA3處於邏輯低。隨後，參考圖3A，如果回饋時脈信號FCLK的相位滯後於參考時脈信號RCLK，且回饋時脈信號FCLK的第一正緣落在正脈衝中(區Z2)，那麼在對應於回饋時脈信號FCLK的第一正緣的取樣時間點T0處，檢測信號的所有位元QA1至位元QA3處於邏輯高。此時，檢測信號的數值在十進位中為7。
在緊接取樣時間點T0的取樣時間點T1處，如果對應於取樣時間點T1的第二正緣仍落在區Z2中，那麼檢測信號的位元QA1至位元QA3可分別處於邏輯高、邏輯低、邏輯低，且檢測信號的數值在十進位中為1。在緊接取樣時間點T1的取樣時間點T2處，如果對應於取樣時間點T2的第三正緣仍落在區Z2中，那麼檢測信號的位元QA1至位元QA3可分別處於邏輯高、邏輯低、邏輯高，且檢測信號的數值在十進位中為5。此外，從緊接取樣時間 點T2的連續取樣時間點T3至取樣時間點T7，如果對應於取樣時間點T3至取樣時間點T7的正緣仍落在區Z2中，那麼檢測信號的位元QA1至位元QA3可分別處於邏輯高、邏輯低、邏輯高，且檢測信號的數值在十進位中保持為5。
在本文中，相位檢測電路150可檢測到數值等於第一數目(=5)的連續次數的數目等於6，且相位檢測電路150可將連續次數的數目與第一閾值進行比較，且第一閾值在這一實施例中可為5。如果連續次數的數目大於第一閾值，那麼相位檢測電路150可產生延遲指示信號DIS以減少延遲線電路的延遲量。
在這一實施例中，相位檢測電路150的正反器的數目可由設計者根據實際需要調整且不限於3。此外，第一閾值也可由設計者設置且不限於5。
在延遲線電路的延遲量已減少之後，參考圖3B，且回饋時脈信號FCLK的正緣可落在對應於參考時脈信號RCLK的邏輯低的區Z1。此時，參考時脈信號RCLK的邏輯低可由回饋時脈信號FCLK的正緣取樣，且檢測信號的位元QA1至位元QA3可分別處於邏輯低、邏輯低、邏輯高，且取樣時間點T8處的檢測信號的數值在十進位中保持為4。由於檢測信號的位元QA1處於邏輯低，因此相位檢測電路150可調整延遲指示信號DIS以增加延遲線電路的延遲量。隨後，在緊接取樣時間點T8的取樣時間點T9處，回饋時脈信號FCLK的對應正緣可落在區Z2中，且檢測信號的所有位元QA1至位元QA3可處於邏輯高，取樣時間點T9處的檢測 信號的數值在十進位中為7。
在連續取樣時間點T10至取樣時間點T15處，對應正緣可在區Z1與區Z2之間漂移，且檢測信號的數值可在第三數目(=0)與第四數目(=7)之間連續交替變化。如果相位檢測電路150檢測到檢測信號的數值在第三數目與第四數目之間交替變化，那麼相位檢測電路150可產生延遲指示信號HIS以指示延遲鎖定迴路電路處於鎖定狀態。
本實施例的真值表可如下所見，其中在這一表中0為邏輯低且1為邏輯高：
Figure 111134802-A0305-02-0010-1
請共同參考圖2、圖4A以及圖4B，其中圖4A和圖4B繪示根據本公開的另一實施例的相位檢測電路的波形圖。最初，所有正反器FF1至正反器FF3根據重定信號RST重定。檢測信號 的所有位元QA1至位元QA3處於邏輯低。隨後，參考圖4A，如果回饋時脈信號FCLK的相位超前於參考時脈信號RCLK，且回饋時脈信號FCLK的第一正緣落在對應於參考時脈信號RCLK的邏輯0的區Z1中，那麼在對應於回饋時脈信號FCLK的第一正緣的取樣時間點T0處，檢測信號的位元QA1至位元QA3可分別處於邏輯低、邏輯高、邏輯高。此時，檢測信號的數值在十進位中為6。
在緊接取樣時間點T0的取樣時間點T1處，如果對應於取樣時間T1的第二正緣仍落在區Z1中，那麼檢測信號的位元QA1位元QA3可分別處於邏輯低、邏輯高、邏輯低，且檢測信號的數值在十進位中為2。此外，從緊接取樣時間點T1的連續取樣時間點T2至取樣時間點T6，如果對應於取樣時間點T2至取樣時間點T6的正緣仍落在區Z1中，那麼檢測信號的位元QA1至位元QA3可分別處於邏輯低、邏輯高、邏輯低，且檢測信號的數值在十進位中保持為2。
在本文中，相位檢測電路150可檢測數值等於第一數目(=2)的連續次數的數目等於6，且相位檢測電路150可將連續次數的數目與第二閾值進行比較，且第二閾值在這一實施例中可為5。如果連續次數的數目大於第二閾值，那麼相位檢測電路150可產生延遲指示信號DIS以增加延遲線電路的延遲量。
在這一實施例中，第二閾值可由設計者設定且不限於5。此外，第二閾值和第一閾值可相同或不同。
在延遲線電路的延遲量已增加之後，參考圖4B，且回饋 時脈信號FCLK的正緣可落在對應於參考時脈信號RCLK的邏輯高的區Z2。此時，參考時脈信號RCLK的邏輯高可由回饋時脈信號FCLK的正緣取樣，且檢測信號的位元QA1至位元QA3可分別處於邏輯高、邏輯高、邏輯低，且取樣時間點T7處的檢測信號的數值在十進位中保持為3。由於檢測信號的位元QA1處於邏輯高，因此相位檢測電路150可調整延遲指示信號DIS以減少延遲線電路的延遲量。隨後，在緊接取樣時間點T7的取樣時間點T8處，回饋時脈信號FCLK的對應正緣可落在區Z1中，且檢測信號的所有位元QA1至位元QA3可處於邏輯低，取樣時間點T8處的檢測信號的數值在十進位中為0。
在連續取樣時間點T9至取樣時間點T15處，對應正緣可在區Z2與區Z1之間漂移，且檢測信號的數值可在第四數目(=7)與第三數目(=0)之間連續交替變化。如果相位檢測電路150檢測到檢測信號的數值在第三數目與第四數目之間交替變化，那麼相位檢測電路150可產生延遲指示信號HIS以指示延遲鎖定迴路電路處於鎖定狀態。
本實施例的真值表可如下所見，其中在這一表中0為邏輯低且1為邏輯高：
Figure 111134802-A0305-02-0012-2
Figure 111134802-A0305-02-0013-3
請參考圖5，其繪示根據本公開的另一實施例的延遲鎖定迴路電路的相位檢測電路的電路圖。除圖2中的正反器DFF1至正反器DFF3之外，相位檢測電路500更包含邏輯電路510、邏輯電路520以及移位暫存器電路530。如果數值等於第三數目(=0)或第四數目(=7)，那麼邏輯電路510對數值執行邏輯操作且產生信號Y。移位暫存器電路530耦接到邏輯電路510，且配置成根據回饋時脈信號FCLK移位信號Y以產生多個移位位元S51至移位位元S54。邏輯電路520耦接到移位暫存器電路530且對移位位元S51至移位位元S54執行邏輯操作以產生鎖定標誌X，其中鎖定標誌X用以指示延遲鎖定迴路電路處於鎖定狀態。
詳細地說，邏輯電路510包含及閘AN1、及閘AN2以及或閘OR1。及閘AN1接收檢測結果的位元QA1至位元QA3，且及閘AN2接收分別反相至位元QA1至位元QA3的位元QA1B至位元QA3B。或閘OR1的兩個輸入端分別耦接到及閘AN1和及閘AN2的輸出端，且或閘OR1用以產生信號Y。
關於邏輯電路510的操作，如果檢測結果的數值在十進 位中為7或0，那麼及閘AN1和及閘AN2中的一者可將邏輯高提供至或閘OR1的一個輸入端。例如，或閘OR1可在邏輯1處產生信號Y。
移位暫存器電路530包含串聯耦接的多個正反器DFF51至正反器DFF54。移位暫存器電路530由正反器DFF51接收信號Y，且正反器DFF51至正反器DFF54根據回饋時脈信號FCLK的正緣透過移位元信號Y來產生移位位元S51至移位位元S54。如果信號Y在回饋時脈信號FCLK的4個或更高時脈迴圈內保持為邏輯高，那麼所有移位位元S51至移位位元S54可同時處於邏輯高。
邏輯電路520包含及閘AN3。及閘AN3接收移位位元S51至移位位元S54且產生鎖定標誌X。如果所有移位位元S51至移位位元S54處於邏輯高，那麼邏輯電路520可在邏輯高處產生鎖定標誌X以指示延遲鎖定迴路電路處於鎖定狀態。
請注意，在本文中，如圖5中所繪示，移位暫存器電路530的正反器的數目可由延遲鎖定迴路電路的設計者判定且不限於4。透過在移位暫存器電路530中使用更多正反器，可以更高精確度判定延遲鎖定迴路電路的鎖定狀態。當然，可根據移位暫存器電路530中的正反器的數目調整及閘AN3的輸入端的數目。
請參考圖6，其繪示根據本公開的另一實施例的延遲鎖定迴路電路的相位檢測電路的電路圖。除圖2和圖5中的元件之外，相位檢測電路600更包含邏輯電路610、邏輯電路620以及移位暫 存器電路630。如果數值等於第一數目(=5)或第二數目(=2)，那麼邏輯電路610對數值執行邏輯操作且產生信號Z。移位暫存器電路630耦接到邏輯電路610，且配置成根據回饋時脈信號FCLK移位元信號Z以產生多個移位位元S61至移位位元S64。邏輯電路620耦接到移位暫存器電路630且對移位位元S61至移位位元S64執行邏輯操作以產生遠離鎖定標誌W，其中遠離鎖定標誌W用以指示延遲鎖定迴路電路遠離鎖定狀態。
詳細地說，邏輯電路610包含及閘AN4、及閘AN5以及或閘OR2。及閘AN4接收檢測結果的位元QA1、QA2B以及QA3，及閘AN5接收檢測結果的位元QA1B、QA2以及QA3B。或閘OR2的兩個輸入端分別耦接到及閘AN4和及閘AN5的輸出端，且或閘OR2用以產生信號Z。
關於邏輯電路610的操作，如果檢測結果的數值在十進位中為5或2，那麼及閘AN4和及閘AN5中的一者可將邏輯高提供至或閘OR2的一個輸入端。如此，或閘OR2可處產生為邏輯1信號Z。
移位暫存器電路630包含串聯耦接的多個正反器DFF61至正反器DFF64。移位暫存器電路630由正反器DFF61接收信號Z，且正反器DFF61至正反器DFF64根據回饋時脈信號FCLK的正緣透過移位元信號Z產生移位位元S61至移位位元S64。如果信號Z保持在回饋時脈信號FCLK的4個或更多時脈迴圈內保持為邏輯高，那麼所有的移位位元S61至移位位元S64可同時處於 邏輯高。
邏輯電路620包含及閘AN6。及閘AN6接收移位位元S61至移位位元S64且產生遠離鎖定標誌W。如果所有移位位元S61至移位位元S64處於邏輯高，那麼邏輯電路620可產生邏輯高的遠離鎖定標誌W以指示延遲鎖定迴路電路遠離鎖定狀態。
請注意，在本文中，如圖6中所繪示，移位暫存器電路630的正反器的數量可由延遲鎖定迴路電路的設計者判定且不限於4。透過在移位暫存器電路630中使用更多正反器，可以更高精確度判定延遲鎖定迴路電路的鎖定狀態。當然，可根據移位暫存器電路630中的正反器的數量調整及閘AN6的輸入端的數量。
請參考圖7，其繪示根據本公開的實施例的時脈信號產生器的示意圖。圖1中的時脈信號產生器130可由時脈信號產生器700建構。時脈信號產生器700包含放大器AMP1和時脈樹710。放大器AMP1從延遲線電路(例如圖1中的延遲線電路120)接收延遲時脈信號DCLK。放大器AMP1的輸出端耦接到時脈樹710。時脈樹710可基於放大器AMP1的輸出信號產生輸出時脈信號OCLK。
放大器AMP1可由本領域的技術人員熟知的任何放大電路建構，且時脈樹710也可由本領域的技術人員熟知的任何時脈樹電路建構，且在本文中沒有特定限制。
請參考圖8，其繪示根據本公開的實施例的正反器的示意圖。在本文中請注意，透過參看圖2，正反器DFF1至正反器DFF3 中的每一者可為具有高操作速度的D型正反器，且正反器DFF1至正反器DFF3中的每一者可由圖8中的正反器800建構。正反器800具有時脈端CK、資料端D、輸出端Q、反相輸出端QB以及重置端R。正反器800包含反相器IV1至反相器IV4，傳輸門TG1和三態反相器TIV1以及三態反相器TIV2。反相器IV1的輸入端耦接到時脈端CK，且反相器IV1和反相器IV2串聯耦接。反相器IV1和反相器IV2分別產生控制信號CTL1和控制信號CTL2。傳輸門TG1耦接在資料端D與輸出端Q之間。傳輸門TG1由控制信號CTL1和控制信號CTL2控制以接通或切斷。三態反相器TIV1的輸入端耦接到反相輸出端QB，三態反相器TIV1的輸出端耦接到輸出端Q。三態反相器TIV2的輸入端耦接到重置端R，三態反相器TIV2的輸出端耦接到輸出端Q。反相器IV3的輸入端耦接到輸出端Q，且反相器IV3的輸出端耦接到反相輸出端QB。
三態反相器TIV1由控制信號CTL1和控制信號CTL2控制。三態反相器TIV2由重置端R上的信號和由反相器IV4產生的信號RB控制，其中信號RB反相為重置端R上的信號。
如果接通傳輸門TG1，那麼資料端D上的信號可傳遞到輸出端Q。此時，切斷三態反相器TIV1，且反相器IV3透過反相資料端D上的信號在反相輸出端QB上產生信號。如果切斷傳輸門TG1，那麼對應地接通三態反相器TIV1，且三態反相器TIV1和反相器IV3可形成鎖存器以用於鎖存輸出端Q上的信號。
另一方面，當重置端R上的重定信號處於邏輯低時，可 接通三態反相器TIV2。此時，輸出端Q上的信號可拉到邏輯高。
三態反相器TIV1和三態反相器TIV2的硬體結構可由本領域的技術人員熟知的任何三態反相器建構，且在本文中沒有特定限制。
總體來說，本公開的延遲鎖定迴路電路提供相位檢測電路以透過用回饋時脈信號對參考時脈信號進行取樣來識別延遲鎖定迴路電路的鎖定狀態。相位檢測電路根據檢測結果的數值進一步產生延遲指示信號，且可高效地操作鎖相操作。
100：延遲鎖定迴路電路 110：接收器 120：延遲線電路 130：時脈信號產生器 140：晶片外驅動器 150：相位檢測電路 CLK：時脈信號 DCLK：延遲時脈信號 RCLK：參考時脈信號 OCLK：輸出時脈信號 FCLK：回饋時脈信號 Vref：參考電壓 DIS：延遲指示信號

Claims (16)

  1. 一種延遲鎖定迴路電路，包括：接收器，接收時脈信號及參考電壓且根據所述時脈信號及所述參考電壓產生參考時脈信號；延遲線電路，耦接到所述接收器且透過根據延遲指示信號延遲所述參考時脈信號來產生延遲時脈信號；時脈信號產生器，耦接到所述延遲線電路，根據所述延遲時脈信號產生輸出時脈信號；相位檢測電路，耦接到所述接收器及所述時脈信號產生器，透過用由所述輸出時脈信號產生的回饋時脈信號對所述參考時脈信號進行取樣產生檢測結果，且根據所述檢測結果的數值產生所述延遲指示信號；以及晶片外驅動器，耦接到所述時脈信號產生器，接收所述輸出時脈信號且提供所述回饋時脈信號。
  2. 如請求項1所述的延遲鎖定迴路電路，其中所述相位檢測電路包括：M個正反器，其中第一正反器的資料端接收所述參考時脈信號，所述第一正反器的時脈端接收所述回饋時脈信號，第N個正反器的反相輸出端耦接到N+1個第一正反器的資料端，其中M為大於1的整數，且N為大於0且小於M的整數。
  3. 如請求項1所述的延遲鎖定迴路電路，其中所述M個正反器中的每一者包括： 第一反相器，接收所述參考時脈信號且產生控制信號；第二反相器，串聯耦接到所述第一反相器且產生反相控制信號；傳輸門，耦接在所述M個正反器中的每一者的所述資料端與輸出端之間，所述傳輸門由所述控制信號及所述反相控制信號所控制；第一三態反相器，具有輸入端以耦接到所述M個正反器中的每一者的所述反相輸出端，且具有輸出端以耦接到所述M個正反器中的每一者的所述輸出端，所述第一三態反相器由所述控制信號及所述反相控制信號所控制；以及第三反相器，具有輸出端以耦接到所述M個正反器中的每一者的所述反相輸出端，且具有輸入端以耦接到所述M個正反器中的每一者的所述輸出端。
  4. 如請求項3所述的延遲鎖定迴路電路，其中所述M個正反器中的每一者更包括：第二三態反相器，具有輸入端以耦接到所述M個正反器中的每一者的重置端，且具有輸出端以耦接到所述M個正反器中的每一者的所述輸出端，所述第二三態反相器根據所述M個正反器中的每一者的所述重定端上的重定信號打開。
  5. 如請求項2所述的延遲鎖定迴路電路，其中當所述相位檢測電路檢測到所述數值等於或大於第一閾值的第一數目的連 續次數的數目時，所述相位檢測電路產生所述延遲指示信號以減少所述延遲線電路的延遲量。
  6. 如請求項5所述的延遲鎖定迴路電路，其中當所述相位檢測電路檢測到所述數值等於或大於第二閾值的第二數目的連續次數的數目時，所述相位檢測電路產生所述延遲指示信號以增加所述延遲線電路的所述延遲量。
  7. 如請求項6所述的延遲鎖定迴路電路，其中所述第一閾值及所述第二閾值相同或不同。
  8. 如請求項6所述的延遲鎖定迴路電路，其中當所述相位檢測電路檢測到在第三數目與第四數目之間連續交替變化的所述數值時，所述延遲鎖定迴路電路處於鎖定狀態。
  9. 如請求項8所述的延遲鎖定迴路電路，其中所述相位檢測電路更包括：第一邏輯電路，如果所述數值等於所述第三數目或所述第四數目，那麼對所述數值執行第一邏輯操作且產生第一信號；移位暫存器電路，耦接到所述第一邏輯電路，根據所述回饋時脈信號移位元所述第一信號以產生多個移位位元；以及第二邏輯電路，耦接到所述移位暫存器電路，對所述移位位元執行第二邏輯操作以產生鎖定標誌，其中所述鎖定標誌用以指示所述延遲鎖定迴路電路處於所述鎖定狀態。
  10. 如請求項9所述的延遲鎖定迴路電路，其中所述第一邏輯電路包括： 第一及閘，接收所述檢測結果的多個位且產生第二信號；第二及閘，接收所述檢測結果的反相信號的多個位且產生第三信號；以及或閘，接收所述第二信號及所述第三信號且產生所述第一信號。
  11. 如請求項9所述的延遲鎖定迴路電路，其中所述第二邏輯電路包括：及閘，接收所述移位位元且產生所述鎖定標誌。
  12. 如請求項9所述的延遲鎖定迴路電路，其中所述移位暫存器電路的寄存器的數目大於1。
  13. 如請求項6所述的延遲鎖定迴路電路，其中所述相位檢測電路更包括：第一邏輯電路，對所述數值執行第一邏輯操作以用於判斷所述數值是否等於所述第一數目或所述第二數目以產生第一信號；移位暫存器電路，耦接到所述第一邏輯電路，根據所述回饋時脈信號移位元所述第一信號以產生多個移位位元；以及第二邏輯電路，耦接到所述移位暫存器電路，對所述移位位元執行第二邏輯操作以產生遠離鎖定標誌。
  14. 如請求項13所述的延遲鎖定迴路電路，其中所述移位暫存器電路的所述寄存器的數量大於1。
  15. 如請求項13所述的延遲鎖定迴路電路，其中所述相位檢測電路根據所述遠離鎖定標誌產生所述延遲指示信號。
  16. 如請求項1所述的延遲鎖定迴路電路，其中所述時脈信號產生器包括：放大器，根據所述延遲時脈信號產生第一時脈信號；以及時脈樹，根據所述第一時脈信號產生所述輸出時脈信號。
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