CN111294024B - 时钟信号倍频电路 - Google Patents

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Abstract

一种时钟信号倍频电路，包括：N条支路以及N倍频电路，各支路结构相同，每一个支路均包括一个缓冲器、与缓冲器耦接的一个2倍频电路，2倍频电路适于对输入的参考时钟信号进行2倍频得到2倍频参考时钟信号；N倍频电路包括：分别与N个2倍频电路一一对应耦接的N个第二校准延迟电路，第二校准延迟电路适于对输入的2倍频参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频参考时钟信号；N通路相位组合电路适于对N个第二校准延迟电路输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。采用上述方案，能够在兼顾成本的同时，提高对多倍频参考时钟信号的相位噪声的优化程度。

Description

时钟信号倍频电路
技术领域
本发明实施例涉及通信技术领域，尤其涉及一种时钟信号倍频电路。
背景技术
随着5G毫米波频段商用的逐步开放，射频收发机对于本振信号的相位噪声提出来更高的挑战。现有技术中的倍频方案通常针对单一缓冲器输出的参考时钟信号进行倍频处理，利用单一缓冲器上升沿和下降沿的非相关性进行对参考时钟信号进行二倍频，但对于高性能本振应用场景，参考相噪最大的贡献者弦波转方波缓冲器的噪声并未得到优化。
为了能得到高相位噪声素质的多倍频参考时钟，不同厂商尝试选用更高频率的更高精准度的晶体振荡器为毫米波频率综合电路提供参考时钟。现有的毫米波多输入多输出(Multiple-Input Multiple-Output，MIMO)系统中，每个相控单元均采用独立的参考时钟，单个收发机单元使用完全独立的参考时钟和锁相环时钟，成本较高。
发明内容
本发明实施例的目的是在兼顾成本的同时，能够提高对多倍频参考时钟信号的相位噪声的优化程度。
为解决上述技术问题，本发明实施例提供一种时钟信号倍频电路，包括：N条支路以及N倍频电路，所述N条支路均与所述N倍频电路耦接；所述N条支路中，各支路结构相同，每一个支路均包括一个缓冲器、与所述缓冲器耦接的一个2倍频电路，所述2倍频电路适于对输入的参考时钟信号进行2倍频得到2倍频参考时钟信号；其中，所述N倍频电路包括：分别与N个2倍频电路一一对应耦接的N个第二校准延迟电路，所述第二校准延迟电路适于对输入的所述2倍频参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频参考时钟信号；与所述N个第二校准延迟电路均耦接的N通路相位组合电路，所述N通路相位组合电路适于对所述N个第二校准延迟电路输出的N个所述时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
可选的，所述N通路相位组合电路对所述N个第二校准延迟电路输出的N个所述时钟延迟后的2倍频的参考时钟信号进行相位组合，包括以下任一种相位组合方式：基于异或门的相位组合、基于复位-置位触发器的相位组合、基于多路复用选择切换的相位组合。
可选的，每个第二校准延迟电路适于采用如下公式对输入的所述2倍频的参考时钟信号进行时钟延迟：
Figure BDA0002079518400000021
其中，Tdelay(k)为第k个第二校准延迟电路的时钟延迟时长；Tref为输入参考时钟信号的周期；k为支路序号。
可选的，所述第二校准延迟电路的时钟延迟时长与对应支路中的缓冲器类型或者对应支路中的参考时钟信号的周期相关。
可选的，所述N条支路中的每条支路对应的缓冲器分别存在一一耦接的独立电源和参考电压来源。
可选的，每个2倍频电路包括：占空比校准电路、第一校准延迟电路、异或门，其中：所述占空比校准电路的输入端与所述缓冲器的输出端连接，所述占空比校准电路的输出端分别与所述第一校准延迟电路的输入端及所述异或门的第一输入端耦接；所述第一校准延迟电路的输出端与所述异或门的第二输入端耦接；所述占空比校准电路适于对输入的所述参考时钟信号进行占空比校准。
可选的，每个支路的缓冲器包括：电容、反相器及电阻，其中，所述电容与所述反相器的输入端耦接，所述反相器的输出端与所述2倍频电路耦接，与所述电阻两端分别与所述电容及所述2倍频电路耦接。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
为每个缓冲器分别设置对应的支路，也即每个缓冲器分别对应有2倍频电路及第二校准延迟电路，每个缓冲器对应的第二校准延迟电路输出的参考时钟信号通过N通路相位组合电路进行相位组合，得到2N倍频的参考时钟信号。毫米波锁相环的带内相位噪声素质极大地依赖参考时钟信号的性能，采用每个缓冲器对应的支路并级联之后通过N通路相位组合电路进行相位组合倍频，从而每个缓冲器对应的支路的相位噪声可以最大程度的不相关，并可以确保相关噪声不占据主导，因此，可以对参考时钟信号的相位噪声进行优化。由于无需采用高频的振荡器，基于整体电路的低频模块即可实现，成本较低，从而可以在兼顾成本的同时，能够提供一种高相位噪声素质的多倍频参考时钟信号，也即能够提高对多倍频参考时钟信号的相位噪声的优化程度。
进一步，为每个缓冲器对应的支路提供独立电源及参考电压来源，在更高相位噪声应用场景中，使得各支路对应的电源噪声不相关，以进一步提高各支路的相位噪声的不相关程度，以进一步优化多倍频参考时钟信号的相位噪声。
附图说明
图1是本发明实施例中的一种时钟信号倍频电路的结构示意图；
图2是本发明实施例中的另一种时钟信号倍频电路的结构示意图。
具体实施方式
如上所述，现有技术倍频方案多针对单一缓冲器输出参考时钟信号进行倍频处理，利用单一缓冲器上升沿和下降沿的非相关性进行二倍频，但对于高性能本振应用场景，参考时钟信号的相位噪声最大的贡献者弦波转方波缓冲器的噪声并未得到优化。
一方面，参考时钟信号的相位噪声主要贡献来自正弦波转方波缓冲器，该正弦波转方波缓冲器在数十兆Hz频率下通常耗电上百微安。锁相环输出参考时钟信号的带内相位噪声水平上限通常受限于参考时钟相噪加20log(N)的理论值。另一方面，更高频率的参考频率也可以相应的降低锁相环环路带宽内其他模块的噪声贡献。但是，目前可用的高频振荡器一来价格昂贵，二来在较高频率的振荡器当前多选用微机电系统(Micro ElectroMechanical Systems，MEMS)振荡器，体积大且功耗高。
现有MIMO系统方案中，每个相控单元采用独立的参考时钟信号，单个收发机单元使用完全独立的参考时钟和锁相环时钟。相位误差的相关性处理通过在单个收发单元中添加独立晶振并级联锁相环(Phase Locked Loop，PLL)，成本较高，且功耗大，不适合大规模商用的消费电子产品。
本发明实施例中，为每个缓冲器分别设置对应的支路，也即每个缓冲器分别对应有2倍频电路及第二校准延迟电路，每个缓冲器对应的第二校准延迟电路输出的2倍频的参考时钟信号通过N通路相位组合电路进行相位组合，得到2N倍频的参考时钟信号。毫米波锁相环的带内相位噪声素质极大地依赖参考时钟信号的性能，采用每个缓冲器对应的支路并级联之后通过N通路相位组合电路进行相位组合倍频，从而每个缓冲器对应的支路的相位噪声可以最大程度的不相关，并可以确保相关噪声不占据主导，因此，可以对参考时钟信号的相位噪声进行优化。由于无需采用高频振荡器，基于整体电路的低频模块即可实现，成本较低，从而可以在兼顾成本的同时，能够提供一种高相位噪声素质的多倍频参考时钟信号，也即能够提高对多倍频参考时钟信号的相位噪声的优化程度。
为使本发明实施例的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，给出了本发明实施例中的一种时钟信号倍频电路的结构示意图。
在具体实施中，时钟信号倍频电路可以包括N条支路，支路1、支路2……支路N，及与N条支路均耦接的N倍频电路13。N条支路中的每条支路结构均相同，每条支路中均可以包括一个缓冲器11及与缓冲器11耦接的一个2倍频电路12。2倍频电路12可以对输入的参考时钟信号进行2倍频，在本发明一实施例中，2倍频电路12中的PMOS和NMOS分别沿主导的上升沿和下降沿抖动叠加，并通过异或门进行相位组合，得到2倍频的参考时钟信号。
在具体实施中，N倍频电路13可以包括N个第二校准延迟电路131以及N通路相位组合电路132。N个第二校准延迟电路131与N个2倍频电路12一一对应耦接，且N个第二校准延迟电路131均与N通路相位组合电路13耦接。第二校准延迟电路131可以对输入的2倍频的参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频的参考时钟信号，并输入至N通路相位组合电路13，N通路相位组合电路13可以对N个第二校准延迟电路131输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
在具体实施中，N通路相位组合电路13可以通过多种相位组合方式对N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
在本发明一实施例中，基于异或门的相位组合方式对N个第二校准延迟电路131输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
在本发明另一实施例中，基于复位-置位触发器的相位组合对N个第二校准延迟电路131输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
在本发明又一实施例中，基于多路复用选择切换的相位组合对N个第二校准延迟电路131输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
可以理解的是，根据实际应用场景及需求，也可以选择其他类型的相位组合方式对N个第二校准延迟电路131输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，只需能够得到2N倍频的参考时钟信号即可。
在具体实施中，每个第二校准延迟电路131适于采用如下公式(1)对输入的2倍频的参考时钟信号进行校准延迟：
Figure BDA0002079518400000051
其中，Tdelay(k)为第k个第二校准延迟电路131的时钟延迟时长；Tref为输入参考时钟信号的周期；k为第k条支路。
在本发明实施例中，当k＝1时，Tdelay(1)＝0，也即第一条支路不做时钟延迟。
在具体实施中，N个第二校准延迟电路131的时钟延迟时长可以相同，也可以不同。每个第二校准延迟电路131的时钟延迟时长与对应支路的缓冲器11类型或者对应支路的参考时钟信号的周期相关。
在具体实施中，每个支路的缓冲器11可以存在多种方式，每个支路的缓冲器11类型可以相同，也可以不同。
例如，缓冲器11包括电容111、反相器112及与反相器112并联的电阻113。所述电容111与反相器112的输入端耦接，所述反相器112的输出端与2倍频电路12耦接。电阻113两端分别与电容111及2倍频电路12耦接。
在具体实施中，每个支路的2倍频电路12可以相同。每个2倍频电路12的结构如下：可以包括占空比校准电路121、第一校准延迟电路122、异或门123。占空比校准电路121可以对输入的所述参考时钟信号进行占空比校准。占空比校准电路121的输入端与所述缓冲器11的输出端连接，占空比校准电路121的输出端分别与第一校准延迟电路122的输入端及所述异或门123的第一输入端耦接；第一校准延迟电路122的输出端与异或门123的第二输入端耦接。
由上述方案可知，为每个缓冲器分别设置对应的支路，也即每个缓冲器分别对应有2倍频电路及第二校准延迟电路，每个缓冲器对应的第二校准延迟电路输出的参考时钟信号通过N通路相位组合电路进行相位组合，得到2N倍频的参考时钟信号。毫米波锁相环的带内相位噪声素质极大地依赖参考时钟信号的性能，采用每个缓冲器对应的支路并级联之后通过N通路相位组合电路进行相位组合倍频，从而每个缓冲器对应的支路的相位噪声可以最大程度的不相关，并可以确保相关噪声不占据主导，因此，可以对参考时钟信号的相位噪声进行优化。由于无需采用高频振荡器，基于整体电路的低频模块即可实现，成本较低，从而可以兼顾成本的同时，能够提供一种高相位噪声素质的多倍频参考时钟信号，也即能够提高对多倍频参考时钟信号的相位噪声的优化程度。
此外，采用本发明实施例提供的时钟信号噪声倍频电路对参考时钟信号进行倍频，参考时钟信号的周期增加N倍，参考时钟信号相应的非相关抖动仅功率叠加。
在具体实施中，时钟信号倍频电路中各支路可以共用的电源，也即采用同一个电源为所有支路中的缓冲器等相关部件提供电能。
在更高相位噪声应用场景下，为了进一步提高对参考时钟信号的相位噪声的优化程度，在本发明实施例中，N条支路中的每条支路对应的缓冲器分别存在一一耦接的独立电源和参考电压来源，从而使得电源部分噪声不相关，以进一步优化多倍频参考时钟信号的相位噪声。
对于锁相环电路，锁相环电路的涉及参考时钟信号的相位噪声优质通常由抖动方差乘以功耗来度量，采用本发明实施例提供的技术方案，可以从时钟信号倍频电路的最低频模块入手，通过较小的功耗代价即可实现整体输出时钟抖动的优化，也即可以进一步优化多倍频参考时钟信号的相位噪声，可以实现10logN的优化。
参照图2，给出了本发明实施例中的另一种时钟信号倍频电路的结构示意图。
为了便于本领域技术人员更好的理解和实现本发明实施例，在本发明实施例中以N取2为例，对提供的一种时钟信号4倍频电路的结构进行说明。时钟信号4倍频电路可以对输入的参考时钟信号进行4倍频，得到4倍频的参考时钟信号。
时钟信号4倍频电路包括两条支路，支路1及支路2。支路1中包括缓冲器21、独立电源22，独立电源22的参考电压为
Figure BDA0002079518400000071
支路2包括缓冲器31及独立电源32，独立电源32的参考电压为
Figure BDA0002079518400000072
参考时钟信号41经支路1的缓冲器21，并经第一校准延迟电路23及异或门24组成的2倍频电路20进行倍频，得到2倍频参考时钟信号42，2倍频参考时钟信号42输入至N倍频电路60，经第二校准延迟电路25进行时钟延迟校准后得到时钟延迟后的2倍频参考时钟信号44，并将时钟延迟后的2倍频参考时钟信号44输入至异或门50。
参考时钟信号41经支路2的缓冲器31，并经第一校准延迟电路33及异或门34组成的2倍频电路30进行倍频，得到2倍频参考时钟信号43，2倍频参考时钟信号43输入至N倍频电路60，经第二校准延迟电路35进行时钟延时校准后得到时钟延迟后的2倍频参考时钟信号45，并将时钟延迟后的2倍频参考时钟信号45输入至异或门50。异或门50对输入的2倍频参考时钟信号44及2倍频参考时钟信号45采用异或门组合方式进行相位组合，得到4倍频参考时钟信号46并输出。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种时钟信号倍频电路，其特征在于，包括：N条支路以及N倍频电路，所述N条支路均与所述N倍频电路耦接；所述N条支路中，各支路结构相同，每一个支路均包括一个缓冲器、与所述缓冲器耦接的一个2倍频电路，所述2倍频电路适于对输入的参考时钟信号进行2倍频得到2倍频参考时钟信号；其中，所述N倍频电路包括：
分别与N个2倍频电路一一对应耦接的N个第二校准延迟电路，所述第二校准延迟电路适于对输入的所述2倍频参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频参考时钟信号；
与所述N个第二校准延迟电路均耦接的N通路相位组合电路，所述N通路相位组合电路适于对所述N个第二校准延迟电路输出的N个所述时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。
2.根据权利要求1所述的时钟信号倍频电路，其特征在于，所述N通路相位组合电路对所述N个第二校准延迟电路输出的N个所述时钟延迟后的2倍频的参考时钟信号进行相位组合，包括以下任一种相位组合方式：
基于异或门的相位组合、基于复位-置位触发器的相位组合、基于多路复用选择切换的相位组合。
3.根据权利要求1所述的时钟信号倍频电路，其特征在于，每个第二校准延迟电路适于采用如下公式对输入的所述2倍频的参考时钟信号进行时钟延迟：
Figure FDA0002079518390000011
其中，Tdelay(k)为第k个第二校准延迟电路的时钟延迟时长；Tref为输入参考时钟信号的周期；k为支路序号。
4.根据权利要求3所述的时钟信号倍频电路，其特征在于，所述第二校准延迟电路的时钟延迟时长与对应支路中的缓冲器类型或者对应支路中的参考时钟信号的周期相关。
5.根据权利要求1～4任一项所述的时钟信号倍频电路，其特征在于，所述N条支路中的每条支路对应的缓冲器分别存在一一耦接的独立电源和参考电压来源。
6.根据权利要求1～4任一项所述的时钟信号倍频电路，其特征在于，每个2倍频电路包括：占空比校准电路、第一校准延迟电路、异或门，其中：
所述占空比校准电路的输入端与所述缓冲器的输出端连接，所述占空比校准电路的输出端分别与所述第一校准延迟电路的输入端及所述异或门的第一输入端耦接；
所述第一校准延迟电路的输出端与所述异或门的第二输入端耦接；所述占空比校准电路适于对输入的所述参考时钟信号进行占空比校准。
7.根据权利要求1～4任一项所述的时钟信号倍频电路，其特征在于，每个支路的缓冲器包括：电容、反相器及电阻，其中，所述电容与所述反相器的输入端耦接，所述反相器的输出端与所述2倍频电路耦接，与所述电阻两端分别与所述电容及所述2倍频电路耦接。
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