CN107094016A - 一种实现低抖动的时钟产生电路 - Google Patents

Abstract

本发明公开了一种可实现低抖动的时钟产生电路，涉及一种微电路结构，尤其涉及一种电荷泵锁相式时钟产生电路。针对时钟发生器高速度低抖动的要求，本发明提出了一种新的电路架构：在传统单锁相环架构时钟发生器电路基础上增加一级锁相环电路。第一级锁相环采用片外高Q值的VCO，采用低带宽设计，将第一级的输出作为第二级的参考频率，这样就给第二级提供了一个低抖动的时钟源；第二级VCO采用LC型振荡器，进行高频输出，因此可以获得很好的远端性能，并可以进行高带宽调整，尽量去保留第一级的性能。本发明能够使时钟产生器拥有更好的噪声性能，对提高高频时钟的品质有重大意义，节约研发的投入，具有良好的应用前景。

Description

一种实现低抖动的时钟产生电路

技术领域

本发明属于集成电路领域的一种微电路结构，涉及一种实现低抖动的时钟产生电路。

背景技术

随着计算机性能和集成电路产业的发展,高性能的通信设备逐渐受到欢迎，因此对数据传输的速度和质量要求越来越高。高质量的时钟信号，能够为高速高质量数据传输系统提供必要的基本保障。尤其是在复杂恶劣外界环境下，时钟信号的传输将会受到各种干扰，从而影响通信系统的正常工作。抖动是衡量信号质量的一个重要指标，关系到数字电路时序的稳定性，和模拟电路数据采样的准确性。而低抖动的时钟产生电路能够为各应用系统提供高质量的时钟信号，当前社会对通信和数据传输质量的要求越来越高，应用前景较为广泛。

电荷泵锁相环的整体电路架构如图1所示，用于产生频率稳定的振荡信号。传统的时钟发生器结构如图2所示，基于单锁相环架构，整体环路的噪声性能决定了产生的时钟信号的抖动水平。

现有的单锁相环时钟产生器工作过程如下：锁相环模块输入参考频率，控制片外振荡器产生振荡信号，振荡信号经过反馈电路进行分频返回锁相环模块并与参考频率进行比较，使片外振荡器产生稳定振荡信号，振荡信号经过分频电路进行分频，分频后的信号通过输出缓冲模块之后进行输出。

随着通信设备、电子产品的工作频率不断提高，对时钟发生器速度与精度的要求也越来越高，传统的单锁相环时钟发生器很难达到低抖动要求。特别是在高频波段，抖动对通信系统的影响越来越严重，在射频收发机中，本振信号的抖动会影响到EVM星座图的质量，从而导致接收和发送信号的正确性；在高速数据交换电路中，锁相环时钟的抖动会导致误码率的提高，影响了数据的传输。

发明内容

本发明的目的是旨在提出一种可实现低抖动的时钟产生电路，解决各数字通信系统对低抖动时钟信号的要求。

本发明能够产生抖动非常小的高频时钟信号，抖动可调整到小于200fs，输出采用8路输出时钟，输出可分频等功能。

为了实现上述目的，本发明的技术解决方案为：

一种实现低抖动的时钟产生电路，包括第一级锁相环1、第二级锁相环2、片外振荡器3、分频电路4和整形缓冲器5；

所述的片外振荡器3用于产生振荡信号，将振荡信号输出至第一级锁相环1；第一级锁相环1用于将振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第一级锁相环1；还用于将输入参考频率和反馈参考频率进行比较，产生稳定的振荡信号，将稳定的振荡信号输出至第二级锁相环模块2；第二级锁相环模块2用于将稳定的振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第二级锁相环2；还用于将内部产生的振荡信号与反馈参考频率进行比较，产生进一步稳定的低抖动振荡信号，并输出至分频电路4；分频电路4用于将进一步稳定的低抖动振荡信号进行分频，将分频后的低抖动振荡信号输出至整形缓冲器5；整形缓冲器5用于将分频后的低抖动振荡信号进行整形，并分成八路输出。其中，第一级锁相环1采用片外的振荡器，并采用调整低环路带宽配置方法；在第二级锁相环模块2中，设计了一种新型低噪声的LC型片内压控振荡器，如图6所示，同时采用调整高环路带宽配置方法。

其中，所述的第一级锁相环1采用片外的振荡器，并采用调整低环路带宽的配置方法；第二级锁相环模块2中采用低噪声LC型压控振荡器，并采用调整高环路带宽的配置方法。

其中，所述的低噪声LC型压控振荡器包括电感L、电容阵列Carry、电容Cc和Ct、电阻R、可变电容二极管D1和D2、NMOS管Mn1～Mn6、PMOS管Mp1～Mp4和精准电流源电路；

Mn5、Mn6的漏极和Mp1、Mp2的源极分别与电源Vdd相连，Mn5的栅极、Mn5的源极、Mp1的漏极和Mp2的栅极连接于一点，称为X点；Mn6的栅极、Mn6的源极、Mp2的漏极和Mp1的栅极连接于一点，称为Y点；谐振电感L的一端接X点，另一端接Y点；电容阵列Carry的一端接X点，另一端接Y点；可变电容二极管D1一端接X点，另一端接D2的一端，D2的另一端接Y点；Mp3的栅极、Mp3的源极、Mn1的漏极和Mn2的栅极连接于X点；Mp4的栅极、Mp4的源极、Mn2的漏极和Mn1的栅极连接于Y点；Mn1的源极、Mn2的源极、Mp3的漏极和Mp4的漏极相连，称为S点；Mn3的漏极和Ct的一端连接于S点，Mn3的源极和Ct的另一端连接于地；电阻R的一端和电容Cc的一端连于Mn3的栅极，电容Cc的另一端接地，电阻R的另一端于接Mn4的栅极；Mn4的源极接地，Mn4的漏极接精准电流源电路。

本发明相比技术背景的优点为：

本发明所研制的低抖动时钟产生器改进投入应用后，较之前的普通单环锁相环电路能够大幅度降低了抖动，提高了输出频率的相位噪声性能，为系统提供了稳定可靠的时钟。

附图说明

图1为电荷泵锁相环的一般结构示意图；

图2为现有的单锁相环时钟发生器的一般结构示意图；

图3为本发明的双锁相环时钟发生器的结构示意图；

图4为一般锁相环的两类噪声谱密度示意图；

图5为环路带宽调整后的噪声谱密度示意图；

图6为一种新型低噪声的LC型压控振荡器电路图。

具体实施方式

为了使本发明的目的、技术方案和应用优越性更加清楚明白，下面结合附图1-6对本发明的具体实施方式作进一步详细说明。

图1为锁相环的一般结构示意图，通过图1所示的各个模块进行工作，首先，鉴频鉴相器把输入参考频率和反馈频率进行比较，电荷泵把鉴频鉴相器输出相位差转化成电压信号输出给环路滤波器进行滤波，最终送给压控振荡器，输出的频率再通过可编程分频器反馈到鉴频鉴相器，这就完成了锁相环的功能；普通的时钟产生器，包括图1所示的锁相环，还包括图2所示的分频电路和输出缓冲，根据用户对分频电路的配置，输出需要的频率。

对输出频率的噪声特性的影响，主要包括两方面，一是各个模块的噪声贡献；二是环路带宽的调整对输出噪声的影响，在整体环路中，鉴频鉴相器、电荷泵、分频器的噪声呈低通特性，如图4中S_1/f曲线；压控振荡器的噪声呈高通特性，如图4中S_1/f2曲线；因此通过对环路带宽的调整，可以抑制带内压控振荡器的噪声，和带外鉴频鉴相器、电荷泵、分频器等模块产生的噪声，如图5中实线部分是抑制后的噪声能量输出，虚线部分是被抑制掉的噪声能量。

图3所示，是本发明创新设计的双锁相环时钟发生器的结构示意图，本发明的双锁相环时钟发生器电路包括：包括第一级锁相环1、第二级锁相环2、片外振荡器3、分频电路4和整形缓冲器5。

所述的片外振荡器3用于产生振荡信号，将振荡信号输出至第一级锁相环1；第一级锁相环1用于将振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第一级锁相环1；还用于将输入参考频率和反馈参考频率进行比较，产生稳定的振荡信号，将稳定的振荡信号输出至第二级锁相环模块2；第二级锁相环模块2用于将稳定的振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第二级锁相环2；还用于将内部产生的振荡信号与反馈参考频率进行比较，产生进一步稳定的低抖动振荡信号，并输出至分频电路4；分频电路4用于将进一步稳定的低抖动振荡信号进行分频，将分频后的低抖动振荡信号输出至整形缓冲器5；整形缓冲器5用于将分频后的低抖动振荡信号进行整形，并分成八路输出。

其中锁相环的基本工作原理与现有锁相环电路相同，前文已经详细阐述，这里就不再赘述。而作为本文的创新特征，是采用片外振荡器双锁相环配合整形缓冲器的架构，第一级锁相环1、第二级锁相环2，并且第一级锁相环1采用了片外振荡器电路，并采用调整低环路带宽的配置方法，这可以提供一个较好的相位噪声性能，通过前面环路带宽对相位噪声的影响分析，第一级锁相环1采用一个较低的带宽，达到相噪的最佳性能，该输出频率作为第二级锁相环2的参考频率，近端的低通相噪会达到一个较好的噪声性能，第二级锁相环2采用低噪声LC型压控振荡器，并采用调整高环路带宽的配置方法，采用一个较高的带宽配置，又进一步抑制了相位噪声，大幅降低了抖动。最后，整形缓冲器对分频信号进一步整形，稳定该信号的输出。

该双环电路的架构的采用，通过两个锁相环各自带宽调整的方法，从小带宽到大带宽的结合使用，相位噪声的抑制从近端扩展到远端，极大程度上消除了锁相环产生频率的抖动能量。

同时，第二级锁相环中设计了一种新型的低噪声LC型压控振荡器，图6所示，本振荡器：所述的低噪声LC型压控振荡器包括电感L、电容阵列Carry、电容Cc和Ct、电阻R、可变电容二极管D1和D2、NMOS管Mn1～Mn6、PMOS管Mp1～Mp4和精准电流源电路；

Mn5、Mn6的漏极和Mp1、Mp2的源极分别与电源Vdd相连，Mn5的栅极、Mn5的源极、Mp1的漏极和Mp2的栅极连接于一点，称为X点；Mn6的栅极、Mn6的源极、Mp2的漏极和Mp1的栅极连接于一点，称为Y点；谐振电感L的一端接X点，另一端接Y点；电容阵列Carry的一端接X点，另一端接Y点；可变电容二极管D1一端接X点，另一端接D2的一端，D2的另一端接Y点；Mp3的栅极、Mp3的源极、Mn1的漏极和Mn2的栅极连接于X点；Mp4的栅极、Mp4的源极、Mn2的漏极和Mn1的栅极连接于Y点；Mn1的源极、Mn2的源极、Mp3的漏极和Mp4的漏极相连，称为S点；Mn3的漏极和Ct的一端连接于S点，Mn3的源极和Ct的另一端连接于地；电阻R的一端和电容Cc的一端连于Mn3的栅极，电容Cc的另一端接地，电阻R的另一端于接Mn4的栅极；Mn4的源极接地，Mn4的漏极接精准电流源电路。

其中，电感L，电容阵列Carry和可变电容二极管D1和D2构成了LC谐振环路，决定了产生频率的大小。传统的LC型振荡器一般是采用NMOS管Mn1、Mn2，PMOS管Mp1、Mp2作为负阻产生电路，来抵消LC中阻抗，提供能量，来保持振荡器的持续振荡，Mn3是尾电流源，Mn4是电流源偏置管。振荡器是锁相环电路中的关键模块，决定了锁相环环路带宽附近和带外的相位噪声水平。本发明的中提出的一种低噪声的LC型振荡器，在传统LC型振荡器的基础上增加了如图6所示的虚线框中的部分：

一是增加了负阻MOS管的匹配互补MOS管，增加了Mn5、Mn6、Mp3、Mp4，降低了在MOS管翻转时所带来的电荷噪声。

二是在尾电流源上并联一个大电容Ct，电容的大小使得滤波的截止频率低于二次谐波频率，这样会把二次谐波以上的偶次谐波滤除掉，从而抑制偶次谐波附近噪声对振荡器基波相位噪声的影响。

三是在Mn3管附近增加一个低通滤波器，电阻R和电容Cc，这样能够将电流源引入的高频噪声滤除，也能够防止在版图设计中，外界引入的噪声。

四是在Mn3上采用一个不随温度变化的精准的电流源电路，从而进一步减弱了电流噪声的影响。

以上结合附图的实施例描述，旨在便于理解本发明的创新实质，但并非以此来限制本发明多样性的实施方式及要求的权利要求保护范围。但凡理解本发明，并根据上述实施例进行的等效结构变化或构件替换，能够实现相同目的和效果的设计，均应视为对本专利申请保护内容的侵犯。

Claims (3)

1.一种实现低抖动的时钟产生电路，包括第一级锁相环(1)、片外振荡器(3)、分频电路(4)和整形缓冲器(5),其特征在于：还包括第二级锁相环(2)；

所述的片外振荡器(3)用于产生振荡信号，将振荡信号输出至第一级锁相环(1)；第一级锁相环(1)用于将振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第一级锁相环(1)；还用于将输入参考频率和反馈参考频率进行比较，产生稳定的振荡信号，将稳定的振荡信号输出至第二级锁相环模块(2)；第二级锁相环模块(2)用于将稳定的振荡信号进行分频，将分频后的振荡信号作为反馈参考频率反馈给第二级锁相环(2)；还用于将内部产生的振荡信号与反馈参考频率进行比较，产生进一步稳定的低抖动振荡信号，并输出至分频电路(4)；分频电路(4)用于将进一步稳定的低抖动振荡信号进行分频，将分频后的低抖动振荡信号输出至整形缓冲器(5)；整形缓冲器(5)用于将分频后的低抖动振荡信号进行整形，并分成八路输出。

2.根据权利要求1所述的一种实现低抖动的时钟产生电路，其特征在于：

所述的第一级锁相环(1)采用片外的振荡器，并采用调整低环路带宽的配置方法；第二级锁相环模块(2)中采用低噪声LC型压控振荡器，并采用调整高环路带宽的配置方法。

3.根据权利要求2所述的一种实现低抖动的时钟产生电路，其特征在于：所述的低噪声LC型压控振荡器包括电感L、电容阵列Carry、电容Cc和Ct、电阻R、可变电容二极管D1和D2、NMOS管Mn1～Mn6、PMOS管Mp1～Mp4和精准电流源电路；

Mn5、Mn6的漏极和Mp1、Mp2的源极分别与电源Vdd相连，Mn5的栅极、Mn5的源极、Mp1的漏极和Mp2的栅极连接于一点，称为X点；Mn6的栅极、Mn6的源极、Mp2的漏极和Mp1的栅极连接于一点，称为Y点；谐振电感L的一端接X点，另一端接Y点；电容阵列Carry的一端接X点，另一端接Y点；可变电容二极管D1一端接X点，另一端接D2的一端，D2的另一端接Y点；Mp3的栅极、Mp3的源极、Mn1的漏极和Mn2的栅极连接于X点；Mp4的栅极、Mp4的源极、Mn2的漏极和Mn1的栅极连接于Y点；Mn1的源极、Mn2的源极、Mp3的漏极和Mp4的漏极相连，称为S点；Mn3的漏极和Ct的一端连接于S点，Mn3的源极和Ct的另一端连接于地；电阻R的一端和电容Cc的一端连于Mn3的栅极，电容Cc的另一端接地，电阻R的另一端于接Mn4的栅极；Mn4的源极接地，Mn4的漏极接精准电流源电路。