CN104485951A - 带锁相环(pll)的频率合成源电路及控制方法 - Google Patents

Abstract

本发明带锁相环(PLL)的频率合成源电路及控制方法，本发明该频率合成源是在有稳定的参考源上用整数分频技术来实现合成频率源的，该锁相环电路有：分频鉴相器(ADF4118)、变容二极管(1SV285)、三极管(2SC4226)，参考源10MHz晶振、环路滤波器等元件组成。分频鉴相器(ADF4118)对输入的参考源10MHz信号、VCO产生的频率进行分频，通过其内部的相位检波器生成一个误差电压，此误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的情况下保持恒定，其相位检波器的电荷泵所产生的电流脉冲在环路滤器进行积分，以产生施于VCO的调谐电压，从而实现频率合成，形成一个稳定的信源。本发明技术难度低，成本小，相位噪声低，杂散小，频率步进小优点。

Description

带锁相环(PLL)的频率合成源电路及控制方法

技术领域

本发明涉及一种带锁相环(PLL)的频率合成源，是涉及一种将高精度，高稳定度的标准频率通过一系列的算术运算，产生一个具有相同高精度和高稳定度的大量离散频率的技术。

背景技术

随着智能终端的普及和LTE(Long Term Evolution长期演进技术)的技术发展，以及其它无线通信设备的发展，从而使得各种通信的无线频率的资源变得非常多，同时也存在着不同的工作制式。随着2G技术、3G技术、LTE技术的在一定时间内都在使用，使得其工作的频率非常多，为了解决各种频率、各种工作制式的调制、解调等需求而有不同的、高精度的、高稳定度的频率源。另外由于市场化的原因，采购数量少、品种多、交期短，从而很难购买到需求的锁相环(PLL)。第三，由于数量少、品种多、交期短所形成的采购成本变得很高。为了满足现代电子系统中对输出频率范围、调谐带宽、频率步进、相位噪声低、使用灵活、控制方便等特点的需求；同时具有高精度、高稳定度的频率源的需要，必须使用频率合成源技术。而锁相式频率源具有高精度、高稳定度、频谱纯，噪声低等特点而被广泛所使用。

发明内容

针对上述问题，本发明提供一种技术难度低，成本小，相位噪声低，杂散小，频率步进小的带锁相环的频率合成源电路及控制方法。

为达到上述目的，本发明带锁相环的频率合成源电路，包括分频鉴相器电路、参考源电路、五阶RC组成的低通滤波电路组成的环路滤波器以及变容二极管、三极管组成的压控振荡器、耦合反馈电路；

其中所述分频鉴相器电路分别对输入的参考源电路的信号、压控振荡器产生的频率进行分频，通过所述分频鉴相器电路内部的相位检波器生成一个误差电压，所述的误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的时保持恒定，所述相位检波器的电荷泵所产生的电流脉冲在环路滤器进行积分，以产生施于所述压控振荡器的调谐电压，实现频率合成，形成一个稳定的信源。

为达到上述目的，本发明带锁相环的频率合成源电路控制方法，其特征在于：所述方法包括：

设置锁相环(PLL)的频率：通过CPU把所需合成的频率透过分频鉴相器的CLK、DATA、LE的端口写入到寄存器中；

对参考源10MHz进行分频处理：分频鉴相器按写入寄存器的数值进行分频降级处理，提供一个用于相位—检波器较低的频率；同时VCO输出的频率通过分频降级处理，也提供了一个用相位—检波器较低的频率，通过相位—检波器的比较，输出一个误差电压；

环路滤波器对电流进行处理：相位—检波器输出的电荷泵经由五阶RC组成的低通滤波器积分处理生成了一个调谐电压；

调谐电压作用于变容二极管形成一个电容和用微带线组成的电感形成LC振荡电路；

三极管Q1三极管电路形成振荡的振荡频率与LC振荡电路产生的谐振频率一样时，从而稳定的振荡频率；

三极管Q2三极管电路把稳定的振荡频率进一步放大输出，同时也把输出和振荡之间隔离，以达到输出端口外的电路接入时不会影响到振荡形成；

经放大的振荡频率输入分频鉴相器形成闭环反馈电路。

有益效果：

本发明与现有技术相比，本发明采用了模拟整数分频技术，由于其采用了分频鉴相器(ADF4118)，变容二极管(1SV285)、三极管(2SC4226)组成的压控振荡器VCO，参考源10MHz晶振，和五阶RC组成的低通滤波电路组成的环路滤波器等元件。保证了该锁相频率源具有频率稳定度高、频谱纯、相位噪声低、寄生杂波小等优点。同时该方法设计简单，可靠性高、抗干扰性强。还有该方法只要改变如原理图中C17、C18和C20的电容值，就可以得到不同频率范围的频率源。

附图说明

图1是本发明锁相环架构图；

图2是本发明锁相环原理图；

图3是本发明锁相环锁相控制流程图。

具体实施方式

下面结合说明书附图对本发明做进一步的描述。

如图1所示，本实施例带锁相环(PLL)的频率合成源，所述的锁相环(PLL)包括：分频鉴相器(ADF4118)、参考源(10MHz)、环路滤波器(LF)、压控振荡器(VCO)组成。如图1所示。该模块电路有：分频鉴相器(ADF4118)，变容二极管(1SV285)、三极管(2SC4226)组成的压控振荡器VCO，参考源10MHz晶振，和五阶RC组成的低通滤波电路组成的环路滤波器等元件。

其中所述分频鉴相器电路分别对输入的参考源电路的信号、压控振荡器产生的频率进行分频，通过所述分频鉴相器电路内部的相位检波器生成一个误差电压，所述的误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的时保持恒定，所述相位检波器的电荷泵所产生的电流脉冲在环路滤器进行积分，以产生施于所述压控振荡器的调谐电压，实现频率合成，形成一个稳定的信源。

如图2所示，所述参考源由电容C1、C2、C3、C25，电阻R1，电感L1，参考源U1(TCXO-10MHz)组成；其中所示的电容C1的2脚、电阻R1的1脚、电容C25的2脚、参考源U1的3脚并联，电容C3的2脚、电容C25的1脚、电感U2的8脚并联，电容C2的2脚、电感L1的1脚、参考源U1的2脚相并联；电阻R1的2脚，电阻C1、C2的1脚接地；

所述的电容C1，电阻R1组成参考源U1(TCXO-10MHz)的滤波电路，对参考源U1(TCXO-10MHz)提供负载和过滤倍频分量，电感(L1、电容C2为参考源U1提供电源、电容C25把参考源U1(TCXO-10MHz)耦合入参考源U2分频鉴相器(ADF4118)；

所述的分频鉴相器(ADF4118)电路由电容(C4、C5、C6、C7、C8、C10)，电阻R2、R3，分频鉴相器U2(ADF4118)组成；所述的分频鉴相器U2(ADF4118)的管脚定义如附图2所示：1脚(Flo)为快速锁定开关输出、2脚(CP)为电荷泵输出、3脚(CPGND)为电荷泵地、4脚(AGND)为模拟地、5脚(RFinB)为互补的RF输入调节、6脚(RFinA)输入RF调节、7脚(AV_DD)为电源输入、8脚(REF_IN)为参考源输入、9脚(DGND)为数字地、10脚(CE)为芯片使能、11脚(CLK)为串行时钟输入、12脚(DTA)为串行数据输入、13脚(LE)负载使能、14脚(MUXOUT)为多路复用器输出、15脚(DV_DD)数字电源输入、16脚(V_P)为电荷泵电源输入。

所述的电容(C4、C5、C6、C7、C8、C10)，电阻R2、R3组成分频鉴相器U2(ADF4118)的供电电路，为分频鉴相器U2提供稳定纯净的电源；其中，所示的电容C6的1脚、分频鉴相器U2的7脚和外部供的电VCC串联，电容C4的2脚、电容C7的2脚、电阻(R2、R3)的1脚并联；电阻R2的2脚、电容C5的2脚、分频鉴相器U2的10脚相并联；电阻R3的2脚、电容C10的2脚、分频鉴相器U2的14脚相并联；分频鉴相器U2的15、16脚串联到供电电源VCC上；电容C8的1脚、分频鉴相器U2的5脚串联；分频鉴相器U2的11、12、13脚分别接入外面的控制电路C(LK、DATA、(LE数据接口；分频鉴相器U2的3、4、9脚、C4、C5、C7、C10的1脚、电容C8的2脚接地。

所述的环路滤波器由电容C9、C11、C12、C13，电阻R4、R5、R6，电感L2组成；电容C9的1脚、电阻R4的2脚、电阻R5的1脚并联，电阻R5的2脚、电容C12的1脚并联；电容C11的2脚、电阻R4、R6的1脚相并联；电容C13的2脚、电感L2的1脚、电阻R6的2脚相并联；电阻R17、R18的2脚，D6、D7的1脚，电容C9、C12的2脚，电容C11、C13的1脚接地；

所述的电容C9、C11、C12、C13，电阻R4、R5、R6组成五阶环路滤波器，通过环路滤波器把分频鉴相器U2(ADF4118)第2脚的电荷泵所产生的电流脉冲进行积分，以生成一个调谐电压提供给压控振荡器VCO。

所述的压控振荡器VCO电路由电容C14、C16、C17、C18、C19、C20、C22、C23、C24，电阻R7、R8、R9、R12，电感(L2、(L3、(L4，D1(1SV270)，三极管Q1、三极管Q2(2SC4226)组成；所示的D1的2脚、电感(L2的2脚、电容C17的1脚并联，电容C17的2脚、电容C16的2脚、电容C18的1脚并联、并以12*10MM的微带线接地；电容C18的2脚、电容C20的1脚、电阻R8的1脚、电阻R7的2脚、三极管Q1的1脚相并联；电容C20的2脚、电容C19、电容C22的1脚、电阻R12的1脚、三极管Q1的2脚相并联；电感L4的1脚、电阻R12的2脚相并联，并以0.5*10mm的微带线接地；三极管Q1的3脚、三极管Q2的2脚、电容C24的1脚相并联；三极管Q2的1脚、电容C19的2脚、电阻R8的2脚、电阻R9的1脚相并联；阻R9的2脚、电容C14的1脚、电感(L3的1脚与VCO-5V相并联；三极管Q2的3脚、L3的2脚、C23的1脚相并联；电阻R7的1脚，D1的1脚，电容C14、C22、C24的2脚、电容C16的1脚，电感L4的2脚接地；

所述的D1、电容C17、C16、C18、12*10MM的微带线组成(LC振荡电路，振荡的频率通过与三极管Q1(2SC4226)的谐振放大得到进一步加强。三极管Q1(2SC4226)为振荡的频率再放大，同时也为输出和振荡之间做缓冲和隔离。

所述的耦合反馈电路由C15、R10、R11、C21组成，把经三极管Q1、三极管Q2放大的振荡频率耦合一部分入分频鉴相器U2(ADF4118)；分频鉴相器(U2)的6脚、电容(C15)的1脚串联、电容C15的2脚、电阻(R10、R11)的1脚相并联；电阻(R11)的2脚、电容C21的1脚、电容C23的2脚相并；电阻R10、电容C21的2脚接地。

如图3所示，带锁相环的频率合成源电路控制方法的流程，具体包括以下步骤：

设置锁相环(PLL)的频率：通过PC机把所需合成的频率透过RS232串口写入C8051F410中

单片机C8051F410透过数据口把数据送往分频鉴相器(ADF4118)的CLK、DATA、LE的端口并写入到寄存器中；

对参考源10MHz进行分频处理：分频鉴相器(ADF4118)按写入寄存器的数值进行分频降级处理，提供一个用于相位—检波器较低的频率；同时VCO输出的频率通过分频降级处理，也提供了一个用相位—检波器较低的频率，通过相位—检波器的比较，输出一个误差电压

环路滤波器对电流进行处理：相位—检波器输出的电荷泵经由五阶(RC)组成的低通滤波器积分处理生成了一个调谐电压；

调谐电压作用于VCO电路，从而产生稳定的振荡频率；

经VCO放大的振荡频率透过耦合反馈电路输入分频鉴相器(ADF4118)形成闭环反馈电路。

经相位—检波器不断的缩小振荡频率和参考频率相位差，从而达到锁住频率。

锁住后，ADF4118会送出一个TLL高电平给CPU，从而表示锁相已经完成。

对本发明应当理解的是，以上所述的实施例，对本发明的目的、技术方案和有益效果进行了进一步详细的说明，以上仅为本发明的实施例而已，并不用于限定本发明，凡是在本发明的精神原则之内，所作出的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内，本发明的保护范围应该以权利要求所界定的保护范围为准。

Claims (7)

1.一种带锁相环的频率合成源电路，其特征在于：包括分频鉴相器电路、参考源电路、五阶RC组成的低通滤波电路组成的环路滤波器以及变容二极管、三极管组成的压控振荡器、耦合反馈电路；

其中所述分频鉴相器电路分别对输入的参考源电路的信号、压控振荡器产生的频率进行分频，通过所述分频鉴相器电路内部的相位检波器生成一个误差电压，所述的误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的时保持恒定，所述相位检波器的电荷泵所产生的电流脉冲在环路滤器进行积分，以产生施于所述压控振荡器的调谐电压，实现频率合成，形成一个稳定的信源。

2.根据权利要求1所述的带锁相环的频率合成源电路，其特征在于：所述参考源由电容(C1、C2、C3、C25)，电阻(R1)，电感(L1)，参考源(U1)组成；其中所示的电容(C1)的2脚、电阻(R1)的1脚、电容(C25)的2脚、参考源(U1)的输出脚3并联，电容C3的2脚、电容C25的1脚、分频鉴相器U2的8脚Fin并联，电容(C2)的2脚、电感(L1)的1脚、参考源U1的2脚Out相并联；电阻R1的2脚，电阻(C1、C2)的1脚接地；

所述的电容(C1)，电阻(R1)组成参考源U1的滤波电路，对参考源(U1)提供负载和过滤倍频分量，电感(L1)、电容(C2)为参考源U1提供电源、电容(C25)把参考源(U1)耦合入分频鉴相器(U2)。

3.根据权利要求1所述的带锁相环的频率合成源电路，其特征在于：所述的分频鉴相器电路由电容(C4、C5、C6、C7、C8、C10)，电阻(R2、R3)，分频鉴相器U2组成；所述的电容(C4、C5、C6、C7、C10)，电阻(R2、R3)为分频鉴相器(U2)提供电源；其中，所述的电容(C6)的1脚、分频鉴相器(U2)的电源输入7脚和外部供的电VCC串联，电容(C4)的2脚、电容(C7)的2脚、电阻(R2、R3)的1脚并联；电阻(R2)的2脚、电容(C5)的2脚、分频鉴相器(U2)的芯片使能10脚相并联；电阻(R3)的2脚、电容(C10)的2脚、分频鉴相器(U2)的多路复用器输出14脚相并联；分频鉴相器(U2)的数字电源输入15脚、电荷泵电源输入16脚串联到供电电源VCC上；电容C8的1脚、分频鉴相器(U2)的互补的RF输入调节5脚串联；分频鉴相器(U2)的串行时钟输入11、串行数据输入12、负载使能13脚分别接入外面的控制电路CLK、DATA、LE数据接口；分频鉴相器(U2)的3、4、9脚、电容(C4、C5、C7、C10)的1脚、电容(C8)的2脚接地。

4.根据权利要求1所述的带锁相环的频率合成源电路，其特征在于：所述的环路滤波器由电容(C9、C11、C12、C13)，电阻(R4、R5、R6)，电感(L2)组成；电容(C9)的1脚、电阻(R4)的2脚、电阻(R5)的1脚并联，电阻(R5)的2脚、电容(C12)的1脚并联；电容(C11)的2脚、电阻(R4、R6)的1脚相并联；电容(C13)的2脚、电感(L2)的1脚、电阻R6的2脚相并联；电容(C9、C12)的2脚，电容(C11、C13)的1脚接地；

所述的电容(C9、C11、C12、C13)，电阻(R4、R5、R6)组成五阶环路滤波器，通过环路滤波器把分频鉴相器(U2)第2脚的电荷泵所产生的电流脉冲进行积分，以生成一个调谐电压提供给压控振荡器。

5.根据权利要求1所述的带锁相环的频率合成源电路，其特征在于：所述的压控振荡器V(CO电路由电容(C14)、C16)、C17)、C18、C19、C20)、C22、C23)、(C24)，电阻(R7)、R8、R9、R12，电感((L2、(L3、(L4)，D1，三极管Q1、三极管Q2(2SC4226))组成；所示的D1的2脚、电感(L2的2脚、电容(C17)的1脚并联，电容(C17)的2脚、电容(C16)的2脚、电容(C18)的1脚并联、并以微带线接地；电容(C18的2脚、电容(C20)的1脚、电阻(R8的1脚、电阻(R7)的2脚、三极管Q1的1脚相并联；电容((C20)的2脚、电容(C19、电容(C22)的1脚、电阻(R12)的1脚、三极管Q1的2脚相并联；电感(L4)的1脚、电阻(R12)的2脚相并联，并以0.5*10mm的微带线接地；三极管Q1的3脚、三极管Q2的2脚、电容(C24)的1脚相并联；三极管Q2的1脚、电容(C19)的2脚、电阻R8的2脚、电阻R9的1脚相并联；阻R9的2脚、电容(C14)的1脚、电感(L3)的1脚与V(CO-5V)相并联；三极管Q2的3脚、(L3)的2脚、(C23)的1脚相并联；电阻(R7)的1脚，D1的1脚，电容(C14)、C22、C24)的2脚、电容(C16)的1脚，电感(L4)的2脚接地；

所述的D1、电容(C17、C16、C18)、微带线组成LC振荡电路，振荡的频率通过与三极管Q1的谐振放大频率，同时也为输出和振荡之间做缓冲和隔离。

6.根据权利要求1所述的带锁相环的频率合成源电路，其特征在于：所述的耦合反馈电路由C15、R10、R11、C21组成，把经三极管Q1、三极管Q2放大的振荡频率耦合一部分输入分频鉴相器(U2)；分频鉴相器(U2)的输入RF调节6脚、电容(C15)的1脚串联、电容C15的2脚、电阻(R10、R11)的1脚相并联；电阻(R11)的2脚、电容C21的1脚、电容C23的2脚相并；电阻R10、电容C21的2脚接地。

7.一种带锁相环的频率合成源电路控制方法，其特征在于：所述方法包括：

设置锁相环(PLL)的频率：通过CPU把所需合成的频率透过分频鉴相器的CLK、DATA、LE的端口写入到寄存器中；

对参考源10MHz进行分频处理：分频鉴相器按写入寄存器的数值进行分频降级处理，提供一个用于相位—检波器较低的频率；同时VCO输出的频率通过分频降级处理，也提供了一个用相位—检波器较低的频率，通过相位—检波器的比较，输出一个误差电压；

环路滤波器对电流进行处理：相位—检波器输出的电荷泵经由五阶RC组成的低通滤波器积分处理生成了一个调谐电压；

调谐电压作用于变容二极管形成一个电容和用微带线组成的电感形成LC振荡电路；

三极管Q1三极管电路形成振荡的振荡频率与LC振荡电路产生的谐振频率一样时，从而稳定的振荡频率；

三极管Q2三极管电路把稳定的振荡频率进一步放大输出，同时也把输出和振荡之间隔离，以达到输出端口外的电路接入时不会影响到振荡形成；

经放大的振荡频率输入分频鉴相器形成闭环反馈电路。