CN201499156U - 并行dds频率源 - Google Patents

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Abstract

本实用新型涉及毫米波技术，特别涉及一种毫米波频率源。本实用新型公开了一种并行DDS频率源。本实用新型的技术方案是，并行DDS频率源，包括参考源、功率分配器、第一频率支路和第二频率支路，所述第一频率支路和第二频率支路输入端分别与参考源连接，输出端与功率分配器连接，其特征在于，所述第一频率支路和第二频率支路由频率合成器、带通滤波器和锁相环顺次串联构成，频率合成器输入端接参考源，锁相环输出端接功率分配器。本实用新型的并行DDS频率将DDS的输出用锁相环直接锁定到所需频段，在保证一定带宽的条件下，降低杂散，提高频谱纯度。本实用新型可以用于毫米波系统。

Description

并行DDS频率源
技术领域
本实用新型涉及毫米波技术，特别涉及一种毫米波频率源。
背景技术
在毫米波技术中，频率源是一个重要的核心部件。在要求带宽较宽的频率源中，常常采用频率合成技术。
DDS(直接数字频率合成器，简称频率合成器)采用的是全数字结构，在很多方面的性能指标远远超出传统频率合成技术，它的主要性能特点如下：
极高的频率分辨率
当参考时钟(频率为：fc)确定后，DDS的频率分辨率由相位累加器的位数N决定，只要相位累加器的位数足够大，就可以得到足够高的频率分辨率，DDS的频率分辨率为fc/2N。例如：当时钟频率为100MHz，相位累加器的字长为48位时，频率分辨率达0.3Hz，如此高的频率分辨率是传统频率合成技术难以实现的。
极短的频率切换时间
DDS是一个开环系统，频率切换时间是频率控制字的传输时间与器件频率响应时间之和。目前DDS系统采用了流水线结构，频率切换时间极短，一般可达纳秒量级。
输出相对带宽很宽
根据Nyquist定理，理论上DDS的输出频率上限为fc/2，但由于低通滤波的过渡特性，工程上可实现的DDS输出频率上限为40％fc。因此，DDS的输出频率范围一般为0～40％fc，如此宽的相对带宽是传统频率合成技术难以实现的。
相位可连续变化
当DDS改变输出频率时，是通过改变频率控制字实现的，实际上是改变相位的增长速率，输出信号本身却是连续的，即相位连续性，传统的频率合成技术无法实现这个目标。
输出带宽较窄
根据DDS的原理，DDS的工作频率明显受到器件速度的限制，主要是ROM和DAC的速度的限制，使得DDS工作时钟频率较低，不能直接运用于微波频段，目前DDS的最高输出频率为1GHz左右，这是DDS的主要缺点之一。
杂散抑制差
DDS全数字结构带来了许多优点，但正是这种结构带来了杂散抑制差的缺点。由于DDS一般采用相位截断技术，它的直接后果是给DDS的输出信号引入了杂散。同时，波形存储器中的波形幅度量化所引起的有限字长效应和DAC的非理想特性也都将对DDS的杂散抑制性能产生很大的影响。
相位噪声性能
DDS的相位噪声主要由参考时钟信号的相位噪声和本身的噪声基底决定。理论上输出信号的相位噪声会对参考时钟的相位噪声有20log n(n为分频次数)的改善。但在实际应用中，相位累加器、ROM和DAC等部件会明显恶化相位噪声指标。
DDS的上述特点，使其在频率源中得到广泛的应用，采用并行DDS构成的频率源即是一例。由于DDS的输出带宽较窄，如果频率源要求宽带输出时，往往需要倍频，倍频又会使杂散恶化。使得DDS杂散抑制差的缺点更加突出，加重了输出杂散。所以，应用DDS频率合成技术时，带宽和杂散抑制往往是一对矛盾的因素。
实用新型内容
本实用新型所要解决的技术问题，就是提供一种并行DDS频率源，在保证一定带宽的条件下，降低杂散，提高频谱纯度。
本实用新型解决所述技术问题，采用的技术方案是，并行DDS频率源，包括参考源、功率分配器、第一频率支路和第二频率支路，所述第一频率支路和第二频率支路输入端分别与参考源连接，输出端与功率分配器连接，其特征在于，所述第一频率支路和第二频率支路由频率合成器、带通滤波器和锁相环顺次串联构成，频率合成器输入端接参考源，锁相环输出端接功率分配器。
本实用新型的有益效果是，将DDS的输出用锁相环直接锁定到所需频段，由于锁相环可以达到的倍频次数非常高，而且输出信号杂散很小(一般只有谐波分量)，所以极大的简化了设计和难度，极大的缩小了系统体积，利于实现系统的小型化。
附图说明
图1是现有技术的并行DDS频率源结构示意图；
图2是本实用新型实施例的结构示意图。
具体实施方式
下面结合附图及实施例，详细描述本实用新型的技术方案。
如图1所示，现有技术的并行DDS频率源，其两条频率支路均由DDS和两级倍频电路串联构成。由于要将DDS的输出信号进行倍频，如图所示的10倍频系统，如此高的倍频次数如果采用一级倍频，那么它的性能将十分不稳定，所以采用先2倍频，再5倍频的两级倍频方式。由于倍频器将产生大量的杂散，所以倍频后必须用带通滤波器滤除杂散分量，用于滤除倍频杂散分量的四个滤波器极大的增加了系统体积。再者，由于倍频器电路的调试比较困难，这种系统的实现难度较大。
本实用新型摈弃了传统技术的倍频方案，将DDS的输出用锁相环直接锁定到所需频段，由于锁相环可以达到的倍频次数非常高，而且输出信号杂散很小，可以减少带通滤波器的使用量，极大的简化设计，缩小系统体积，有利于实现小型化。锁相环电路的实现方式比较简单，本实用新型可以降低电路调试复杂度，提高生产效率。
实施例
本例并行DDS频率源，包括1GHz参考源、功率分配器、第一频率支路和第二频率支路，电路结构如图2所示。第一频率支路由DDS、带通滤波器和锁相环顺次串联构成，DDS输入端接1GHz参考源，DDS输出的110～115MHz频率通过带通滤波器输入锁相环，锁相环输出的1100～1150MHz频率接功率分配器。这里的带通滤波器可以提高输入锁相环频率(110～115MHz)的杂散指标。本例的第二频率支路结构与第一频率支路相同，也是由DDS、带通滤波器和锁相环顺次串联构成，其中DDS和锁相环输出的频率分别为115～120MHz和1150～1200MHz。
第一频率支路和第二频率支路输出的1100～1150MHz频率和1150～1200MHz频率，通过功率分配器输出1.1～1.2GHz频率。为了进一步降低杂散，提高频谱纯度，本例功率分配器输出端连接有带通滤波器。
本例中的DDS采用ADI公司型号为AD9910的DDS芯片，该芯片的时钟频率可达1GHz，能够有效地减少宽带杂散。在其他条件相同时，输出频率离时钟频率距离越远，输出信号的杂散越小。本例中DDS的输出频率离DDS的时钟频率1GHz很远，所以明显的提高了杂散指标，可以降低滤波器的复杂程度，减少滤波器。AD9910能输出的最高频率可达400MHz，而普通DDS芯片构成的并行DDS系统，输出频率不能超过120MHz，本例的并行DDS频率源，DDS的输出频率最高可达400MHz。

Claims (4)

1.并行DDS频率源，包括参考源、功率分配器、第一频率支路和第二频率支路，所述第一频率支路和第二频率支路输入端分别与参考源连接，输出端与功率分配器连接，其特征在于，所述第一频率支路和第二频率支路由频率合成器、带通滤波器和锁相环顺次串联构成，频率合成器输入端接参考源，锁相环输出端接功率分配器。
2.根据权利要求1所述的并行DDS频率源，其特征在于，所述功率分配器输出端连接有带通滤波器。
3.根据权利要求1所述的并行DDS频率源，其特征在于，所述参考源输出频率为1GHz，所述功率分配器输出频率为1.1～1.2GHz。
4.根据权利要求1、2或3所述的并行DDS频率源，其特征在于，所述频率合成器采用ADI公司的DDS芯片AD9910。
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