JPH06347569A - 周波数逓倍回路及びパルス時間間隔測定装置 - Google Patents
周波数逓倍回路及びパルス時間間隔測定装置Info
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- JPH06347569A JPH06347569A JP5135630A JP13563093A JPH06347569A JP H06347569 A JPH06347569 A JP H06347569A JP 5135630 A JP5135630 A JP 5135630A JP 13563093 A JP13563093 A JP 13563093A JP H06347569 A JPH06347569 A JP H06347569A
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Abstract
(57)【要約】
【目的】 精度の良い周波数逓倍回路及びパルス時間間
隔測定装置を得る。 【構成】 基準クロック発振器９から発生された基準ク
ロックを周波数逓倍回路１０により逓倍してサブクロッ
クを生成し、最初の被測定入力パルスがあってから最後
の被測定入力パルスがあるまでの間基準クロックの数を
主時間カウンタ１１によりカウントし、最初の被測定入
力パルスがあってから主時間カウンタ１１が最初の１カ
ウントするまでの間第１の補助カウンタ１３によりサブ
クロックをカウントするとともに、主時間カウント１１
の最後のカウント時点から最後の被測定入力パルスがあ
るまでの間第２の補助カウンタ１５によりサブクロック
をカウントし、各カウンタ１１，１３，１５の出力から
パルス時間間隔を演算する。
隔測定装置を得る。 【構成】 基準クロック発振器９から発生された基準ク
ロックを周波数逓倍回路１０により逓倍してサブクロッ
クを生成し、最初の被測定入力パルスがあってから最後
の被測定入力パルスがあるまでの間基準クロックの数を
主時間カウンタ１１によりカウントし、最初の被測定入
力パルスがあってから主時間カウンタ１１が最初の１カ
ウントするまでの間第１の補助カウンタ１３によりサブ
クロックをカウントするとともに、主時間カウント１１
の最後のカウント時点から最後の被測定入力パルスがあ
るまでの間第２の補助カウンタ１５によりサブクロック
をカウントし、各カウンタ１１，１３，１５の出力から
パルス時間間隔を演算する。
Description
【０００１】
【産業上の利用分野】この発明は、精度の良い周波数逓
倍回路及びパルス時間間隔測定装置に関するものであ
る。
倍回路及びパルス時間間隔測定装置に関するものであ
る。
【０００２】
【従来の技術】周波数を測定する場合、パルス時間間隔
を精密に測定する必要があり、その方法としては従来エ
キスパンディング・レシプロカル方式における、アナロ
グ回路による精密なパルス時間間隔測定の方法が知られ
ている（「アドバンテスト総合カタログ」１９８９年、
２５５〜２５８頁）。
を精密に測定する必要があり、その方法としては従来エ
キスパンディング・レシプロカル方式における、アナロ
グ回路による精密なパルス時間間隔測定の方法が知られ
ている（「アドバンテスト総合カタログ」１９８９年、
２５５〜２５８頁）。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
たエキスパンディング・レシプロカル方式におけるパル
ス時間間隔測定方法の場合、精密に測定するためには高
速に動作するアナログ回路が必要となり、温度や経年変
化による誤差が生じ易くなり、また回路が複雑になっ
た。又、原理的に２回の端数時間の測定が必要になり、
最後の端数時間の測定のために次の測定サイクルに入る
のが遅くなり、サンプリング周期が長くなるという欠点
があった。
たエキスパンディング・レシプロカル方式におけるパル
ス時間間隔測定方法の場合、精密に測定するためには高
速に動作するアナログ回路が必要となり、温度や経年変
化による誤差が生じ易くなり、また回路が複雑になっ
た。又、原理的に２回の端数時間の測定が必要になり、
最後の端数時間の測定のために次の測定サイクルに入る
のが遅くなり、サンプリング周期が長くなるという欠点
があった。
【０００４】又、図８は上記したエキスパンディング・
レシプロカル方式の端数時間測定回路に類似した回路を
示し、１は増幅器２、コンデンサ３及びスイッチ４から
なる積分器、５はＡ／Ｄ変換器、６は計数器であり、入
力された端数時間を積分器１で積分した後Ａ／Ｄ変換器
５によりディジタル値に変換し、これを計数器６により
計数するようにしているが、上記のものと同様な欠点が
あった。
レシプロカル方式の端数時間測定回路に類似した回路を
示し、１は増幅器２、コンデンサ３及びスイッチ４から
なる積分器、５はＡ／Ｄ変換器、６は計数器であり、入
力された端数時間を積分器１で積分した後Ａ／Ｄ変換器
５によりディジタル値に変換し、これを計数器６により
計数するようにしているが、上記のものと同様な欠点が
あった。
【０００５】又、エキスパンディング・レシプロカル方
式により高速、高分解能の測定を行うためには単純に内
部基準時間を高速にすれば良いが、これを実現しかつ温
度特性、時間安定度が良い発振器は１０ＭＨZ程度まで
のものであった。又、より高い基準周波数を得るため
に、低い基準発振周波を逓倍する方法（「トランジスタ
技術」１９９２年、３１４〜３１５頁）もあるが、アナ
ログ回路を必要とし、精度、安定度が落ちた。
式により高速、高分解能の測定を行うためには単純に内
部基準時間を高速にすれば良いが、これを実現しかつ温
度特性、時間安定度が良い発振器は１０ＭＨZ程度まで
のものであった。又、より高い基準周波数を得るため
に、低い基準発振周波を逓倍する方法（「トランジスタ
技術」１９９２年、３１４〜３１５頁）もあるが、アナ
ログ回路を必要とし、精度、安定度が落ちた。
【０００６】さらに、周波数を逓倍する周波数逓倍回路
においても、同様な課題が生じていた。
においても、同様な課題が生じていた。
【０００７】この発明は上記のような課題を解決するた
めに成されたものであり、精度の良い周波数逓倍回路及
びパルス時間間隔測定装置を得ることを目的とする。
めに成されたものであり、精度の良い周波数逓倍回路及
びパルス時間間隔測定装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る周波数逓倍回路は、基準クロックを発生する基準クロ
ック発振器と、基準クロックを遅らせてサブクロックを
生成する遅延回路と、基準クロックとサブクロックから
演算により基準クロックの逓倍周波数のクロックを生成
する演算回路を設けたものである。
る周波数逓倍回路は、基準クロックを発生する基準クロ
ック発振器と、基準クロックを遅らせてサブクロックを
生成する遅延回路と、基準クロックとサブクロックから
演算により基準クロックの逓倍周波数のクロックを生成
する演算回路を設けたものである。
【０００９】請求項２に係るパルス時間間隔測定装置
は、基準クロックを発生する基準クロック発振器と、基
準クロックを遅らせてサブクロックを生成する遅延回路
と、最初の被測定入力パルスがあってから最後の被測定
入力パルスがあるまでの間基準クロックの数をカウント
する主時間カウンタと、最初の被測定入力があってから
主時間カウンタが最初の１カウントするまでの間及び主
時間カウンタの最後のカウント時点から最後の被測定入
力パルスがあるまでの間サブクロックの数をカウントす
る補助カウンタと、主時間カウンタ及び補助カウンタの
出力を入力され、最初の被測定入力パルスがあってから
最後の被測定入力パルスがあるまでの時間を演算する演
算回路を設けたものである。
は、基準クロックを発生する基準クロック発振器と、基
準クロックを遅らせてサブクロックを生成する遅延回路
と、最初の被測定入力パルスがあってから最後の被測定
入力パルスがあるまでの間基準クロックの数をカウント
する主時間カウンタと、最初の被測定入力があってから
主時間カウンタが最初の１カウントするまでの間及び主
時間カウンタの最後のカウント時点から最後の被測定入
力パルスがあるまでの間サブクロックの数をカウントす
る補助カウンタと、主時間カウンタ及び補助カウンタの
出力を入力され、最初の被測定入力パルスがあってから
最後の被測定入力パルスがあるまでの時間を演算する演
算回路を設けたものである。
【００１０】請求項３に係るパルス時間間隔測定装置
は、請求項２における遅延回路に代わって、基準クロッ
クの周波数を逓倍してサブクロックを生成する周波数逓
倍回路を設けたものである。
は、請求項２における遅延回路に代わって、基準クロッ
クの周波数を逓倍してサブクロックを生成する周波数逓
倍回路を設けたものである。
【００１１】
【作用】請求項１においては、基準クロック発振器によ
り発生された基準クロックが遅延回路により遅延されて
サブクロックが生成され、これらのクロックから演算に
より基準クロックの逓倍周波数のクロックが生成され
る。
り発生された基準クロックが遅延回路により遅延されて
サブクロックが生成され、これらのクロックから演算に
より基準クロックの逓倍周波数のクロックが生成され
る。
【００１２】請求項２においては、基準クロック発振器
により発生された基準クロックが遅延回路により遅延さ
れてサブクロックが生成され、最初の被測定入力パルス
があってから最後の被測定入力パルスがあるまでの間の
基準クロック数が主時間カウンタによりカウントされ
る。又、最初の被測定入力があってから主時間カウンタ
が最初の１カウントするまでの間及び主時間カウンタの
最後のカウント時点から最後の被測定入力パルスがある
までの間サブクロック数が補助カウンタによりカウント
され、主時間カウンタ及び補助カウンタの出力からパル
ス時間間隔が演算される。
により発生された基準クロックが遅延回路により遅延さ
れてサブクロックが生成され、最初の被測定入力パルス
があってから最後の被測定入力パルスがあるまでの間の
基準クロック数が主時間カウンタによりカウントされ
る。又、最初の被測定入力があってから主時間カウンタ
が最初の１カウントするまでの間及び主時間カウンタの
最後のカウント時点から最後の被測定入力パルスがある
までの間サブクロック数が補助カウンタによりカウント
され、主時間カウンタ及び補助カウンタの出力からパル
ス時間間隔が演算される。
【００１３】又、請求項３においては、周波数逓倍回路
により基準クロックの周波数が逓倍されてサブクロック
が生成される。
により基準クロックの周波数が逓倍されてサブクロック
が生成される。
【００１４】
実施例１ 以下、この発明の実施例を図面とともに説明する。図１
は実施例１によるパルス時間間隔測定装置の構成を示
し、７は入力パルスカウンタ、８はスタート・ストップ
制御回路、９は基準クロック発振器、１０は周波数逓倍
回路、１１は主時間カウンタ、１２は第１の補助カウン
タゲート回路、１３は第１の補助カウンタ、１４は第２
の補助カウンタゲート回路、１５は第２の補助カウン
タ、１６は制御演算回路、１７，１８はインバータ回路
である。
は実施例１によるパルス時間間隔測定装置の構成を示
し、７は入力パルスカウンタ、８はスタート・ストップ
制御回路、９は基準クロック発振器、１０は周波数逓倍
回路、１１は主時間カウンタ、１２は第１の補助カウン
タゲート回路、１３は第１の補助カウンタ、１４は第２
の補助カウンタゲート回路、１５は第２の補助カウン
タ、１６は制御演算回路、１７，１８はインバータ回路
である。
【００１５】次に、上記装置の動作を図２のタイムチャ
ートによって説明する。入力パルスカウンタ７は図２
（ｃ）の被測定入力を図２（ｆ）のようにカウントし、
プリセット値に一致したら図２（ｇ）のカウントアップ
信号を発生する。カウントは、スタート・ストップ制御
回路８からの図２（ｅ）に示すイネーブル入力が“１”
の間の被測定入力の立ち上がりで行われる。プリセット
値は制御演算回路１６により任意に設定されるが、固定
でもよい。
ートによって説明する。入力パルスカウンタ７は図２
（ｃ）の被測定入力を図２（ｆ）のようにカウントし、
プリセット値に一致したら図２（ｇ）のカウントアップ
信号を発生する。カウントは、スタート・ストップ制御
回路８からの図２（ｅ）に示すイネーブル入力が“１”
の間の被測定入力の立ち上がりで行われる。プリセット
値は制御演算回路１６により任意に設定されるが、固定
でもよい。
【００１６】スタート・ストップ制御回路８はフリップ
フロップ回路で構成され、制御演算回路１６からの図２
（ｄ）に示すカウントスタート指令が出てから最初の被
測定入力によりセットされ、入力パルスカウンタ７から
のカウントアップ信号をインバータ回路１７を介して入
力されることによりリセットされ、セット期間中図２
（ｅ）に示すイネーブル信号を出力する。基準クロック
発振器９は、図２（ａ）に示すように時間測定のための
高精度の基準クロックを周期Ｔで発生する。周波数逓倍
回路１０は基準クロックの周波数をＫ逓倍して図２
（ｂ）に示すサブクロックを生成する。サブクロックの
周期はＴ／Ｋとなるが、ここではＫ＝１０としてＴ／１
０となる。サブクロックは、Ｋ進カウンタからなる補助
カウンタ１３，１５のクロックとなる。
フロップ回路で構成され、制御演算回路１６からの図２
（ｄ）に示すカウントスタート指令が出てから最初の被
測定入力によりセットされ、入力パルスカウンタ７から
のカウントアップ信号をインバータ回路１７を介して入
力されることによりリセットされ、セット期間中図２
（ｅ）に示すイネーブル信号を出力する。基準クロック
発振器９は、図２（ａ）に示すように時間測定のための
高精度の基準クロックを周期Ｔで発生する。周波数逓倍
回路１０は基準クロックの周波数をＫ逓倍して図２
（ｂ）に示すサブクロックを生成する。サブクロックの
周期はＴ／Ｋとなるが、ここではＫ＝１０としてＴ／１
０となる。サブクロックは、Ｋ進カウンタからなる補助
カウンタ１３，１５のクロックとなる。
【００１７】主時間カウンタ１１はスタート・ストップ
制御回路８からのイネーブル信号が“１”の間基準クロ
ックの立ち上がりでカウントし、時間を測定する。その
出力を図２（ｈ）に示す。第１の補助カウンタゲート回
路１２は第１の補助カウンタ１３のカウントイネーブ
ル、ディセーブルを制御し、その出力は図２（ｉ）に示
すようにスタート・ストップ制御回路８からイネーブル
信号が“１”になったときセットされ、主時間カウンタ
１１が最初に１カウントしたときにリセットされる。第
１の補助カウンタ１３はＫ進（ここでは１０進）カウン
タであり、カウントスタート時の端数時間Δｔ1を測定
し、第１の補助カウンタゲート回路１２の出力が“１”
の間のサブクロックの立ち上がりでカウントする。その
カウント値は図２（ｊ）に示すように４である。
制御回路８からのイネーブル信号が“１”の間基準クロ
ックの立ち上がりでカウントし、時間を測定する。その
出力を図２（ｈ）に示す。第１の補助カウンタゲート回
路１２は第１の補助カウンタ１３のカウントイネーブ
ル、ディセーブルを制御し、その出力は図２（ｉ）に示
すようにスタート・ストップ制御回路８からイネーブル
信号が“１”になったときセットされ、主時間カウンタ
１１が最初に１カウントしたときにリセットされる。第
１の補助カウンタ１３はＫ進（ここでは１０進）カウン
タであり、カウントスタート時の端数時間Δｔ1を測定
し、第１の補助カウンタゲート回路１２の出力が“１”
の間のサブクロックの立ち上がりでカウントする。その
カウント値は図２（ｊ）に示すように４である。
【００１８】第２の補助カウンタゲート回路１４は第２
の補助カウンタ１５のカウントイネーブル、ディセーブ
ルを制御し、その出力は図２（ｋ）に示すように主時間
カウンタ１１が最初に１カウントしたときセットされ、
入力パルスカウンタ７がカウントアップしたときにリセ
ットされる。第２の補助カウンタ１５はサブクロックで
動作するＫ進カウンタであり、カウントストップ時の端
数時間Δｔ2を測定し、図２（ｍ）に示すように第２の
補助カウンタゲート回路１４の出力が“１”の間のサブ
クロックの立ち上がりでカウントする。従って、主時間
カウンタ１１が１カウントする間に第２の補助カウンタ
１５はＯ〜Ｋ−１をカウントする。制御演算回路１６
は、制御と演算を行う。
の補助カウンタ１５のカウントイネーブル、ディセーブ
ルを制御し、その出力は図２（ｋ）に示すように主時間
カウンタ１１が最初に１カウントしたときセットされ、
入力パルスカウンタ７がカウントアップしたときにリセ
ットされる。第２の補助カウンタ１５はサブクロックで
動作するＫ進カウンタであり、カウントストップ時の端
数時間Δｔ2を測定し、図２（ｍ）に示すように第２の
補助カウンタゲート回路１４の出力が“１”の間のサブ
クロックの立ち上がりでカウントする。従って、主時間
カウンタ１１が１カウントする間に第２の補助カウンタ
１５はＯ〜Ｋ−１をカウントする。制御演算回路１６
は、制御と演算を行う。
【００１９】次に、被測定入力信号のＮパルス分の時間
を主時間カウンタ１１と補助カウンタ１３，１５で測定
し、被測定入力信号のパルス間隔時間長を求める動作に
ついて説明する。まず、入力パルスカウンタ７のプリセ
ット値にＮをセットすると、Ｎパルスカウント後にカウ
ントアップ信号を出力する。主時間カウンタ１１はスタ
ート・ストップ制御回路８の出力が“１”の間基準クロ
ックをカウントするが、そのカウント値をＭとするとこ
の間の時間はＴ＊（Ｍ−１）で表される。一方、カウン
トスタート時の被測定入力信号の立ち上がりと基準クロ
ックの立ち上がりの位相差による端数時間Δｔ1は種々
変化するが、Δｔ1の期間第１の補助カウンタゲート回
路１２は“１”となっており、第１の補助カウンタ１３
はこの期間をサブクロックによりカウントしており、カ
ウント値をＰ1とするとΔｔ1＝Ｔ／Ｋ＊Ｐ1となり、こ
こではＫ＝１０，Ｐ1＝４であるからΔｔ1＝Ｔ／１０＊
４となる。
を主時間カウンタ１１と補助カウンタ１３，１５で測定
し、被測定入力信号のパルス間隔時間長を求める動作に
ついて説明する。まず、入力パルスカウンタ７のプリセ
ット値にＮをセットすると、Ｎパルスカウント後にカウ
ントアップ信号を出力する。主時間カウンタ１１はスタ
ート・ストップ制御回路８の出力が“１”の間基準クロ
ックをカウントするが、そのカウント値をＭとするとこ
の間の時間はＴ＊（Ｍ−１）で表される。一方、カウン
トスタート時の被測定入力信号の立ち上がりと基準クロ
ックの立ち上がりの位相差による端数時間Δｔ1は種々
変化するが、Δｔ1の期間第１の補助カウンタゲート回
路１２は“１”となっており、第１の補助カウンタ１３
はこの期間をサブクロックによりカウントしており、カ
ウント値をＰ1とするとΔｔ1＝Ｔ／Ｋ＊Ｐ1となり、こ
こではＫ＝１０，Ｐ1＝４であるからΔｔ1＝Ｔ／１０＊
４となる。
【００２０】次に、カウントストップ時の基準クロック
の立ち上がりと被測定入力信号の立ち上がりの時間差即
ち端数時間Δｔ2も位相差により変化するが、第２の補
助カウンタゲート回路１４は主時間カウンタ１１の最初
の１カウントによりセットされ、入力パルスカウンタ７
のカウントアップによりリセットされ、第２の補助カウ
ンタ１５はこのセット期間中サブクロックをＯ〜Ｋ−１
によりカウントしており、そのカウント値をＰ2とすれ
ば、Δｔ2＝Ｔ／Ｋ＊Ｐ2となる。Ｋ＝１０，Ｐ2＝７で
あるので、Δｔ2＝Ｔ／１０＊７となる。従って、被測
定入力信号のＮ個分のパルス時間幅ＷはＷ＝Ｔ＊（Ｍ−
１）＋Δｔ1＋Δｔ2で求めることができる。この演算は
制御演算回路１６により行われる。
の立ち上がりと被測定入力信号の立ち上がりの時間差即
ち端数時間Δｔ2も位相差により変化するが、第２の補
助カウンタゲート回路１４は主時間カウンタ１１の最初
の１カウントによりセットされ、入力パルスカウンタ７
のカウントアップによりリセットされ、第２の補助カウ
ンタ１５はこのセット期間中サブクロックをＯ〜Ｋ−１
によりカウントしており、そのカウント値をＰ2とすれ
ば、Δｔ2＝Ｔ／Ｋ＊Ｐ2となる。Ｋ＝１０，Ｐ2＝７で
あるので、Δｔ2＝Ｔ／１０＊７となる。従って、被測
定入力信号のＮ個分のパルス時間幅ＷはＷ＝Ｔ＊（Ｍ−
１）＋Δｔ1＋Δｔ2で求めることができる。この演算は
制御演算回路１６により行われる。
【００２１】次に、温度変化、経年変化による誤差要因
は、周波数逓倍回路１０から発生されるサブクロックの
周期Ｔ／Ｋに生じる。即ち、誤差要因はΔｔ1，Δｔ2に
生じる。周期Ｔ／Ｋの誤差をΔｅとすると、 Ｗ＝Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2 ＝Ｔ＊（Ｍ−１）＋（Ｔ／Ｋ＋Δｅ）＊Ｐ1＋（Ｔ／Ｋ＋Δｅ）＊Ｐ2 ＝Ｔ＊（Ｍ−１）＋Ｔ／Ｋ＊（Ｐ1＋Ｐ2）＋Δｅ＊（Ｐ1＋Ｐ2） となる。第３項が誤差であり、第１項のＭが大きくなる
ように測定を行えば、誤差の影響を無視できるまでに抑
えることができる。
は、周波数逓倍回路１０から発生されるサブクロックの
周期Ｔ／Ｋに生じる。即ち、誤差要因はΔｔ1，Δｔ2に
生じる。周期Ｔ／Ｋの誤差をΔｅとすると、 Ｗ＝Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2 ＝Ｔ＊（Ｍ−１）＋（Ｔ／Ｋ＋Δｅ）＊Ｐ1＋（Ｔ／Ｋ＋Δｅ）＊Ｐ2 ＝Ｔ＊（Ｍ−１）＋Ｔ／Ｋ＊（Ｐ1＋Ｐ2）＋Δｅ＊（Ｐ1＋Ｐ2） となる。第３項が誤差であり、第１項のＭが大きくなる
ように測定を行えば、誤差の影響を無視できるまでに抑
えることができる。
【００２２】なお、補助カウンタゲート回路１２，１４
及び補助カウンタ１３，１５を設けずに、単純に主時間
カウンタ１１を周波数逓倍回路１０により逓倍したサブ
クロックにより測定した場合には、 Ｗ＝（Ｔ／Ｋ＋Δｅ）＊（Ｋ＊（Ｍ−１）＋Ｐ1＋Ｐ2） ＝Ｔ＊（Ｍ−１）＋Ｔ／Ｋ＊（Ｐ1＋Ｐ2）＋Δｅ＊（Ｋ＊（Ｍ−１）＋Ｐ1 ＋Ｐ2） となり、第３頁の誤差はΔｅ＊Ｋ＊（Ｍ−１）だけ大き
くなり、実用上無視できなくなる。又、周波数ＦはＦ＝
Ｎ／（Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2）で求めることが
できる。
及び補助カウンタ１３，１５を設けずに、単純に主時間
カウンタ１１を周波数逓倍回路１０により逓倍したサブ
クロックにより測定した場合には、 Ｗ＝（Ｔ／Ｋ＋Δｅ）＊（Ｋ＊（Ｍ−１）＋Ｐ1＋Ｐ2） ＝Ｔ＊（Ｍ−１）＋Ｔ／Ｋ＊（Ｐ1＋Ｐ2）＋Δｅ＊（Ｋ＊（Ｍ−１）＋Ｐ1 ＋Ｐ2） となり、第３頁の誤差はΔｅ＊Ｋ＊（Ｍ−１）だけ大き
くなり、実用上無視できなくなる。又、周波数ＦはＦ＝
Ｎ／（Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2）で求めることが
できる。
【００２３】実施例１では、上記したように、単純に基
準周波数を逓倍したサブクロックを主時間カウンタ１１
によりカウントするようにした場合に比べて誤差を減少
させることができ、精度を向上させることができる。
又、Δｔ2の測定は被測定入力をＮカウントした時点で
同時に終了するので、従来のエキスパンディング・レシ
プロカル方式におけるアナログ回路によるパルス時間間
隔測定方法に比べて測定時間が速くなり、その分次の時
間間隔を速く測定することができ、測定周期を短くする
ことができる。
準周波数を逓倍したサブクロックを主時間カウンタ１１
によりカウントするようにした場合に比べて誤差を減少
させることができ、精度を向上させることができる。
又、Δｔ2の測定は被測定入力をＮカウントした時点で
同時に終了するので、従来のエキスパンディング・レシ
プロカル方式におけるアナログ回路によるパルス時間間
隔測定方法に比べて測定時間が速くなり、その分次の時
間間隔を速く測定することができ、測定周期を短くする
ことができる。
【００２４】なお、実施例１では基準クロックを周波数
逓倍回路１０により１０逓倍し、また補助カウンタ１
３，１５を１０進カウンタにより構成しているが、基準
クロックの逓倍数Ｋを増大し、補助カウンタ１３，１５
のビット数（Ｋ進カウンタ）も増大すれば、同様な回路
で分解能を高めることができる。又、補助カウンタゲー
ト回路１２，１４を変更することにより、補助カウンタ
１３，１５を一組にしてΔｔ1，Δｔ2の測定に共用する
ことができる。
逓倍回路１０により１０逓倍し、また補助カウンタ１
３，１５を１０進カウンタにより構成しているが、基準
クロックの逓倍数Ｋを増大し、補助カウンタ１３，１５
のビット数（Ｋ進カウンタ）も増大すれば、同様な回路
で分解能を高めることができる。又、補助カウンタゲー
ト回路１２，１４を変更することにより、補助カウンタ
１３，１５を一組にしてΔｔ1，Δｔ2の測定に共用する
ことができる。
【００２５】実施例２ 図３は実施例２によるパルス時間間隔測定装置の構成を
示し、１９は遅延回路、２０は第１の補助カウンタ列ゲ
ート回路、２１は１ビットの補助カウンタ２１ａ〜２１
ｄからなる第１の補助カウンタ列、２２は第２の補助カ
ウンタ列ゲート回路、２３は１ビットの補助カウンタ２
３ａ〜２３ｄからなる第２の補助カウンタ列であり、他
の構成は実施例１と同様である。
示し、１９は遅延回路、２０は第１の補助カウンタ列ゲ
ート回路、２１は１ビットの補助カウンタ２１ａ〜２１
ｄからなる第１の補助カウンタ列、２２は第２の補助カ
ウンタ列ゲート回路、２３は１ビットの補助カウンタ２
３ａ〜２３ｄからなる第２の補助カウンタ列であり、他
の構成は実施例１と同様である。
【００２６】次に、上記装置の動作を図４のタイムチャ
ートによって説明する。入力パルスカウンタ７は図４
（ｆ）の被測定入力信号を図４（ｉ）のようにカウント
し、プリセット値に一致したら図４（ｊ）のカウントア
ップ信号を発生する。カウントは、スタート・ストップ
制御回路８からの図４（ｈ）に示すイネーブル入力が
“１”の間の被測定入力の立ち上がりで行われる。プリ
セット値は制御演算回路１６により任意に設定される
が、固定でもよい。スタート・ストップ制御回路８は制
御演算回路１６からの図４（ｇ）に示すカウントスター
ト指令が出てから最初の被測定入力によりセットされ、
入力パルスカウンタ７からのカウントアップ信号をイン
バータ回路１７を介して入力されることによりリセット
され、図４（ｈ）に示すイネーブル信号を出力する。
ートによって説明する。入力パルスカウンタ７は図４
（ｆ）の被測定入力信号を図４（ｉ）のようにカウント
し、プリセット値に一致したら図４（ｊ）のカウントア
ップ信号を発生する。カウントは、スタート・ストップ
制御回路８からの図４（ｈ）に示すイネーブル入力が
“１”の間の被測定入力の立ち上がりで行われる。プリ
セット値は制御演算回路１６により任意に設定される
が、固定でもよい。スタート・ストップ制御回路８は制
御演算回路１６からの図４（ｇ）に示すカウントスター
ト指令が出てから最初の被測定入力によりセットされ、
入力パルスカウンタ７からのカウントアップ信号をイン
バータ回路１７を介して入力されることによりリセット
され、図４（ｈ）に示すイネーブル信号を出力する。
【００２７】基準クロック発振器９は、図４（ａ）に示
すように時間測定のための高精度の基準クロックを周期
Ｔで発生する。遅延回路１９は、基準クロックの周期Ｔ
を５分割し、Ｔ／５時間ずつ順次ずらして図４（ｂ）〜
図４（ｅ）に示すように第１〜第４のサブクロックを発
生する。主時間カウンタ１１はスタート・ストップ制御
回路８のイネーブル出力が“１”の間基準クロックの立
ち上がりでカウントし、時間を測定する。その出力を図
４（ｋ）に示す。第１の補助カウンタ列ゲート回路２０
は第１の補助カウンタ列２１のカウントイネーブル、デ
ィセーブルを制御し、その出力は図４（ｍ）に示すよう
にスタート・ストップ制御回路８の出力が“１”になっ
たときセットされ、主時間カウンタ１１が最初に１カウ
ントしたときにリセットされる。第１の補助カウンタ列
２１の各補助カウンタ２１ａ〜２１ｄはカウントスター
ト時の端数時間Δｔ1を測定するためのものであり、第
１の補助カウンタ列ゲート回路２０の出力が“１”の間
の第１〜第４のサブクロックの立ち上がりでそれぞれカ
ウントし、そのカウント値を図４（ｎ）〜（ｑ）に示
す。制御演算回路１６は制御及び周波数演算を行う。
すように時間測定のための高精度の基準クロックを周期
Ｔで発生する。遅延回路１９は、基準クロックの周期Ｔ
を５分割し、Ｔ／５時間ずつ順次ずらして図４（ｂ）〜
図４（ｅ）に示すように第１〜第４のサブクロックを発
生する。主時間カウンタ１１はスタート・ストップ制御
回路８のイネーブル出力が“１”の間基準クロックの立
ち上がりでカウントし、時間を測定する。その出力を図
４（ｋ）に示す。第１の補助カウンタ列ゲート回路２０
は第１の補助カウンタ列２１のカウントイネーブル、デ
ィセーブルを制御し、その出力は図４（ｍ）に示すよう
にスタート・ストップ制御回路８の出力が“１”になっ
たときセットされ、主時間カウンタ１１が最初に１カウ
ントしたときにリセットされる。第１の補助カウンタ列
２１の各補助カウンタ２１ａ〜２１ｄはカウントスター
ト時の端数時間Δｔ1を測定するためのものであり、第
１の補助カウンタ列ゲート回路２０の出力が“１”の間
の第１〜第４のサブクロックの立ち上がりでそれぞれカ
ウントし、そのカウント値を図４（ｎ）〜（ｑ）に示
す。制御演算回路１６は制御及び周波数演算を行う。
【００２８】図５も実施例２の装置の動作を示すタイム
チャートを示し、図５（ａ）〜（ｋ）は図４（ａ）〜
（ｋ）と同様のものである。第２の補助カウンタ列ゲー
ト回路２２は第２の補助カウンタ列２３のカウントイネ
ーブル、ディセーブルを制御し、その出力は図５（ｍ）
に示すように主時間カウンタ１１が最初に１カウントし
たときにセットされ、入力パルスカウンタ７がカウント
アップしたときにリセットされる。第２の補助カウンタ
列２３はカウントストップ時の端数時間Δｔ2を測定す
るものであり、各補助カウンタ２３ａ〜２３ｄは第２の
補助カウンタ列ゲート回路２２の出力が“１”の間の第
１〜第４のサブクロックの立ち上がりでそれぞれカウン
トし、そのカウント値を図５（ｎ）〜（ｑ）に示す。
チャートを示し、図５（ａ）〜（ｋ）は図４（ａ）〜
（ｋ）と同様のものである。第２の補助カウンタ列ゲー
ト回路２２は第２の補助カウンタ列２３のカウントイネ
ーブル、ディセーブルを制御し、その出力は図５（ｍ）
に示すように主時間カウンタ１１が最初に１カウントし
たときにセットされ、入力パルスカウンタ７がカウント
アップしたときにリセットされる。第２の補助カウンタ
列２３はカウントストップ時の端数時間Δｔ2を測定す
るものであり、各補助カウンタ２３ａ〜２３ｄは第２の
補助カウンタ列ゲート回路２２の出力が“１”の間の第
１〜第４のサブクロックの立ち上がりでそれぞれカウン
トし、そのカウント値を図５（ｎ）〜（ｑ）に示す。
【００２９】次に、被測定入力信号のＮパルス分の時間
を主時間カウンタ１１と補助カウンタ列２１，２３によ
り測定し、被測定入力信号の周波数を求める動作につて
説明する。まず、入力パルスカウンタ７にＮをセット
し、Ｎパルスカウント後カウントアップ信号を出力す
る。主時間カウンタ１１はスタート・ストップ制御回路
８の出力が“１”の間基準クロックをカウントするが、
そのカウント値をＭとすると、この間の時間はＴ＊（Ｍ
−１）で表される。
を主時間カウンタ１１と補助カウンタ列２１，２３によ
り測定し、被測定入力信号の周波数を求める動作につて
説明する。まず、入力パルスカウンタ７にＮをセット
し、Ｎパルスカウント後カウントアップ信号を出力す
る。主時間カウンタ１１はスタート・ストップ制御回路
８の出力が“１”の間基準クロックをカウントするが、
そのカウント値をＭとすると、この間の時間はＴ＊（Ｍ
−１）で表される。
【００３０】一方、カウントスタート時の被測定入力信
号の立ち上がりと基準クロックの立ち上がりの位相差に
よる端数時間Δｔ1は種々変化するが、Δｔ1の期間第１
の補助カウンタ列ゲート回路２０の出力は“１”となっ
ており、この期間各補助カウンタ２１ａ〜２１ｄはそれ
ぞれ第１〜第４のサブクロックの立ち上がりをカウント
しており、各カウント値はΔｔ1の長さに応じて表１の
ように一意的に定まる。従って、各カウント値から端数
時間Δｔ1を求めることができる。なお、Δｔ1の値は一
例を示すものであり、回路の特性に応じて決定されるも
のである。
号の立ち上がりと基準クロックの立ち上がりの位相差に
よる端数時間Δｔ1は種々変化するが、Δｔ1の期間第１
の補助カウンタ列ゲート回路２０の出力は“１”となっ
ており、この期間各補助カウンタ２１ａ〜２１ｄはそれ
ぞれ第１〜第４のサブクロックの立ち上がりをカウント
しており、各カウント値はΔｔ1の長さに応じて表１の
ように一意的に定まる。従って、各カウント値から端数
時間Δｔ1を求めることができる。なお、Δｔ1の値は一
例を示すものであり、回路の特性に応じて決定されるも
のである。
【００３１】
【表１】
【００３２】実際には各補助カウンタ２１ａ〜２１ｄの
カウント値０，０，１，１であるので、Δｔ1＝２Ｔ／
５となる。
カウント値０，０，１，１であるので、Δｔ1＝２Ｔ／
５となる。
【００３３】次に、カウントストップ時の基準クロック
の立ち上がりと被測定入力信号の立ち上がりの時間差即
ち端数時間Δｔ2も位相差により種々変化するが、第２
の補助カウンタ列ゲート回路２２は主時間カウンタ１１
の最初の１カウントによりセットされ、入力パルスカウ
ンタ７がカウントアップしたときにリセットされる。各
補助カウンタ２３ａ〜２３ｄはこのセット期間中第１〜
第４のサブクロックの立ち上がりで０，１とカウントし
ており、測定終了時の各カウント値は主時間カウンタ１
１のＬＳＢ（カウント値を０，１で表したもの）と共に
Δｔ2の長さに応じて表２のように一意的に定まる。従
って、各カウント値と主時間カウンタ１１のＬＳＢから
端数時間Δｔ2を求めることができる。
の立ち上がりと被測定入力信号の立ち上がりの時間差即
ち端数時間Δｔ2も位相差により種々変化するが、第２
の補助カウンタ列ゲート回路２２は主時間カウンタ１１
の最初の１カウントによりセットされ、入力パルスカウ
ンタ７がカウントアップしたときにリセットされる。各
補助カウンタ２３ａ〜２３ｄはこのセット期間中第１〜
第４のサブクロックの立ち上がりで０，１とカウントし
ており、測定終了時の各カウント値は主時間カウンタ１
１のＬＳＢ（カウント値を０，１で表したもの）と共に
Δｔ2の長さに応じて表２のように一意的に定まる。従
って、各カウント値と主時間カウンタ１１のＬＳＢから
端数時間Δｔ2を求めることができる。
【００３４】
【表２】
【００３５】実際には、測定終了時の主時間カウンタ１
１のＬＳＢは１，各補助カウンタ２３ａ〜２３ｄのカウ
ント値は１，１，１，０であるので、第２表からΔｔ2
＝３Ｔ／５となる。従って、被測定入力信号のＮ信号の
Ｎ個分のパルス時間幅ＷはＷ＝Ｔ＊（Ｍ−１）＋Δｔ1
＋Δｔ2から得られる。この演算は制御演算回路１６に
より行う。又、被測定入力信号の周波数Ｆは Ｆ＝Ｎ／（Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2） となる。
１のＬＳＢは１，各補助カウンタ２３ａ〜２３ｄのカウ
ント値は１，１，１，０であるので、第２表からΔｔ2
＝３Ｔ／５となる。従って、被測定入力信号のＮ信号の
Ｎ個分のパルス時間幅ＷはＷ＝Ｔ＊（Ｍ−１）＋Δｔ1
＋Δｔ2から得られる。この演算は制御演算回路１６に
より行う。又、被測定入力信号の周波数Ｆは Ｆ＝Ｎ／（Ｔ＊（Ｍ−１）＋Δｔ1＋Δｔ2） となる。
【００３６】実施例２ではアナログ回路を含まないた
め、温度、経年変化による誤差がなく、精度を向上する
ことができる。又、実施例１と同様の理由により、測定
周期を短くするこができる。
め、温度、経年変化による誤差がなく、精度を向上する
ことができる。又、実施例１と同様の理由により、測定
周期を短くするこができる。
【００３７】なお、実施例２では遅延回路１９により基
準クロックを５分割し、補助カウンタ列２１，２３を４
個の１ビットカウンタで構成しているが、基準クロック
をさらに細かく分割し、補助カウンタ列２１，２３を構
成する１ビットカウンタの数を増大することにより、分
解能を高めることができる。又、補助カウンタ列ゲート
回路２０，２２を変更することにより、補助カウンタ列
２１，２３を一組にしてΔｔ1，Δｔ2の測定に共用する
ことができる。
準クロックを５分割し、補助カウンタ列２１，２３を４
個の１ビットカウンタで構成しているが、基準クロック
をさらに細かく分割し、補助カウンタ列２１，２３を構
成する１ビットカウンタの数を増大することにより、分
解能を高めることができる。又、補助カウンタ列ゲート
回路２０，２２を変更することにより、補助カウンタ列
２１，２３を一組にしてΔｔ1，Δｔ2の測定に共用する
ことができる。
【００３８】実施例３ 図６は実施例３による周波数逓倍回路の構成を示し、２
４は時間測定のための基準クロックＡを周期Ｔで発生す
る基準クロック発振器、２５は基準クロックＡをｄ１，
ｄ２，ｄ３，ｄ４（ｄ１＝ｄ２＝ｄ３＝ｄ４＝Ｔ／５）
ずつ遅延させて４個のサブクロックＢ〜Ｅを生成する遅
延回路、２６は基準クロックＡ及びサブクロックＢ〜Ｅ
を入力され、出力Ｘが基準クロックＡの逓倍（５逓倍）
周波数になるような演算を行う演算回路である。
４は時間測定のための基準クロックＡを周期Ｔで発生す
る基準クロック発振器、２５は基準クロックＡをｄ１，
ｄ２，ｄ３，ｄ４（ｄ１＝ｄ２＝ｄ３＝ｄ４＝Ｔ／５）
ずつ遅延させて４個のサブクロックＢ〜Ｅを生成する遅
延回路、２６は基準クロックＡ及びサブクロックＢ〜Ｅ
を入力され、出力Ｘが基準クロックＡの逓倍（５逓倍）
周波数になるような演算を行う演算回路である。
【００３９】次に、図７のタイムチャートを用いて実施
例３の周波数逓倍回路の動作について説明する。まず、
基準クロック発振器２４は図７（ａ）に示す周期Ｔの基
準クロックＡを発生し、これを受けて遅延回路２５は基
準クロックＡをｄ１，ｄ２，ｄ３，ｄ４（ｄ１＝ｄ２＝
ｄ３＝ｄ４＝Ｔ／５）ずつ順次遅延させ、図７（ｂ）〜
（ｅ）に示すようにサブクロックＢ〜Ｅを生成する。サ
ブクロックＥの立ち上がりと基準クロックＡの立ち上が
りの時間差をｄ５とすると、Ｔ＝ｄ１＋ｄ２＋ｄ３＋ｄ
４＋ｄ５となり、ｄ５＝Ｔ／５となる。各クロックＡ〜
Ｅは演算回路２６に入力され、演算回路２６は常に数１
の演算を行い、図７（ｆ）に示すようにこれらをＸとし
て出力する。
例３の周波数逓倍回路の動作について説明する。まず、
基準クロック発振器２４は図７（ａ）に示す周期Ｔの基
準クロックＡを発生し、これを受けて遅延回路２５は基
準クロックＡをｄ１，ｄ２，ｄ３，ｄ４（ｄ１＝ｄ２＝
ｄ３＝ｄ４＝Ｔ／５）ずつ順次遅延させ、図７（ｂ）〜
（ｅ）に示すようにサブクロックＢ〜Ｅを生成する。サ
ブクロックＥの立ち上がりと基準クロックＡの立ち上が
りの時間差をｄ５とすると、Ｔ＝ｄ１＋ｄ２＋ｄ３＋ｄ
４＋ｄ５となり、ｄ５＝Ｔ／５となる。各クロックＡ〜
Ｅは演算回路２６に入力され、演算回路２６は常に数１
の演算を行い、図７（ｆ）に示すようにこれらをＸとし
て出力する。
【００４０】
【数１】
【００４１】この結果、基準クロックの５倍の周波数の
クロックが得られる。演算回路２６は論理素子の組合わ
せ、あるいはプログラムメモリにより実現することがで
きる。
クロックが得られる。演算回路２６は論理素子の組合わ
せ、あるいはプログラムメモリにより実現することがで
きる。
【００４２】実施例３においては、アナログ回路を含ま
ないために温度、経年変化による誤差を生じず、精度を
向上させることができる。又、遅延時間ｄ１〜ｄ５の大
きさを変えることにより、任意のデューティ（波形）の
クロックを得ることができる。
ないために温度、経年変化による誤差を生じず、精度を
向上させることができる。又、遅延時間ｄ１〜ｄ５の大
きさを変えることにより、任意のデューティ（波形）の
クロックを得ることができる。
【００４３】
【発明の効果】以上のようにこの発明の請求項１によれ
ば、アナログ回路を含まないために温度、経年変化によ
る誤差がなく、精度が高い周波数逓倍回路を得ることが
でる。
ば、アナログ回路を含まないために温度、経年変化によ
る誤差がなく、精度が高い周波数逓倍回路を得ることが
でる。
【００４４】又、請求項２によれば、やはりアナログ回
路を含まないために精度が高いパルス時間間隔測定装置
が得られ、また主時間カウンタと補助カウンタのカウン
トが同時に終了するので、測定時間を短くすることがで
きる。
路を含まないために精度が高いパルス時間間隔測定装置
が得られ、また主時間カウンタと補助カウンタのカウン
トが同時に終了するので、測定時間を短くすることがで
きる。
【００４５】請求項３によれば、パルス時間間隔の主時
間を基準クロックを主時間カウンタによりカウントする
ことにより測定し、端数時間は補助カウンタがサブクロ
ックをカウントすることにより測定しており、従来のよ
うに単純にサブクロックをカウンタによりカウントする
場合に比べて精度を向上することができる。又、主時間
カウンタと補助カウンタのカウントが同時に終了するの
で、測定時間を短くすることができる。
間を基準クロックを主時間カウンタによりカウントする
ことにより測定し、端数時間は補助カウンタがサブクロ
ックをカウントすることにより測定しており、従来のよ
うに単純にサブクロックをカウンタによりカウントする
場合に比べて精度を向上することができる。又、主時間
カウンタと補助カウンタのカウントが同時に終了するの
で、測定時間を短くすることができる。
【図１】実施例１によるパルス時間間隔測定装置の構成
図である。
図である。
【図２】実施例１によるパルス時間間隔測定装置のタイ
ムチャートである。
ムチャートである。
【図３】実施例２によるパルス時間間隔測定装置の構成
図である。
図である。
【図４】実施例２によるパルス時間間隔測定装置のタイ
ムチャートである。
ムチャートである。
【図５】実施例２によるパルス時間間隔測定装置のタイ
ムチャートである。
ムチャートである。
【図６】実施例３による周波数逓倍回路の構成図であ
る。
る。
【図７】実施例３による周波数逓倍回路のタイムチャー
トである。
トである。
【図８】従来のエキスパンティング・レシプロカル方式
のパルス時間間隔測定装置の端数時間測定回路に類似し
た回路の構成図である。
のパルス時間間隔測定装置の端数時間測定回路に類似し
た回路の構成図である。
７…入力パルスカウンタ ８…スタート・ストップ制御回路 ９，２４…基準クロック発振器 １０…周波数逓倍回路 １１…主時間カウンタ １２，１４…補助カウンタゲート回路 １３，１５…補助カウンタ １６…制御演算回路 １９，２５…遅延回路 ２０，２２…補助カウンタ列ゲート回路 ２１，２３…補助カウンタ列 ２６…演算回路
Claims (3)
- 【請求項１】 基準クロックを発生する基準クロック発
振器と、基準クロックを遅らせてサブクロックを生成す
る遅延回路と、基準クロックとサブクロックを入力さ
れ、これらの演算により基準クロックの逓倍周波数のク
ロックを生成する演算回路を備えたことを特徴とする周
波数逓倍回路。 - 【請求項２】 基準クロックを発生する基準クロック発
振器と、基準クロックを遅らせてサブクロックを生成す
る遅延回路と、最初の被測定入力パルスがあってから最
後の被測定入力パルスがあるまでの間基準クロックの数
をカウントする主時間カウンタと、最初の被測定入力パ
ルスがあってから主時間カウンタが最初の１カウントす
るまでの間及び主時間カウンタの最後のカウント時点か
ら最後の被測定入力パルスがあるまでの間サブクロック
の数をカウントする補助カウンタと、主時間カウンタ及
び補助カウンタの出力を入力され、最初の被測定入力パ
ルスがあってから最後の被測定入力パルスがあるまでの
時間を演算する演算回路を備えたことを特徴とするパル
ス時間間隔測定装置。 - 【請求項３】 基準クロックを発生する基準クロック発
振器と、基準クロックの周波数を逓倍してサブクロック
を生成する周波数逓倍回路と、最初の被測定入力パルス
があってから最後の被測定入力パルスがあるまでの間基
準クロックの数をカウントする主時間カウンタと、最初
の被測定入力パルスがあってから主時間カウンタが最初
の１カウントするまでの間及び主時間カウンタの最後の
カウント時点から最後の被測定入力パルスがあるまでの
間サブクロックの数をカウントする補助カウンタと、主
時間カウンタ及び補助カウンタの出力を入力され、最初
の被測定入力があってから最後の被測定入力パルスがあ
るまでの時間を演算する演算回路を備えたことを特徴と
するパルス時間間隔測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135630A JPH06347569A (ja) | 1993-06-07 | 1993-06-07 | 周波数逓倍回路及びパルス時間間隔測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135630A JPH06347569A (ja) | 1993-06-07 | 1993-06-07 | 周波数逓倍回路及びパルス時間間隔測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06347569A true JPH06347569A (ja) | 1994-12-22 |
Family
ID=15156305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135630A Pending JPH06347569A (ja) | 1993-06-07 | 1993-06-07 | 周波数逓倍回路及びパルス時間間隔測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06347569A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-06-07 JP JP5135630A patent/JPH06347569A/ja active Pending
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