JP2023133064A - 時間デジタル変換器 - Google Patents

Abstract

【課題】ＡＳＩＣやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供する。【解決手段】 入力波形における第１時点ｔ１と第２時点ｔ２の間の時間間隔Ｔを計測する時間デジタル変換器１０は、入力される基準クロックの周期の整数倍として主時間間隔ＴＭ計数する基準計数手段１６と、時間間隔Ｔに対する主時間間隔ＴＭの過不足分として端数時間間隔ＴＦを計数する端数計数手段１７と、を備え、端数計数手段１７は、第１時点ｔ１の契機となる第１信号を受信する第１逓倍手段群と、第２時点ｔ２の契機となる第２信号を受信する第２逓倍手段群と、位相シフト手段１７２と、を有し、第１逓倍手段群および第２逓倍手段群はそれぞれ、端数時間間隔ＴＦに対応する信号を基準クロックのｍ逓倍（ｍは２以上の整数）でサンプリングするための信号をそれぞれ生成するｎ個（ｎは２以上の整数）の逓倍手段１７１からなる。【選択図】図３

Description

本発明は、時間デジタル変換器に係り、特に、半導体検査装置（半導体テスタ）に用いて好適な時間デジタル変換器に関する。

従来、被検査対象、例えばＩＣ、ＬＳＩ等を検査する半導体検査装置において、信号の時間測定を行うものが知られている（例えば、特許文献１参照）。

ところで、時間や周波数の測定方法としてはこれまで様々な手法が提案されており、代表的なものとしては、ユニバーサルカウント方式、タイム・エキスパンション方式、時間電圧変換方式、タイム・バーニア方式などが挙げられる。

このうち例えば、ユニバーサルカウント方式では内蔵する基準クロック入力信号を指定された時間計測することで時間測定を行うものである。また、タイム・エキスパンション方式は時間を電圧に変換して測定する方式であり、端数時間のパルス幅を積分回路によって充放電を行い、パルス幅伸張を行うものである。

特開２００３－１３９８１７号公報

しかしながら、半導体検査装置における一機能として時間測定を行う場合、従来の手法では限界があった。

すなわち、半導体検査装置においては、時間デジタル変換器を備えることにより時間測定が可能となるが、この場合、ＡＳＩＣ（application specific integrated circuit）やアナログ回路設計を必要としない汎用的な技術としてＦＰＧＡ（field-programmable gate array）を用いた時間デジタル変換器の採用が一般的となっている。ここで、通常のＦＰＧＡでは、クロック周波数が数１００ＭＨｚとなっており、測定可能な最小量がｎｓｅｃオーダーに制限されている。

一方、半導体検査装置に採用される時間デジタル変換器にあっては、測定（計測）の分解能の高さ、測定ダイナミックレンジの広さ、そして測定の高速性が重要となり、現状では例えば、１００ｐｓ程度の分解能での測定が望まれる。この場合、基準クロックとしては１０ＧＨｚが必要になり、高精度、高分解能、ハイスピードを実現するためには結局、ＡＳＩＣを作成するか、アナログ回路を別途設計する必要が生じ、時間デジタル変換器のコストが高くなる問題がある。これはユニバーサルカウント方式に限らず、従来既知の他の方式を採用する時間デジタル変換器においても同様である。

また、オシロスコープとＰＣ（パソコン）を使用して高精度、高分解能の測定をすることはできるが、この場合、高速処理には限界がある。

本発明は、斯かる実情に鑑み、ＡＳＩＣやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供しようとするものである。

本発明は、入力波形における第１時点と第２時点の間の時間間隔を計測する時間デジタル変換器であって、基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、を備え、前記端数計数手段は、前記第１時点の契機となる第１信号を受信する第１逓倍手段群と、前記第２時点の契機となる第２信号を受信する第２逓倍手段群と、位相シフト手段と、を有し、第１逓倍手段群および前記第２逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのｍ逓倍（ｍは２以上の整数）でサンプリングするための信号をそれぞれ生成するｎ個（ｎは２以上の整数）の逓倍手段からなる、ことを特徴とする時間デジタル変換器に係るものである。

本発明によれば、ＡＳＩＣやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供できる、という優れた効果を奏し得る。

本実施形態の時間デジタル変換器を説明する図であり（Ａ）時間デジタル変換器の回路構成の一例を示す概要ブロック図、（Ｂ）時間デジタル変換器における時間測定の概要図、である。また、図２は、図１（Ｃ）の一部拡大図である。 本実施形態の時間デジタル変換器における時間測定の概要図であり、図１（Ｃ）の一部拡大図である。 本実施形態の演算手段の一例を示す回路ブロック概要図である。 本実施形態の端数計数手段の一例を示す回路ブロック概要図である。 本実施形態のサンプリング回路の一例を示す回路ブロック概要図である。 本実施形態の端数計数手段におけるサンプリングクロックの一例である。 本実施形態における信号発生手段から、逓倍手段までの配線の状態を撮影した画像である。 本実施形態における信号発生手段から、逓倍手段までの配線の状態を撮影した画像である。

以下、本発明の実施の形態について添付図面を参照して説明する。本実施形態の各図面において同一の符号を付した部分は同一物を表わす。

図１は、本実施形態の時間デジタル変換器１０の概要を示す図であり、同図（Ａ）が時間デジタル変換器１０の回路構成の一例を示す概要ブロック図であり、同図（Ｂ）が本実施形態の時間デジタル変換器１０における時間測定の概要図である。また、図２は、図１（Ｃ）の一部拡大図である。

図１（Ａ）を参照して、本実施形態の時間デジタル変換器１０は、例えば、減衰器１１と、フィルター回路（例えば、ローパスフィルタ）１２と、第１信号発生手段１３と、第２信号発生手段１４と、演算手段２０を有する。演算手段２０は、計数手段１５（基準計数手段１６および端数計数手段１７）と、計数・変換手段１９などを有する。

同図（Ｂ）を参照して、時間デジタル変換器１０は、減衰器１１およびフィルター回路１２を介して入力される入力波形における、第１時点ｔ１と第２時点ｔ２の間の時間間隔Ｔを計測するものである。本実施形態の時間デジタル変換器１０は例えば、減衰器１１の上流において不図示のＤＵＴ（被測定対象、例えば半導体素子）と（必要に応じてバッファ回路を介して）接続する。つまり入力波形とは、この例では被測定対象である半導体素子が出力する例えば、電圧波形である。この場合の時間測定の一例としては、ＤＵＴが出力する電圧（波形）のｖａ％（例えば、２０％）に達する第１時点ｔ１とｖｂ％（例えば、８０％）に達する第２時点ｔ２の間の時間間隔Ｔの測定、などである。時間デジタル変換器１０は、例えば他の情報処理装置（例えば、ＰＣなど）とともに半導体検査装置を構成する。

第１時点ｔ１および第２時点ｔ２は、それぞれ、所定の信号（タイミング信号、トリガー信号）の発生を契機とする時点である。時間デジタル変換器１０は、一例として、第１信号発生手段１３と、第２信号発生手段１４を有し、所定の信号は、２つの信号発生手段１３，１４により発生する信号である。すなわち、第１信号発生手段１３は、第１時点ｔ１の契機となる第１信号（タイミング信号、トリガー信号）を発生する手段であり、第２信号発生手段１４は、第２時点ｔ２の契機となる第２信号（タイミング信号、トリガー信号）を発生する手段である。第１信号発生手段１３および第２信号発生手段１４はそれぞれ、例えば比較器（コンパレータ）Ａ，比較器（コンパレータ）Ｂである。

一例として、第１信号発生手段１３は、第１参照電圧Ｖｒｅｆ１と入力波形の電圧Ｖｉｎを比較し、入力波形の電圧Ｖｉｎが第１参照電圧Ｖｒｅｆ１より低い場合に「Ｌ」を出力し（オフとなり）、入力波形の電圧Ｖｉｎが第１参照電圧Ｖｒｅｆ１より高くなると第１信号である「Ｈ」を出力する（オンとなる）。第２信号発生手段１４は、第２参照電圧Ｖｒｅｆ２と入力波形の電圧Ｖｉｎを比較し、入力波形の電圧Ｖｉｎが第２参照電圧Ｖｒｅｆ２より低い場合に「Ｌ」を出力し（オフとなり）、入力波形の電圧Ｖｉｎが第２参照電圧Ｖｒｅｆ２より高くなると第２信号である「Ｈ」を出力する（オンとなる）。つまり、第１信号（「Ｈ」）の出力タイミングが第１時点ｔ１であり、第２信号（「Ｈ」）の出力タイミングが第２時点ｔ２である。

同図（Ｃ）の例では、第１信号発生手段が「Ｈ」となるタイミング（第１時点ｔ１）が測定開始のタイミングであり、第２信号発生手段が「Ｈ」となるタイミング（第２時点ｔ２）が測定終了のタイミングであって、第１時点ｔ１から第２時点ｔ２までが測定対象の時間間隔Ｔである。

計数手段１５は、基準クロックに基づき時間間隔Ｔを計数する手段であり、基準計数手段１６と端数計数手段１７を有する。ここでは基準クロックは、例えば、水晶発振器などから入力される外部クロックに基づき、例えば位相同期回路（ＰＬＬ：phase locked loop：ＰＬＬ回路）などによって生成される内部クロックである。基準計数手段１６は、生成された基準クロックを、主となるサンプリングクロックＭａｉｎ ＣＬＫとして、その１周期の整数倍として時間間隔Ｔを計数する手段である。具体的に、図２を参照して、基準計数手段１６は、例えば、周波数１２５ＭＨｚ（１周期８ｎｓ）の基準クロック（内部クロック）をサンプリングクロックＭａｉｎ ＣＬＫとして、時間間隔Ｔに含まれるクロック数（整数）を計数する。ここで任意の時間間隔Ｔは、サンプリングクロックＭａｉｎ ＣＬＫ（基準クロック）の１周期の整数倍の時間になるとは限らない。

基準計数手段１６は、例えば、時間間隔Ｔの開始時点とサンプリングクロックＭａｉｎ ＣＬＫが同期している場合には当該サンプリングクロックＭａｉｎ ＣＬＫを開始クロック（１番目のクロック）とし、時間間隔Ｔの開始時点とサンプリングクロックＭａｉｎ ＣＬＫが非同期の場合は、開始時点以後に最初に到来するサンプリングクロックＭａｉｎ ＣＬＫを開始クロック（１番目のクロック）とする。また、時間間隔Ｔの終了時点とサンプリングクロックＭａｉｎ ＣＬＫが同期している場合には当該サンプリングクロックＭａｉｎ ＣＬＫを終了クロック（Ｎ番目のクロック、Ｎは整数）とし、時間間隔Ｔの終了時点とサンプリングクロックＭａｉｎ ＣＬＫが非同期の場合は、終了時点以後に最初に到来するサンプリングクロックＭａｉｎ ＣＬＫを終了クロック（Ｎ番目のクロック、Ｎは整数）とする。そして、時間間隔Ｔに含まれるクロック数（Ｎ－１クロック）を計数し、当該クロック数に対応する時間を主時間間隔ＴＭとして計測する。

図２に示す例では、第１時点ｔ１、および第２時点ｔ２のいずれも、サンプリングクロックＭａｉｎ ＣＬＫの１周期の途中にあり、すなわち、時間間隔Ｔの開始時点（ｔ１）と終了時点（ｔ２）のいずれも、サンプリングクロックＭａｉｎ ＣＬＫと非同期である。この場合、基準計数手段１６は、開始クロック（開始時点以後に最初に到来するサンプリングクロックＭａｉｎ ＣＬＫ（「１」番目のクロック）から終了クロック（終了時点以後に最初に到来するサンプリングクロックＭａｉｎ ＣＬＫ（「１２」番目のクロック）までに含まれるクロック数（１１＝１２－１）を、時間間隔Ｔに含まれる（主時間間隔ＴＭに対応する）サンプリングクロックＭａｉｎ ＣＬＫとしてカウントする。

また、端数計数手段１７は、時間間隔Ｔに対する主時間間隔ＴＭの過不足分として端数時間間隔ＴＦを計数する手段である。すなわち、サンプリングクロックＭａｉｎ ＣＬＫの１周期に満たない時間（同図（Ｃ）においてハッチングで示す端数時間間隔ＴＦ）について、サンプリングクロックＭａｉｎ ＣＬＫの１周期よりも短い周期（高分解能）で計数する。

同図（Ｃ）に示す例では、測定対象の時間間隔Ｔと主時間間隔ＴＭを比較すると、第１時点ｔ１から開始クロック（１番目のサンプリングクロックＭａｉｎ ＣＬＫ）の立ち上がりまでの時間間隔（測定開始側の端数時間間隔）ＴＦ１と、第２時点ｔ２から終了クロック（１２番目のサンプリングクロックＭａｉｎ ＣＬＫ）の立ち上がりのタイミングまでの時間間隔（測定終了側の端数時間間隔）ＴＦ２が存在している。端数計数手段１７は、端数時間間隔ＴＦ１と端数時間間隔ＴＦ２に対応するクロック数をカウントするが、この場合のクロックの１周期は、サンプリングクロックＭａｉｎ ＣＬＫの１周期よりも短い周期であり、これについては後述する。

計数・変換手段１９は、基準計数手段の計数結果と端数計数手段の計数結果に基づき、時間間隔を算出し、デジタル値に変換する。具体的に、時間間隔Ｔは、主時間間隔ＴＭに、端数時間間隔ＴＦ１を加算または減算し、端数時間間隔ＴＦ２を減算または加算（基本的には減算）して算出される。この例では、時間間隔Ｔ＝主時間間隔ＴＭ＋端数時間間隔ＴＦ１－端数時間間隔ＴＦ２である。また計数・変換手段１９は、算出した時間間隔Ｔをデジタル変換して出力する。

図３から図６を参照して、端数計数手段１７について説明する。図３は、演算手段２０の一例を概略で示す回路ブロック図であり、図４は、端数計数手段１７の一例を概略で示す回路ブロック図であり、図５は、端数計数回路１７０の一例を概略で示す回路ブロック図であり、図６は、端数計数手段１７におけるサンプリングクロックＭａｉｎ ＣＬＫの一例である。

図３に示すように、本実施形態の演算手段２０は、基準計数手段１６と端数計数手段１７と計数・変換手段１９を含み、一例として、ＦＰＧＡ（field-programmable gate array）アプリケーションにより構成される。端数計数手段１７には、第１信号発生手段１３および第２信号発生手段１４からのデータが入力される。端数計数手段１７は、例えば、ＦＰＧＡアプリケーションの一要素であり、クロックの分周、逓倍、位相シフトなどの処理を実行可能である。なお、これらの処理はデジタルクロックマネージャー(ＤＣＭ)によって構成してもよい。

本実施形態では端数計数手段１７は、ｎ個（ｎは２以上の整数）の逓倍手段１７１からなる逓倍手段群と、位相シフト手段１７２を有する。また、本実施形態では、第１信号発生手段１３と、第２信号発生手段１４はそれぞれ、逓倍手段群と接続する。逓倍手段群の構成は同様であるので、以下一例として、第１信号発生手段１３に接続する逓倍手段群（逓倍手段１７１Ａ～１７１Ｈ）について説明するが、第２信号発生手段１４に接続する逓倍手段群（逓倍手段１７１Ｉ～１７１Ｐ）についても同様である。

逓倍手段群は、複数の逓倍手段１７１（例えば、逓倍手段１７１Ａ～１７１Ｈ）により構成され、逓倍手段１７１はそれぞれに、例えば、ＳＥＲＤＥＳ回路（SERializer/DESerializer：シリアルパラレル相互変換回路）により構成される。逓倍手段１７１は第１信号発生手段１３（第２信号発生手段１４）から入力される信号（端数時間間隔ＴＦ１、ＴＦ２に対応するデータ）を、基準クロック（サンプリングクロックＭａｉｎ ＣＬＫ）のｍ逓倍（ｍは２以上の整数）でサンプリングする信号を生成する。

また、ｎ個の位相シフト手段１７２は、ｎ個の逓倍手段１７１がそれぞれ生成する逓倍サンプリングクロックＭＣＬＫの位相をそれぞれ３６０°／ｎ（逓倍手段１７１の数）ずつシフトさせるものであり、例えば位相同期回路（ＰＬＬ回路）を含む手段である。

ここでは一例としてｎは８であり、ｍも８である（なお、ｎとｍは同数でなくてもよい）。つまり図３に示す例では、端数計数手段１７は、８個の逓倍手段（ＳＥＲＤＥＳ回路）１７１Ａ～１７１Ｈから構成される逓倍手段群と、８個の逓倍手段（ＳＥＲＤＥＳ回路）１７１Ｉ～１７１Ｐから構成される逓倍手段群とを有する。それぞれの逓倍手段１７１Ａ～１７１Ｐは、端数時間間隔ＴＦ１、ＴＦ２に対応するデータを、基準クロック（サンプリングクロックＭａｉｎ ＣＬＫ）の８逓倍でサンプリングする信号（逓倍サンプリングクロックＭＣＬＫ（図２参照））を生成する。

位相シフト手段１７２は、一の逓倍手段群（逓倍手段１７１Ａ～１７１Ｈ）がそれぞれ生成する逓倍サンプリングクロックＭＣＬＫの位相を４５°（＝３６０／８°）ずつシフトする。位相シフト手段１７２は、逓倍手段１７１Ａ～１７１Ｈに対応して設けられるが、本実施形態では一例として、４個の位相シフト手段（ＰＬＬ回路）１７２（１７２Ａ～１７２Ｄ）のそれぞれに反転回路（不図示）を設けて位相反転回路（位相シフト手段）１７２Ｅ～１７２Ｈとすることにより、逓倍手段１７１Ａ～１７１Ｈが生成する逓倍サンプリングクロックＭＣＬＫの位相をシフトする手段としている。なお、位相反転回路を用いず、逓倍手段１７１Ａ～１７１Ｈ対応する８個の位相シフト手段（ＰＬＬ回路）１７２Ａ～１７２Ｈを設けてもよい。

また、図３に示す回路図では、一例として、第１信号発生手段１３に接続する逓倍手段群（逓倍手段１７１Ａ～１７１Ｈ）と、第２信号発生手段１４に接続する逓倍手段群（逓倍手段１７１Ｉ～１７１Ｐ）とで、位相シフト手段１７２Ａ～１７２Ｈ、基準計数手段１６および計数・変換手段１９が共用されている。しかしこの構成に限らず、逓倍手段群に対応してそれぞれ、位相シフト手段１７２、基準計数手段１６および計数・変換手段１９が設けられてもよい。

図４を参照して具体的に説明する。同図は、図３の端数計数手段１７（第１信号発生手段１３に接続する逓倍手段群）を抜き出して示す回路ブロック図である。

位相シフト手段１７２Ａは、逓倍手段１７１Ａが生成する逓倍サンプリングクロックＭＣＬＫを、基準クロック（サンプリングクロックＭａｉｎ ＣＬＫ）の或る１周期の立ち上がりのタイミング（以下、基準タイミング）と同位相（位相０°）に維持し、逓倍サンプリングクロックＭＣＬＫ１を発生（生成、出力）させる。

位相シフト手段１７２Ｃは、逓倍手段１７１Ｃが生成する逓倍サンプリングクロックＭＣＬＫの位相を、上記基準タイミングから４５°シフトさせ、逓倍サンプリングクロックＭＣＬＫ３を発生させる。

位相シフト手段１７２Ｅは、逓倍手段１７１Ｅが生成する逓倍サンプリングクロックＭＣＬＫの位相を、基準タイミングから９０°シフトさせ、逓倍サンプリングクロックＭＣＬＫ５を発生させる。

位相シフト手段１７２Ｇは、逓倍手段１７１Ｇが生成する逓倍サンプリングクロックＭＣＬＫの位相を、基準タイミングから１３５°シフトさせ、逓倍サンプリングクロックＭＣＬＫ７を発生させる。

位相シフト手段１７２Ｂは、逓倍手段１７１Ｂが生成する逓倍サンプリングクロックＭＣＬＫの位相をシフトする。この例では、位相シフト手段１７２Ｂは、反転回路（不図示）により位相シフト手段１７２Ａの出力を１８０°反転させるものであり、これにより基準タイミングから１８０°位相がシフトした逓倍サンプリングクロックＭＣＬＫ２が発生する。

位相シフト手段１７２Ｄは、逓倍手段１７１Ｄが生成する逓倍サンプリングクロックＭＣＬＫの位相をシフトする。この例では、位相シフト手段１７２Ｄは、反転回路（不図示）により位相シフト手段１７２Ｃの出力を１８０°反転させるものであり、これにより基準タイミングから２２５°位相がシフトした逓倍サンプリングクロックＭＣＬＫ４が発生する。

位相シフト手段１７２Ｆは、逓倍手段１７１Ｆが生成する逓倍サンプリングクロックＭＣＬＫの位相をシフトする。この例では、位相シフト手段１７２Ｆは、反転回路（不図示）により位相シフト手段１７２Ｅの出力を１８０°反転させるものであり、これにより基準タイミングから２７０°位相がシフトした逓倍サンプリングクロックＭＣＬＫ６が発生する。

位相シフト手段１７２Ｈは、逓倍手段１７１Ｈが生成する逓倍サンプリングクロックＭＣＬＫの位相をシフトする。この例では、位相シフト手段１７２Ｈは、反転回路（不図示）により位相シフト手段１７２Ｇの出力を１８０°反転させるものであり、これにより基準タイミングから３１５°位相がシフトした逓倍サンプリングクロックＭＣＬＫ８が発生する。

このように、一組の逓倍手段１７１と位相シフト手段１７２はサンプリング回路１７０を構成し、端数計数手段１７は複数（ここでは８個）のサンプリング回路１７０Ａ～１７０Ｈを有している。

図５は、サンプリング回路１７０（例えば、逓倍手段１７１Ａと位相シフト手段１７２Ａからなるサンプリング回路１７０Ａ）の構成の一例を示す概略ブロック図である。

逓倍手段１７１（例えば、逓倍手段１７１Ａ）は、受信回路（例えば、フリップフロップ回路）２０１と、１／ｍ分周器２０２と、１：ｍデマルチプレクサ（Ｄｅｍｕｘ）２０３と、を有する。ｍは上記のとおり逓倍数（逓倍率、ここでは一例としてｍ＝８）である。また位相シフト手段１７２（例えば、位相シフト手段１７２Ａ）は、入力信号を逓倍するＰＬＬ回路２０４と、位相調整器１５を有する。

位相シフト手段１７２では、外部クロックＣＬＫ（ここでは例えば５０ＭＨｚの水晶発振器のクロック）の入力を受けて、これをＰＬＬ経路２０４において例えば２０倍に逓倍し、１ＧＨｚのクロックＲＣＬＫを発生させる。また位相調整器２０５は、クロックＲＣＬＫの位相を、基準タイミングから３６０°／ｎ（ここではｎ＝８）ずつシフト（遅延）させた逓倍サンプリングクロックＭＣＬＫを生成し、逓倍手段１７１の受信回路２０１に出力する。

ここで、位相シフト手段１７２Ａは、基準タイミングからの位相のシフト量を０°とし、他の位相シフト手段１７２Ｂ～１７２Ｈは、基準タイミングから４５°（＝３６０°／８）ずつシフトさせる。

逓倍手段１７１の受信回路２０１は、比較器(比較器Ａまたは比較器Ｂ)からの入力データＤｉｎ（第１信号または第２信号に基づく端数時間間隔ＴＦに対応するデータ）を受信し、１ＧＨｚの逓倍サンプリングクロックＭＣＬＫに同期させて１ビットずつ、逓倍率（ここでは８）に応じたビット数（ここでは８ビット）のシリアルデータ信号をＤｅｍｕｘ２０３に送信する。つまり、この場合、入力データＤｉｎは１ＧＨｚの周期でサンプリングされる。

１／ｎ（以下、１／８）分周器２０２は、位相調整器２０５が生成した逓倍サンプリングクロックＭＣＬＫ（１ＧＨｚ）を逓倍率の逆数（１／８）で分周して分周クロック（１２５ＭＨｚ）を生成する。またこの周波数（１２５ＭＨｚ）が内部クロック（サンプリングクロックＭａｉｎ ＣＬＫ）となる。

Ｄｅｍｕｘ２０３では、受信回路２０１が出力したシリアルデータ信号および、分周クロック（１２５ＭＨｚ）に基づいて、シリアルデータ信号を８ビットのパラレルデータ信号に変換し、分周クロックに同期して８ビットのパラレルデータ信号Ｄｏｕｔとして出力する。つまりＤｅｍｕｘ２０３からの出力は、Ｄｉｎの１入力に対して逓倍（８倍）のデータ数となる。

それぞれのサンプリング回路１７０において、位相調整器２０５によって位相がシフトした逓倍サンプリングクロックＭＣＬＫ、Ｄｅｍｕｘ２０３の出力であるパラレルデータ信号Ｄｏｕｔ、１／８分周された１２５ＭＨｚの分周クロック（サンプリングクロックＭａｉｎ ＣＬＫ）のいずれも、１ＧＨｚのクロックＲＣＬＫから生成されたものであり、いずれも同じ位相となる。

また、それぞれのサンプリング回路１７０（１７０Ａ～１７０Ｈ）において、位相調整器２０５による位相シフト量（位相変化率）は３６０°／ｎであり、この場合のｎは、受信回路２０１への入力数である。位相調整器２０５は、この入力数またはこの入力数／２（反転回路を使用する場合）に相当する数が必要である。

このような構成により、本実施形態の端数計数手段１７では、以下の式１で示されるサンプリング数（分解能）が得られる。

サンプリング数（分解能）＝
基準クロック（サンプリングクロックＭａｉｎ ＣＬＫ）の逆数／（逓倍手段１７１の数（入力数）×逓倍数） （式１）

具体的に、本実施形態の例では、分解能＝（１／１２５ＭＨｚ）／（８×８）＝１２５ｐｓである。

この結果、図６に示すように、端数計数手段１７においては、サンプリングクロックＭａｉｎ ＣＬＫ（１２５ＭＨｚ、分解能１周期８ｎｓ）を疑似的に（見かけ上）６４逓倍した（１ＧＨｚ、分解能１周期１２５ｐｓ）の逓倍サンプリングクロックＭＣＬＫ１～ＭＣＬＫ８によって入力される端数時間間隔ＴＦ（第１信号および第２信号に基づく信号）を測定でき、高分解能のサンプリングが可能となる。

つまり、図２に示した第１信号の発生に基づく端数時間間隔ＴＦ１（に相当するクロック数）は、この逓倍サンプリングクロックＭＣＬＫ１～ＭＣＬＫ８により計数され、第２信号の発生に基づく端数時間間隔ＴＦ２（に相当するクロック数）は、同様に端数計数手段１７の逓倍サンプリングクロックＭＣＬＫ１～ＭＣＬＫ８により計数される。

計数・変換手段１９では、主時間間隔ＴＭに相当するクロック数と、端数時間間隔ＴＦ１，ＴＦ２に相当するクロック数を演算して時間間隔Ｔを算出する。この例では、時間間隔Ｔ＝主時間間隔ＴＭ＋端数時間間隔ＴＦ１－端数時間間隔ＴＦ２である（図２参照）。また計数・変換手段１９は、算出した時間間隔Ｔをデジタル変換して出力する。

なお、詳細な図示は省略しているが、例えば、位相をシフトさせてサンプリングされたデータ（位相４５°～３１５°の逓倍サンプリングクロックＭＣＬＫ１～ＭＣＬＫ８で取得されたデータ）は例えば、計数・変換手段１９においてサンプリングクロックＭａｉｎ ＣＬＫ（１２５ＭＨｚ）に基づき全て同位相（位相０°）に整えられ（復元され）、整列された（順番の並び替えがなされた）上で演算される。

このように、本実施形態では、基準クロック（サンプリングクロックＭａｉｎ ＣＬＫ）をｍ逓倍（例えば８逓倍）する逓倍サンプリングクロックを発生することが可能な逓倍手段１７１をｎ個(この例では８個)設けることにより、例えば、１２５ＭＨｚ（１周期８ｎｓ）のサンプリングクロックＭａｉｎ ＣＬＫを、見かけ６４逓倍し、１２５ｐｓの逓倍サンプリングクロックにすることができる。これにより、端数時間間隔ＴＦ１，ＴＦ２を高分解能で（高精度に）計数することができ、ＤＵＴの時間計測を行う半導体検査装置に用いて好適な、時間デジタル変換器１０を提供できる。

また、演算手段２０（逓倍手段１７１、位相シフト手段１７２、計数・変換手段１９など）は、ＦＰＧＡで構成可能であるので、ＡＳＩＣアナログ回路設計を必要とすることなく、コストを抑えて高分解能（高精度）化が実現可能となる。また、従来、オシロスコープとＰＣ（パソコン）を使用することで、高精度、高分解能の測定は可能であったが、高速処理には限界があった。本実施形態によれば、演算手段２０をＦＰＧＡで構成可能であるので、高分解能（高精度）化に加えて高速処理も可能となる。

ここで、第１信号発生手段１３が接続する逓倍手段群（逓倍手段１７１Ａ～１７１Ｈ）と第２信号発生手段１４が接続する逓倍手段群（１７１Ｉ～１７１Ｐ）の構成は同様であり、それぞれの逓倍手段群において、同位相の逓倍サンプリングクロックＭＣＬＫを生成する逓倍手段１７１に接続する場合にはそれぞれの配線が等長となっている。

具体的に、第１信号発生手段１３は、逓倍手段１７１Ａ（位相シフト０°）と第１配線ＷＡ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｉ（位相シフト０°）と第２配線ＷＡ２により接続する。そして第１配線ＷＡ１と第２配線ＷＡ２は等長である。ここで、本実施形態において配線が「等長」とは、複数の配線（例えば、第１配線ＷＡ１と第２配線ＷＡ２）が設計上の長さとして等しく、実質的に（略）等しい長さである（設計上の誤差は含む場合があるが意図的に長さを変えていない）ことをいう。

同様に、第１信号発生手段１３は、逓倍手段１７１Ｂ（位相シフト１８０°）と第１配線ＷＢ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｊ（位相シフト１８０°Ｂと第２配線ＷＢ２により接続する。そして第１配線ＷＢ１と第２配線ＷＢ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｃ（位相シフト４５°）と第１配線ＷＣ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｋ（位相シフト４５°）Ｃと第２配線ＷＣ２により接続する。そして第１配線ＷＣ１と第２配線ＷＣ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｄ（位相シフト２２５°）と第１配線ＷＤ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｌ（位相シフト２２５°）と第２配線ＷＤ２により接続する。そして第１配線ＷＤ１と第２配線ＷＤ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｅ（位相シフト９０°）と第１配線ＷＥ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｍ（位相シフト９０°）と第２配線ＷＥ２により接続する。そして第１配線ＷＥ１と第２配線ＷＥ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｆ（位相シフト２７０°）と第１配線ＷＦ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｎ（位相シフト２７０°）Ｆと第２配線ＷＦ２により接続する。そして第１配線ＷＦ１と第２配線ＷＦ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｇ（位相シフト１３５°）と第１配線ＷＧ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｏ（位相シフト１３５°）と第２配線ＷＧ２により接続する。そして第１配線ＷＧ１と第２配線ＷＧ２は等長である。

また、第１信号発生手段１３は、逓倍手段１７１Ｈ（位相シフト３１５°）と第１配線ＷＨ１により接続し、第２信号発生手段１４は、逓倍手段１７１Ｐ（位相シフト３１５°）と第２配線ＷＨ２により接続する。そして第１配線ＷＨ１と第２配線ＷＨ２は等長である。

図７および図８は、第１信号発生手段１３および第２信号発生手段１４から、逓倍手段１７１までの実際の配線の状態を撮影した画像であり、例えば図７（Ａ）が逓倍手段１７１Ａ、１７１Ｉ付近の第１配線ＷＡ１および第２配線ＷＡ２、同図（Ｂ）が逓倍手段１７１Ｂ、１７１Ｊ付近の第１配線ＷＢ１および第２配線ＷＢ２、図８（Ａ）が逓倍手段１７１Ｃ、１７１Ｋ付近の第１配線ＷＣ１および第２配線ＷＣ２、図（Ｂ）が逓倍手段１７１Ｄ、１７１Ｌ付近の第１配線ＷＤ１および第２配線ＷＤ２を示す画像である。なお、既述のとおり逓倍手段１７１Ａ～１７１Ｄ、１７１Ｉ～１７１Ｌは例えばＦＰＧＡに組み込まれている。

このようにすることで、測定開始側の端数時間間隔ＴＦ１と、測定終了側の端数時間間隔ＴＦ２の計数に際し、同位相となる逓倍サンプリングクロックの生成手段（逓倍手段１７１までの配線長が等しくなる。つまり、第１信号発生手段１３が出力する第１信号と、第２信号発生手段１４が出力する第２信号とを契機とする時間測定に際し、配線長の違いによる信号遅延を回避できる。

本実施形態ではサンプリングクロックＭａｉｎ ＣＬＫを見かけ上６４逓倍にすることで、１周期１２５ｐｓのサンプリングが可能である。一方で、測定対象の時間間隔Ｔは、第１信号を契機とするタイミングと第２信号を契機とするタイミングの間の時間であり（２つの信号を用いるため）、第１信号および／または第２信号の入力の遅延は、ピコ秒オーダーの測定において致命的な問題となる。

具体的に、例えば、第１配線ＷＡ１と第２配線ＷＡ２の配線長が異なると、逓倍手段１７１Ａに入力される第１信号および／または第２信号に、意図しないタイミングのずれが生じる（極端な例では、第１信号と第２信号の到達のタイミングが逆転するなど）、正確な時間測定が不可となる。

本実施形態では、同位相の逓倍サンプルクロックを発生する逓倍手段群（１７１Ａ～１７１Ｈ，１７１Ｉ～１７１Ｐ）に対し、第１信号と第２信号が同じ配線長で入力されるため、ハードウェア的にも誤差なく、時間の絶対的な精度を保証することができる。より詳細には、等長配線することで、基準クロックの１周期以下の長さの時間測定が可能となり、時間遅延（時間測定）の誤差を最小分解能以下に抑えることができる。具体的には、基準クロック周波数や逓倍数により変化するが、本実施形態では等長配線することにより、測定誤差を最小分解能である１２５ｐｓ以下（１周期８ｎｓの場合）に抑えることができる。

また、位相シフト手段１７２、計数・変換手段１９は、第１信号発生手段１３と第２信号発生手段１４で共用（同一手段（回路）を使用）するため、装置の小型化、低コスト化に寄与でき、回路の性能ばらつきも回避し、高精度の測定が可能となる。

以上、本実施形態の時間デジタル変換器１０について説明したが、信号発生手段は、単数であってもよい。すなわち１つの信号発生手段の信号（第１信号）の立ち上がりと立下りのタイミングを契機として、両タイミング間の時間を計測するものであってもよい。また、信号発生手段の数は、３以上（例えば、４）であってもよい。

また、上記の実施形態では入力波形が１つである場合を例示したが、入力波形は複数であってもよい。例えば、第１信号は入力波形ａのあるタイミング（例えば、入力電圧ａの５０％になる第１時点ｔ１など）を特定する信号であり、第２信号は入力波形ｂのあるタイミング（例えば、入力電圧ｂの５０％になる第２時点ｔ２など）を特定する信号であり、第１時点ｔ１と第２時点ｔ２の間の時間間隔Ｔを測定するものであってもよい。

また、第１信号および／または第２信号は、立ち上がりを契機とするものであってもよいし、立下りを契機とするものであってもよい。このように、本実施形態は時間の測定方法に依らず、適用可能である。

また、上記の例では第１信号発生手段１３と第２信号発生手段１４が接続する位相シフト手段１７２および計数・変換手段１９などは供用される構成を示したが、位相シフト手段１７２は、第１信号発生手段１３と第２信号発生手段１４のそれぞれに設けられてもよい。

また、上記の実施形態では、計数手段１５は、基準計数手段１６と端数計数手段１７を有し、基準計数手段１６で計数された主時間間隔ＴＭの過不足分として、端数計数手段１７によって端数時間間隔ＴＦを計数する構成を例示した。しかしこれに限らず、計測すべき時間間隔Ｔの全ての期間中の計数を端数計数手段１７によって行う（全期間において高分解能の計数を行う）構成であってもよい。その場合、端数計数手段１７による高感度（高分解能）測定による、第１信号発生手段１３（第２信号発生手段１４も同様）の第１参照電圧Ｖｒｅｆ１付近におけるノイズによる誤動作を防止するため、第１信号発生手段１３の感度を調整すると望ましい。一方、上記実施形態のように、計数手段１５として、基準計数手段１６と端数計数手段１７を併用することにより、ＦＰＧＡの容量の節約が可能となる。

また、例えば入力電圧が０％から上昇する或るタイミング（例えば５０％になるタイミング）と１００％から下降する或るタイミング（例えば５０％になるタイミング）間の周波数をカウントする（周波数カウンタとして使用する）ものであってもよい。

また、上記実施形態では、第１信号発生手段１３に接続する逓倍手段群（逓倍手段１７１Ａ～１７１Ｈ）と、第２信号発生手段１４に接続する逓倍手段群（逓倍手段１７１Ｉ～１７１Ｐ）が異なる逓倍手段群である場合を例示したが、これらは一つの逓倍手段群を共用してもよい。

尚、本発明の時間デジタル変換器１０は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明の時間デジタル変換器は、例えば、半導体検査装置の分野で利用できる。

１０ 時間デジタル変換器
１１ 減衰器
１２ フィルター回路
１３ 第１信号発生手段
１４ 第２信号発生手段
１５ 計数手段
１６ 基準計数手段
１７ 端数計数手段
１９ 演算手段
１７１、１７１Ａ～１７１Ｈ 逓倍手段
１７２、１７２Ａ～１７２Ｈ 位相シフト手段
ＴＦ、ＴＦ１，ＴＦ２ 端数時間間隔
ＴＭ 主時間間隔

本発明は、入力波形における第１時点と第２時点の間の時間間隔を計測する時間デジタル変換器であって、基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、を備え、前記端数計数手段は、前記第１時点の契機となる第１信号を受信する第１逓倍手段群と、前記第２時点の契機となる第２信号を受信する第２逓倍手段群と、位相シフト手段と、を有し、第１逓倍手段群および前記第２逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのｍ逓倍（ｍは２以上の整数）でサンプリングするための信号をそれぞれ生成するｎ個（ｎは２以上の整数）の逓倍手段からなり、前記位相シフト手段は、前記ｎ個の逓倍手段が生成した前記信号のそれぞれの位相を３６０°／ｎずつシフトさせるものである、ことを特徴とする時間デジタル変換器に係るものである。

Claims (8)

1. 入力波形における第１時点と第２時点の間の時間間隔を計測する時間デジタル変換器であって、
   基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、
   前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、
   を備え、
   前記端数計数手段は、
   前記第１時点の契機となる第１信号を受信する第１逓倍手段群と、
   前記第２時点の契機となる第２信号を受信する第２逓倍手段群と、
   位相シフト手段と、を有し、
   第１逓倍手段群および前記第２逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのｍ逓倍（ｍは２以上の整数）でサンプリングするための信号をそれぞれ生成するｎ個（ｎは２以上の整数）の逓倍手段からなる、
   ことを特徴とする時間デジタル変換器。
2. 前記第１信号は、第１配線を介して前記第１逓倍手段群の前記ｎ個の逓倍手段のうちの第１逓倍手段に入力され、
   前記第２信号は、第２配線を介して前記第２逓倍手段群の前記ｎ個の逓倍手段のうちの第１逓倍手段に入力され、
   前記第１配線と前記第２配線は等長である、
   ことを特徴とする請求項１に記載の時間デジタル変換器。
3. 前記第１信号は、第３配線を介して前記第１逓倍手段群の前記ｎ個の逓倍手段のうちの第２逓倍手段に入力され、
   前記第２信号は、第４配線を介して前記第２逓倍手段群の前記ｎ個の逓倍手段のうちの第２逓倍手段に入力され、
   前記第３配線と前記第４配線は等長である、
   ことを特徴とする請求項１または請求項２に記載の時間デジタル変換器。
4. 前記位相シフト手段は、前記ｎ個の逓倍手段が生成した前記信号のそれぞれの位相を３６０°／ｎずつシフトさせるものであり、
   第１逓倍手段群の前記ｎ個の逓倍手段と前記第２逓倍手段群の前記ｎ個の逓倍手段はそれぞれ、前記位相シフト手段による位相シフト量が等しい、
   ことを特徴とする請求項１に記載の時間デジタル変換器。
5. 前記位相シフト量が等しい前記逓倍手段同士が、前記第１信号および前記第２信号の信号発生手段と等長で配線される、
   ことを特徴とする請求項４に記載の時間デジタル変換器。
6. 前記位相シフト手段は、前記第１逓倍手段群および前記第２逓倍手段群で共用される、
   ことを特徴とする請求項４または請求項５に記載の時間デジタル変換器。
7. 前記ｍは８である、
   ことを特徴とする請求項１から請求項６のいずれかに記載の時間デジタル変換器。
8. 前記ｎは８である、
   ことを特徴とする請求項１から請求項７のいずれかに記載の時間デジタル変換器。