JPH08327700A - Ｐｃｍコーデック及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】 短時間でＡ／Ｄ（アナログ／ディジタル）変
換出力部が出力するデータのテストが可能なＰＣＭコー
デック及びそのテスト方法を得る。 【構成】 内部回路１が出力するパラレルデータに、実
動作モードとテスト動作モードとを選択的に切り換える
制御信号に応じて、テスト動作時のみオフセットを加え
て出力するオフセット回路２と、その出力をシリアルデ
ータに変換して出力するＰ／Ｓ（パラレル／シリアル）
変換回路３とをＰＣＭコーデックのＡ／Ｄ変換出力部に
備える。 【効果】 ＰＣＭコーデックをテストするテスタにおい
て、ＰＣＭコーデックが出力するシリアルデータにオフ
セットを加える処理を省くことができ、テスト時間が大
幅に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＣＭコーデックに関
し、特にテスト動作時に要する時間を短縮するＰＣＭコ
ーデック及びそのテスト方法に関する。

【０００２】

【従来の技術】図７は従来のＰＣＭコーデックのチップ
内部のＡ／Ｄ（アナログ／ディジタル）変換出力部の構
成を示すブロック図である。図７中の１はＡ／Ｄ変換器
を主として構成され、そのＡ／Ｄ変換器に基づいてパラ
レルデータを出力する内部回路、３はパラレルデータを
シリアルデータに変換するＰ／Ｓ（パラレル／シリア
ル）変換回路、１０はＰＣＭコーデックのチップ、５は
チップ１０の出力端子である。図７中のチップ１０は主
にＰＣＭコーデックのＡ／Ｄ変換出力部について示して
おり、その他の部分は、説明上必要ないので、省略され
ている。上記パラレルデータの一例として符号ビット
（ＭＳＢ）付き１４ビットのパラレルデータ形式の信号
（以下符号ビット付き１４ｂｉｔパラレルデータと称
す）を用いて説明する。

【０００３】図７に示すように、Ａ／Ｄ変換出力部は、
内部回路１とＰ／Ｓ変換回路３を有する。内部回路１
は、符号ビット付き１４ｂｉｔパラレルデータをＰ／Ｓ
変換回路３へ出力する。Ｐ／Ｓ変換回路３は、符号ビッ
ト付き１４ｂｉｔパラレルデータを符号ビット付き１４
ビットのシリアルデータ形式の信号（以下符号ビット付
き１４ｂｉｔシリアルデータと称す）に変換して出力端
子５に出力する。

【０００４】次に、図７に示すチップ１０のＡ／Ｄ変換
出力部のテスト方法について説明する。まず、図７に示
すチップ１０をテスタに設置する。次に、図８に示す従
来のＡ／Ｄ変換出力部のテストフローチャートに基づい
てテストする。以下、図８のフローチャートの各フロー
について説明する。

【０００５】”テスタの設定”のフローでは、チップ１
０へ入力する電源、クロック信号、データ等やチップ１
０から出力される信号を測定するための条件を、テスタ
のパラメータで設定する。

【０００６】”チップの動作、出力信号取込み”のフロ
ーでは、設定された条件に基づいてチップ１０が動作
し、その時にチップ１０が出力する符号ビット付き１４
ｂｉｔシリアルデータをテスタが備えているパターンメ
モリに取り込む。

【０００７】”測定信号の読み出し”のフローでは、テ
スト結果を算出するために、パターンメモリから符号ビ
ット付き１４ｂｉｔシリアルデータを読み出す。

【０００８】”シリアル／パラレル変換”のフローで
は、パターンメモリから読み出した符号ビット付き１４
ｂｉｔシリアルデータを符号ビット付き１４ｂｉｔパラ
レルデータ（以下テスタ内パラレルデータと称す）に変
換する。

【０００９】”オフセット変換”のフローでは、テスタ
内パラレルデータに以下に述べる符号ビットに応じてオ
フセットを加える。例えば、チップ１０が出力する符号
ビット付き１４ｂｉｔシリアルデータが’−８１９２’
（１０進）の真値であるとき、これを符号ビット付き１
４ｂｉｔのＰＣＭコードのデータ形式で表すと図１０に
示すようになる。

【００１０】ところがテスタはそれに対応するテスタ内
パラレルデータの符号ビット（データの正負）を符号ビ
ットと認識せず、符号ビットを含めた各ビットを全て重
み付けのビットと認識する。例えば、例に挙げた上記の
符号ビット付き１４ｂｉｔシリアルデータは’＋８１９
２’（１０進）と認識する。図１１に符号ビット付き１
４ｂｉｔシリアルデータの真値に対するオフセット変換
前、オフセット変換後のテスタ内パラレルデータのテス
タの認識値を示す。図１１のオフセット変換前の欄に示
すように、オフセット変換前のテスタの認識値は、シリ
アルデータの連続した真値に対して不連続となる。この
ままでは、この不連続が起因して、後述する ”データ
演算、テスト結果算出”のフローで、誤ったテスト結果
を算出する。

【００１１】このためテスタでは正しいテスト結果を算
出するために、テスタ内パラレルデータに符号ビットに
応じてオフセットを加えることで、テスタ内パラレルデ
ータのテスタの認識値を連続的にする。”オフセット変
換”のフローの一例として図９にオフセット変換の詳細
なフローチャートを示す。図９に示すように、テスタが
テスタ内パラレルデータのテスタの認識値を８１９２以
上と認識すれば、その認識値から１６３８４を減算す
る。その結果図１１のオフセット変換後の欄に示すよう
に符号ビット付き１４ｂｉｔシリアルデータの真値とテ
スタ内パラレルデータのテスタの認識値とが連続的な対
応関係になる。

【００１２】”データ演算、テスト結果算出”のフロー
では、オフセット変換後のテスタ内パラレルデータを演
算（フーリエ変換等）し、テスト結果（Ｓ／Ｎ比等）を
算出する。

【００１３】

【発明が解決しようとする課題】しかしながら、テスタ
での演算時間（特に”オフセット変換”のフローの処理
時間）に負荷がかかり、テスト時間が長大になるという
問題点がある。

【００１４】本発明は、このような問題点を解決するた
めになされたものであり、テスト時間を大幅に短縮でき
るＰＣＭコーデック及びそのテスト方法を得ることを目
的とする。

【００１５】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、アナログ／ディジタル変換器を含む内
部回路から出力されるパラレルデータを受けて、前記パ
ラレルデータにオフセットを加えて出力するオフセット
回路と、前記オフセットを加えたパラレルデータを受け
て、それをシリアルデータに変換して外部に出力するパ
ラレル／シリアル変換回路とを備える。

【００１６】本発明の請求項２に係る課題解決手段にお
いて、前記オフセット回路は、前記パラレルデータの符
号ビットと、外部から与えられる実動作モードとテスト
動作モードとを選択的に切り換える制御信号とを受けて
排他的論理和演算して前記パラレル／シリアル変換回路
に出力する回路を備え、前記パラレルデータの符号ビッ
ト以外のビットは、そのまま前記パラレル／シリアル変
換回路に出力する。

【００１７】本発明の請求項３に係る課題解決手段は、
アナログ／ディジタル変換器を含む内部回路から出力さ
れるパラレルデータを受けて、それをシリアルデータに
変換して出力するパラレル／シリアル変換回路と、前記
シリアルデータを受けて、前記シリアルデータにオフセ
ットを加えて外部に出力するオフセット回路とを備え
る。

【００１８】本発明の請求項４に係る課題解決手段にお
いて、前記オフセット回路は、前記シリアルデータと、
外部から与えられる実動作モードとテスト動作モードと
を選択的に切り換える制御信号とを受けて排他的論理和
演算して出力する回路を備える。

【００１９】本発明の請求項５に係る課題解決手段は、
請求項２又は４記載のＰＣＭコーデックのテスト方法で
あって、前記制御信号をテスト動作モードに設定するス
テップと、前記ＰＣＭコーデックの出力信号に対しオフ
セットを加える処理を行うことなく実行するステップと
を備える。

【００２０】

【作用】本発明請求項１記載に係るＰＣＭコーデックで
は、パラレルデータにオフセット回路がオフセットを加
えてパラレル／シリアル変換回路に出力する。

【００２１】本発明請求項２記載に係るＰＣＭコーデッ
クでは、実動作モードを選択した場合（制御信号が”
Ｌ”状態）は、パラレルデータの符号ビットを変換する
ことなくパラレル／シリアル変換回路に出力する。テス
ト動作モードを選択した場合（制御信号が”Ｈ”状態）
は、パラレルデータの符号ビットを反転させることによ
り、オフセットを加えてパラレル／シリアル変換回路に
出力する。

【００２２】本発明請求項３記載に係るＰＣＭコーデッ
クでは、パラレル／シリアル変換回路が出力するシリア
ルデータにオフセット回路がオフセットを加えて出力す
る。

【００２３】本発明請求項４記載に係るＰＣＭコーデッ
クでは、実動作モードを選択した場合（制御信号が常
に”Ｌ”状態）は、パラレル／シリアル変換回路が出力
するシリアルデータを変換することなく出力する。テス
ト動作モードを選択した場合（制御信号がシリアルデー
タの符号ビットの期間のみ”Ｈ”状態）は、パラレル／
シリアル変換回路が出力するシリアルデータの符号ビッ
トを反転させることにより、オフセット回路がオフセッ
トを加えて出力する。

【００２４】本発明請求項５記載に係るＰＣＭコーデッ
クのテスト方法では、テスト動作モードに設定して、オ
フセット回路により、ＰＣＭコーデック内部でパラレル
データ又はシリアルデータにハード的にオフセットを加
える。

【００２５】

【実施例】

｛第１の実施例｝図１は本発明の第１の実施例における
ＰＣＭコーデックのチップ内部のＡ／Ｄ変換出力部の構
成を示すブロック図である。図１中の２はオフセット回
路、６は制御端子、その他の符号は図７中の符号に対応
している。図１中のチップ１０は主にＰＣＭコーデック
のＡ／Ｄ変換出力部について示しており、その他の部分
は、説明上必要ないので、省略されている。

【００２６】本実施例のＰＣＭコーデックのチップ１０
のＡ／Ｄ変換出力部は、図７に示すＡ／Ｄ変換出力部の
内部回路１とＰ／Ｓ変換回路３との間にオフセット回路
２を介在させ、さらに制御端子６からの制御信号をオフ
セット回路２が受ける構成である。その制御信号は、オ
フセット回路２の実動作モードとテスト動作モードとを
選択する信号である。

【００２７】図１に示すＰＣＭコーデックのチップ１０
のＡ／Ｄ変換出力部の動作において、外部からの制御信
号により実動作モードが選択される場合は、オフセット
回路２は内部回路１が出力する符号ビット付き１４ｂｉ
ｔパラレルデータを変換することなくＰ／Ｓ変換回路３
にそのまま出力する。外部からの制御信号によりテスト
動作モードが選択されている場合は、オフセット回路２
は内部回路１が出力する符号ビット付き１４ｂｉｔパラ
レルデータにオフセットを加えてＰ／Ｓ変換回路３に出
力する。

【００２８】図２は図１に示すオフセット回路２の一具
体例を示した図である。図２中の２ａは２入力排他的論
理和回路（ＥＸＯＲ）、ＬＳＢ、ＢＩＴ２〜ＢＩＴ１３
及びＭＳＢは符号ビット付き１４ｂｉｔパラレルデータ
の各ビット、その他の符号は図１中の符号に対応してい
る。

【００２９】オフセット回路２は主としてＥＸＯＲ２ａ
で構成される。ＥＸＯＲ２ａは、内部回路１が出力する
符号ビット付き１４ｂｉｔパラレルデータの符号ビット
と制御端子６に入力される制御信号とが入力され、ＥＸ
ＯＲ２ａの出力をＰ／Ｓ変換回路３に入力する。符号ビ
ット付き１４ｂｉｔパラレルデータの符号ビット以外の
ビット（ＬＳＢ、ＢＩＴ２〜ＢＩＴ１３）はそのまま、
Ｐ／Ｓ変換回路３に入力する。

【００３０】図２に示すＰＣＭコーデックの動作につい
て説明する。実動作時の場合は、制御信号を”Ｌ”状態
にする。この場合は、内部回路１が出力する符号ビット
付き１４ｂｉｔパラレルデータは変化することなくＰ／
Ｓ変換回路３に入力され、Ｐ／Ｓ変換回路３は符号ビッ
ト付き１４ｂｉｔシリアルデータを出力端子５にそのま
ま出力する。

【００３１】次に、テスト動作時の場合は、制御信号
を”Ｈ”状態にする。この場合は、内部回路１から出力
された符号ビットの論理はＥＸＯＲ２ａによって反転し
てＰ／Ｓ変換回路３に入力される。このＥＸＯＲ２ａの
動作により、真値の範囲が−８１９２〜＋８１９１であ
る符号ビット付き１４ｂｉｔパラレルデータは、＋８１
９２のオフセットが加えられ、範囲が０〜１６３８３の
１４ｂｉｔパラレルデータに変換される。次に、Ｐ／Ｓ
変換回路３はオフセット後の１４ｂｉｔパラレルデータ
をシリアルデータに変換して出力端子５に出力する。出
力端子５に出力される１４ｂｉｔシリアルデータの範囲
も０〜１６３８３である。

【００３２】次に図１及び図２に示すＰＣＭコーデック
のＡ／Ｄ変換出力部のテスト方法について説明する。ま
ず、図２に示すＡ／Ｄ変換出力部を有するＰＣＭコーデ
ックのチップ１０をテスタに設置する。

【００３３】次に、図３に示すＡ／Ｄ変換出力部のテス
トフローチャートに基づいてテストする。図３中の各フ
ローは図８中の各フローに対応している。

【００３４】図８のフローチャートに比べて異なる部分
は、”テスタの設定”のフローにおいて、従来と同様の
設定に制御信号を”Ｈ”状態にする設定を加える。ま
た、既に、Ｐ／Ｓ変換回路３が出力した１４ｂｉｔパラ
レルデータはオフセット変換されているいるので、図８
に示す”オフセット変換”のフローが必要ない。

【００３５】また、図８の”データ演算、テスト結果算
出”のフローでは、テスタ内パラレルデータの範囲が−
８１９２〜＋８１９１であるが、図３の”データ演算、
テスト結果算出”のフローでは、テスタ内パラレルデー
タの範囲が０〜１６３８３である。しかし、従来の技術
で述べたように、符号ビット付き１４ｂｉｔパラレルデ
ータの真値とテスタ内パラレルデータのテスタの認識値
とが連続的な対応関係になっているので、従来と同様に
正しいテスト結果を算出できる。

【００３６】本実施例の効果は、ＰＣＭコーデックのチ
ップ１０のテスト時にテスタのテストフローにおける”
オフセット変換”のデータ処理の演算を省くことで、テ
スト時間が大幅に短縮できることである。

【００３７】｛第２の実施例｝図４は本発明の第２の実
施例におけるＰＣＭコーデックのチップ内部のＡ／Ｄ変
換出力部の構成を示すブロック図である。図４中の４は
オフセット回路、６は制御端子、その他の符号は図７中
の符号に対応している。図４中のチップ１０は主にＰＣ
ＭコーデックのＡ／Ｄ変換出力部について示しており、
その他の部分は、説明上必要ないので、省略されてい
る。

【００３８】本実施例のＰＣＭコーデックの構成は、図
４に示すように、図７に示すＰＣＭコーデックのＰ／Ｓ
変換回路３と出力端子５との間にオフセット回路４を介
在させ、さらに制御端子６からの制御信号をオフセット
回路４が受ける構成である。その制御信号は、入力され
るオフセット回路４の実動作モードとテスト動作モード
とを選択する信号である。

【００３９】図４に示すＰＣＭコーデックのチップ１０
のＡ／Ｄ変換出力部の動作において、外部からの制御信
号により実動作モードが選択される場合は、オフセット
回路４はＰ／Ｓ変換回路３が出力する符号ビット付き１
４ｂｉｔシリアルデータを変換することなく出力端子５
にそのまま出力する。外部からの制御信号によりテスト
動作モードが選択されている場合は、オフセット回路４
はＰ／Ｓ変換回路３が出力する符号ビット付き１４ｂｉ
ｔシリアルデータにオフセットを加えて出力端子５に出
力する。

【００４０】図５は図４に示すオフセット回路４の一具
体例を示した図である。図５中の４ａは２入力排他的論
理和回路（ＥＸＯＲ）、ＬＳＢ、ＢＩＴ２〜ＢＩＴ１３
及びＭＳＢは符号ビット付き１４ｂｉｔパラレルデータ
の各ビット、その他の符号は図４中の符号に対応してい
る。

【００４１】オフセット回路４はＥＸＯＲ４ａで構成さ
れる。ＥＸＯＲ４ａは、Ｐ／Ｓ変換回路３が出力する符
号ビット付き１４ｂｉｔシリアルデータと制御端子６に
入力される制御信号とが入力され、ＥＸＯＲ４ａが出力
するオフセット変換後の１４ｂｉｔシリアルデータを出
力端子５に出力する。

【００４２】図５に示すＰＣＭコーデックの動作につい
て説明する。実動作時の場合は、常に制御信号を”Ｌ”
状態にする。この場合は、Ｐ／Ｓ変換回路３が出力する
符号ビット付き１４ｂｉｔシリアルデータは変化するこ
となく出力端子５にそのまま出力される。

【００４３】次に、テスト動作時の場合は、図６のタイ
ミングチャートに示すように、制御信号を、シリアルデ
ータのうち符号ビットの期間のみ”Ｈ”状態になり、そ
の他は”Ｌ”状態となるように設定する。その結果符号
ビット付き１４ｂｉｔシリアルデータの符号ビットの論
理のみが反転し出力される。このＥＸＯＲ４ａの動作に
より、真値の範囲が−８１９２〜＋８１９１である符号
ビット付き１４ｂｉｔシリアルデータは、＋８１９２の
オフセットが加えられ、範囲が０〜１６３８３の１４ｂ
ｉｔシリアルデータに変換され、その１４ｂｉｔパラレ
ルデータは出力端子５に出力される。

【００４４】図４及び図５に示すＰＣＭコーデックのＡ
／Ｄ変換出力部のテスト方法は、第１の実施例と同様で
ある。但し、”テスタの設定”のフローにおける制御信
号を図６のタイミングチャートに示すように設定する。

【００４５】本実施例の効果は、第１の実施例の効果と
同様である。

【００４６】なお、第１及び第２の実施例において、内
部回路１が出力する信号は符号ビット付き１４ｂｉｔパ
ラレルデータの場合であるが、１４以外のビット数でも
適用できる。

【００４７】

【発明の効果】本発明請求項１によると、ＰＣＭコーデ
ックのパラレル／シリアル変換回路の前段にオフセット
回路を備えたことで、テスタのオフセット変換のデータ
処理の演算を省くことができ、テスト時間が大幅に短縮
できるという効果を奏す。

【００４８】本発明請求項２によると、オフセット回路
を実動作モードとテスト動作モードとに選択でき、パラ
レルデータにオフセットを加えるオフセット回路を簡単
な回路で構成できるという効果がある。

【００４９】本発明請求項３によると、ＰＣＭコーデッ
クのパラレル／シリアル変換回路の後段にオフセット回
路を備えたことで、テスタのオフセット変換のデータ処
理の演算を省くことができ、テスト時間が大幅に短縮で
きるという効果を奏す。

【００５０】本発明請求項４によると、オフセット回路
を実動作モードとテスト動作モードとに選択でき、シリ
アルデータにオフセットを加えるオフセット回路を簡単
な回路で構成できるという効果がある。

【００５１】本発明請求項５によると、ハード的にオフ
セットを加えるため、テスタ内でソフト的にオフセット
を加える処理を行う必要がなく、テスト時間が大幅に短
縮できるという効果を奏す。

【図面の簡単な説明】

【図１】 本発明の第１の実施例におけるＰＣＭコーデ
ックのチップ内部のＡ／Ｄ変換出力部の構成を示すブロ
ック図である。

【図２】 本発明の第１の実施例におけるオフセット回
路の一具体例を示す図である。

【図３】 本発明の第１及び第２の実施例におけるＡ／
Ｄ変換出力部のテストフローチャートである。

【図４】 本発明の第２の実施例におけるＰＣＭコーデ
ックのチップ内部のＡ／Ｄ変換出力部の構成を示すブロ
ック図である。

【図５】 本発明の第２の実施例におけるオフセット回
路の一具体例を示す図である。

【図６】 本発明の第２の実施例における制御信号のタ
イミングチャートである。

【図７】 従来のＰＣＭコーデックのチップ内部のＡ／
Ｄ変換出力部の構成を示すブロック図である。

【図８】 従来のＡ／Ｄ変換出力部のテストフローチャ
ートである。

【図９】 オフセット変換の一例を示すフローチャート
である。

【図１０】 ＰＣＭコードのデータ形式を表す図であ
る。

【図１１】 オフセット変換前、オフセット変換後のテ
スタの認識値を示す図である。

【符号の説明】

１ 内部回路、２ オフセット回路、２ａ ＥＸＯＲ、
３ Ｐ／Ｓ変換回路、４ オフセット回路、４ａ ＥＸ
ＯＲ、５ 出力端子、６ 制御端子、１０ チップ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アナログ／ディジタル変換器を含む内部
   回路から出力されるパラレルデータを受けて、前記パラ
   レルデータにオフセットを加えて出力するオフセット回
   路と、 前記オフセットを加えたパラレルデータを受けて、それ
   をシリアルデータに変換して外部に出力するパラレル／
   シリアル変換回路と、を備えたＰＣＭコーデック。
2. 【請求項２】 前記オフセット回路は、 前記パラレルデータの符号ビットと、外部から与えられ
   る実動作モードとテスト動作モードとを選択的に切り換
   える制御信号とを受けて排他的論理和演算して前記パラ
   レル／シリアル変換回路に出力する回路を備え、前記パ
   ラレルデータの符号ビット以外のビットは、そのまま前
   記パラレル／シリアル変換回路に出力する請求項１記載
   のＰＣＭコーデック。
3. 【請求項３】 アナログ／ディジタル変換器を含む内部
   回路から出力されるパラレルデータを受けて、それをシ
   リアルデータに変換して出力するパラレル／シリアル変
   換回路と、 前記シリアルデータを受けて、前記シリアルデータにオ
   フセットを加えて外部に出力するオフセット回路と、を
   備えたＰＣＭコーデック。
4. 【請求項４】 前記オフセット回路は、 前記シリアルデータと、外部から与えられる実動作モー
   ドとテスト動作モードとを選択的に切り換える制御信号
   とを受けて排他的論理和演算して出力する回路を備えた
   請求項３記載のＰＣＭコーデック。
5. 【請求項５】 請求項２又は４記載のＰＣＭコーデック
   のテスト方法であって、 前記制御信号をテスト動作モードに設定するステップ
   と、 前記ＰＣＭコーデックの出力信号に対しオフセットを加
   える処理を行うことなく実行するステップと、を備えた
   ＰＣＭコーデックのテスト方法。