JPH0517604Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は測定器の最大値／最中値検出回路に
係り、更に詳しく言えば、入力信号に対して所定
の測定を行う際、それと並行的に上記入力信号の
最大値もしくは最小値を検出する最大値／最小値
検出回路に関するものである。

〔従来例〕

マイクロコンピユータを備えたデイジタル測定
器においては、一般に、各種の演算が所定のタイ
ミングで順次行われるので、例えば入力信号の最
大値や最小値を検出するため割り込みを多用する
と、他の項目の測定時間が長くなるおそれがあ
る。このような場合にはマイクロコンピユータを
利用しないで最大値や最小値を検出することが望
ましく、その一例として例えば実公昭60−38226
号の最大値計量装置が知られている。

上記従来装置は、例えばパルスに変換された入
力信号の各桁の大きさを、１つの時限カウンタと
比較器にてその前に入力された信号の各桁と大小
比較を行い、その大きい方の値を１つのレジスタ
に記憶させるようにしている。したがつて、時限
カウンタと比較器及びレジスタ等を各桁に設ける
必要が無く、構成部品が少ないという利点があ
る。

〔考案が解決しようとする問題点〕

この考案は上記従来装置より更に部品点数を少
なくするためになされたもので、その目的は、所
定のタイミングでデイジタル変換された入力信号
の各桁とその前に入力した信号の各桁とを、上記
変換タイミングを利用しながら比較器にて比較す
ることにより、特に比較用のカウンタを必要とし
ない簡単な構成の最大値／最小値検出回路を提供
することにある。

〔問題点を解決するための手段〕

この考案の実施例が示されている第１図を参照
すると、測定装置本体１に組み込まれたこの最大
値／最小値検出回路１０は、例えばスイツチS₁，
S₂を含む比較基準データ出力回路１１と、コンパ
レータ１２と、スイツチS₃を有するフリツプフロ
ツプ回路１３及びラツチ信号発生回路１４とから
なる桁制御回路１５と、データラツチ回路１６と
を備えている。

〔作用〕

上記第１図において、例えばスイツチＳ１を最
大値検出側MAXもしくは最小値検出側MINのい
ずれかに設定し、スイツチＳ２を押すと、比較基
準データ出力回路１１から所定の比較基準データ
が初期値としてラツチ回路１６に加えられ、ラツ
チ信号発生回路１４から出力されるラツチ信号に
より上記初期値がラツチ回路１６に保持される。
この保持された初期値は比較基準データＢとして
コンパレータ１２に加えられ、測定装置本体１の
Ａ／Ｄコンバータ３から入力する被測定信号のデ
イジタル変換データ、（以下、「被比較データ」と
いう。）Ａと大小比較がなされる。

ここで例えば最大値検出の場合には、コンパレ
ータ１２から発せられるＡ＞Ｂの比較出力により
桁制御回路１５からデータラツチ回路１６へラツ
チ信号が送出され、比較基準データ出力回路１１
を介してデータラツチ回路１６に加えられた上記
被比較データＡが、先に加えられている初期値と
入れ替つて保持される。この保持された被比較デ
ータＡは、新しい比較基準データＢとしてコンパ
レータ１２へ加えられ、Ａ／Ｄコンバータ３から
入力される次の被比較データＡと比較される。以
下、この動作が繰り返され、データラツチ回路１
６にはＡ／Ｄコンバータ３から入力するデータの
最大値が保持される。最小値検出の場合には、コ
ンパレータ１２から発せられるＡ＜Ｂの比較出力
により桁制御回路１５からデータラツチ回路１６
へラツチ信号が送出され、上記とは逆に被比較デ
ータＡの最小値が保持される。

〔実施例〕

上記最大値／最小値検出回路１０の具体的な構
成の一例が第２図に示されている。この実施例に
おいては、データの桁数は例えば４桁であつて、
被比較データの各桁は４ビツトのBCDコードA₃
ないしA₀で与えられ、比較基準データの各桁も
同様に４ビツトのBCDコードB₃ないしB₀で与え
られるようになつている。これらのデータを、以
下、データＡ、データＢと略称することにする。

第２図において、比較基準データ出力回路１１
は例えばスイツチS₁，S₂とゲート素子からなり、
コンパレータ１２は上記データＡとデータＢが加
わる８つの入力端子A₃ないしA₀及びB₃ないしB₀
と、比較出力Ａ＞Ｂ，Ａ＝Ｂ，Ａ＜Ｂを送出する
３つの端子Ｘ，Ｙ，Ｚを備えている。フリツプフ
ロツプ回路１３は、例えばゲート素子と４つのＤ
形フリツプフロツプ素子F₁ないしF₄及びスイツ
チS₃を有し、ラツチ信号発生回路１４は例えば８
つのゲート素子でなつている。また、データラツ
チ回路１６は、例えば３ステートのＤ形フリツプ
フロツプを用いた４つのレジスタG₃ないしG₀で
なり、それぞれ４ビツトのデータ入力端子D₃な
いしD₀と出力端子Q₃ないしQ₀を備えている。こ
れらの端子も同様に、以下、端子Ｄ及び端子Ｑと
略称する。

ここで、第３図Ａを併せて参照しながら最大値
検出の場合を説明する。まず、Ａ／Ｄコンバータ
３を出力が無い状態にしておいて、例えば比較基
準データ出力回路の１１のスイツチS₁をMAX側
にセツトすると、第３図Ａのロに示されるよう
に、装置内の＋電圧を一方の反転ゲートにて反転
した論理０の電圧が４つのオアゲートを介してそ
れぞれ各レジスタの端子Ｄに加えられる。次に、
スイツチS₂を押すと、例えば他方の反転ゲートに
て反転された論理１の電圧がオアゲートを介して
ラツチ信号発生回路１４の各オアゲートに加えら
れる。これにより、データラツチ回路１６におい
ては、各レジスタのクロツク入力端子CKに論理
１の電圧が加わり、上記比較基準データ出力回路
１１から端子Ｄに加えられていた論理０の電圧
は、第３図Ａのハに示されるように比較基準デー
タ（初期値）としてそれぞれ各レジスタにラツチ
される。この場合、出力制御端子OCにはＡ／Ｄ
コンバータ３から桁信号が加わつていないので、
各レジスタは外部に対してハイインピーダンス状
態になつており、各出力端子Ｑには上記ラツチさ
れている比較基準データが現れない。

ここでＡ／Ｄコンバータ３を作動させると同図
イに示されるようにデイジタル変換された第１回
目の被比較データが発せられ、例えばまず最上位
桁10³の４ビツト被比較データＡがコンパレータ
１２の端子Ａに入力される。それとともに10³の
桁信号もレジスタG₃の端子OCに加えられる。こ
れにより、上記ラツチされていた同図ニに示され
る最上位桁10³の４ビツト比較基準データＢ（初期
値）が端子Ｑを介してコンパレータ１２の端子Ｂ
に加えられ、コンパレータ１２において上記被比
較データＡとの大小比較がなされる。この場合、
例えば10³桁のデータＡが０であるとすると、Ａ
＝Ｂであるから、コンパレータ１２の出力端子Ｙ
からは論理１の比較出力が発せられ、フリツプフ
ロツプF₁のデータ入力端子Ｄに加えられる。

このフリツプフロツプF₁のクロツク入力端子
CKには、例えば上記Ａ／Ｄコンバータ３からア
ナログ信号のデイジタル変換中であることを示す
ビジー信号がオアゲートを介して加えられている
ので、出力端子には上端端子Ｄに入力した論理
１の信号を反転した論理０の信号が現れる。この
論理０の信号は後段のフリツプフロツプF₂ない
しF₄のデータ入力端子Ｄには加えられず、以後
各桁のデータ比較には影響しないようにされてい
る。したがつて、フリツプフロツプ回路１３から
ラツチ信号発生回路１４に対する制御出力は発せ
られず、レジスタG₃にラツチされている10³桁の
比較基準データＢ（初期値）は０のままで、被比
較データＡの０との入れ替えは行われない。な
お、Ａ／Ｄコンバータ３において10³桁から10⁰桁
まで１サイクルのデイジタル変換が終ると、例え
ばその変換終了信号EOCによりフリツプフロツ
プF₁の論理内容はリセツトされるようになつて
いる。

10³桁のデータ比較が終ると、次の10²桁のデー
タ比較が行われる。この場合、同図イに示される
ように、例えば10²桁の被比較データＡが０であ
つたとするとＡ＝Ｂとなり、上記10³桁の比較と
同様になる。よつてレジスタG₂にラツチされて
いる比較基準データＢ（初期値）の０は、同図ホ
に示されるように０のままで変化が無い。

次に、10¹桁のデータ比較が行われる。この場
合、被比較データＡが同図イに示されるように例
えば１であるとすると、Ａ＞Ｂであるからコンパ
レータ１２の出力端子Ｘからは論理１の比較出力
が発せられ、例えばフリツプフロツプF₃のデー
タ入力端子Ｄに加えられる。これにより、その出
力端子にはＤ入力の反転した論理０の信号が現
れ、例えばフリツプフロツプF₄のデータ入力端
子D₁に加えられる。

このフリツプフロツプF₄のクリア端子CLには
例えば装置内の＋電圧が加えられており、そのク
ロツク入力端子CKには、上記Ａ／Ｄコンバータ
３からの桁信号が順次加えられるようになつてい
る。よつてこの10¹桁の比較においては、出力端
子Q₀にはＤ入力の反転した論理１の信号が現れ、
例えばスイツチS₃のMAX側を介してラツチ信号
発生回路１４へ桁制御出力として送出される。

この実施例においては、ラツチ信号発生回路１
４は例えば１つのORゲートとANDゲートからな
るゲートの組を４組備えており、各組はそれぞれ
データラツチ回路１６の対応するレジスタに接続
されている。いま、10¹のデータ比較が行われて
いるとすると、レジスタG₁に接続されているゲ
ート組のANDゲートの一方の入力端子には10¹桁
信号が加えられているから、上記フリツプフロツ
プ回路１３からの制御出力は、この組のORゲー
トを介してレジスタG₁のクロツク入力端子CKへ
ラツチ信号として加えられる。よつて、Ａ／Ｄコ
ンバータ３から比較基準データ出力回路１１のゲ
ート群を経てレジスタG₁の端子Ｄに加えられて
いる10¹桁のデータ１は、上記端子CKに加えられ
たラツチ信号により、第３図Ａのホに示されるよ
うにそれまでラツチされていた比較基準データＢ
（初期値）の０と入れ替り、新しい比較基準デー
タとしてラツチされる。

次に10⁰桁のデータ比較が行われるが、例えば
被比較データＡが同図イに示されるように６であ
るとすると、コンパレータ１２の出力端子Ｘから
はＡ＞Ｂなる論理１の比較出力が発せられ、上記
10¹桁データ比較の場合と同様に、レジスタG₀に
は被比較データＡの６が新しい比較基準データと
してラツチされる。

このようにして、比較基準データＢ（初期値）
の０，０，０，０と第１回目に入力した被比較デ
ータＡ、すなわち０，０，１，６の比較が終る
と、このデータ０，０，１，６が同図ヘに示され
るように新しい比較基準データＢとなり、同図イ
に示される第２回目の被比較データＡ、例えば
０，０，７，６と比較される。この場合、10¹桁
についてはＡ＞Ｂで、10⁰桁についてはＡ＝Ｂで
あるから、次の比較基準データＢはチに示される
ように、０，０，７，６となる。

次に、この比較基準データＢと、同図イに示さ
れる第３回目に入力された被比較データＡ、すな
わち、０，４，２，７との比較が行われる。この
比較動作において、10³桁についてはＡ＝Ｏ，Ｂ
＝０であるからコンパレータ１２の出力端子Ｙか
らはＡ＝Ｂなる論理１の比較出力が発せられ、
10²桁についてはＡ＝４、Ｂ＝０であるから、そ
の出力端子ＸからＡ＞Ｂなる論理１の信号が送出
される。よつて、10³桁と10²桁の比較については
上記第１回目及び第２回目の比較基準データＢに
対する被比較データＡの比較と同様である。

10¹桁についてはＡ＝２、Ｂ＝７であるから、
コンパレータ１２の出力端子ＺからＡ＜Ｂなる論
理１の比較出力が発せられ、例えばフリツプフロ
ツプF₂のデータ入力端子Ｄに加えられる。した
がつてその出力端子には、上記Ｄ入力を反転し
た論理０の信号が現れる。この論理０の信号は、
例えばフリツプフロツプF₄のデータ入力端子D₀
に加えられる。しかしながら、フリツプフロツプ
F₄のクリア端子CLには上記したように＋の電圧
が加えられているので、端子D₀の入力が論理０
であつても出力Q₀のレベルには変化が無く、前
の10²桁のデータ比較の際論理１にされた状態が
保持されている。このため、第3Aのリに示され
るように、被比較データＡの２が比較基準データ
Ｂの７と入れ替つてラツチされる。

すなわち最大値検出の場合には、コンパレータ
１２における上位桁データの比較出力が例えばＡ
＞Ｂであると、以後、下位桁データの比較出力が
Ａ＜Ｂであつてもフリツプフロツプ回路１３の桁
制御出力は論理１のままで変化せず、同図ヌに示
されるように被比較データＡの各桁の値が対応す
るレジスタにラツチされるようになつている。こ
のようにして、第４回目、第５回目と順にデータ
比較が行われる。上記第３図Ａの実施例において
は、例えば第４回目に入力した比較基準データＡ
の値１，１，２，４が最大値として検出されてい
る。

最小値検出の場合には、例えばスイツチS₁とS₃
をMIN側にセツトしてスイツチS₂を押すと、デ
ータラツチ回路１６の各レジスタには比較基準デ
ータＢ（初期値）としてそれぞれ１，１，１，１、
すなわち16進数でＦがラツチされる。ラツチされ
たこれらの初期値はBCDコードとしての数の意
味は持たないが、比較用の指標とみなせば特に不
都合は無い。この最小値検出においては、コンパ
レータ１２のＡ＝Ｂの比較出力は最大値検出の場
合と同様に、フリツプフロツプ回路１３の桁制御
出力には影響を与えない。また、Ａ＞Ｂの比較出
力は最大値検出の場合とは逆に、最終段のフリツ
プフロツプF₄にとつては不感情報となり、Ａ＜
Ｂの比較出力にてその桁とそれ以下の桁の被比較
データＡが、それぞれ比較基準データＢと入れ替
り、対応するレジスタにラツチされるようになつ
ている。第３図Ｂにはその一例が示されている
が、同図の実施例では例えば第４回目に入力した
被比較データＡの０，０，１，６が、最小値とし
て検出されることになる。

上記第１図の最大値／最小値検出回路１０は、
被測定信号の最大値と最小値を個別に切り換え検
出する場合の例であるが、この回路を２組設けれ
ば、最大値と最小値を同時的に検出することもで
きる。なお、上記各ゲート素子群、フリツプフロ
ツプ、レジスタ等は、例えばはん用のIC素子に
置き換えてもよい。

〔効果〕

以上、詳細に説明したように、この考案による
最大値／最小値検出回路は、例えば被測定信号の
最大値もしくは最小値検出用比較基準データの初
期値を送出するとともに、最大値又は最小値の検
出中は被測定信号のデイジタル変換データを比較
基準データとして通過させる比較基準データ出力
回路と、上記データの桁数に対応したレジスタを
有し、上記比較基準データを一時的に保持するデ
ータラツチ回路と、このデータラツチ回路に保持
されている比較基準データと上記被測定信号のデ
イジタル変換データとの大きさを比較し、その比
較出力に関連して上記データラツチ回路に保持さ
れている比較基準データを、上記被測定信号のデ
イジタル変換データ中のより大なるデータもしく
はより小さなデータと入れ替えて保持させる桁制
御回路とを備えている。

したがつてこの考案によれば、時限カウンタ等
を必要としないで被測定信号の最大値又は最小値
を検出することができる。更に、上記各回路を例
えばパツケージ化されたはん用のIC部品に置き
換えると、部品点数の少ない極めて簡素化された
最大値／最小値検出回路を提供することができ
る。

【図面の簡単な説明】

添付図面はいずれもこの考案の実施例に係り、
第１図は測定装置本体に組み込まれた最大値／最
小値検出回路の構成を示すブロツク線図、第２図
はその要部の詳細を示す回路図、第３図Ａ及び第
３図Ｂはそれぞれ最大値検出及び最小値検出にお
けるデータ入れ替えの経過説明図である。 図中、１は測定装置本体、２は信号源、３は
Ａ／Ｄコンバータ、４は測定部、１０は最大値／
最小値検出回路、１１は比較基準データ出力回
路、１２はコンパレータ、１３はフリツプフロツ
プ回路、１４はラツチ信号発生回路、１５は桁制
御回路、１６はデータラツチ回路、S₁ないしS₃は
スイツチ，G₃ないしG₀はレジスタである。

Claims (1)

1. 【実用新案登録請求の範囲】 被測定信号をＡ／Ｄコンバータによりデイジタ
   ル変換し測定部にて所定の測定を行うとともに、
   上記デイジタル変換データから上記被測定信号の
   最大値もしくは最小値を上記測定と並行的に検出
   する測定器の最大値／最小値検出回路において、 該最大値／最小値検出回路は、最大値検出もし
   くは最小値検出の選択スイツチとゲート素子とを
   含み、上記選択スイツチの選択動作に応じ上記ゲ
   ート素子にて所定の初期比較基準データを形成し
   て送出するとともに、被測定信号のデイジタル変
   換データをその後の比較基準データとして上記ゲ
   ート素子より送出する比較基準データ出力回路
   と、 上記デイジタル変換データの桁数に対応する複
   数個のレジスタを有し、上記比較基準データ出力
   回路からの比較基準データをそれぞれ対応する桁
   の上記レジスタに一時的に保持するデータラツチ
   回路と、 該データラツチ回路から与えられる比較基準デ
   ータと上記Ａ／Ｄコンバータから上記ゲート素子
   を介して加えられるデイジタル変換データとの大
   小、または一致をその上位桁から下位桁へ向けて
   順次比較するコンパレータと、 フリツプフロツプ回路とラツチ信号発生回路と
   からなり、上記コンパレータの大小比較出力に関
   連してその比較桁ごとに上記データラツチ回路の
   対応するレジスタヘラツチ信号を発し、該レジス
   タに保持されている比較基準データをそれぞれ最
   大値検出または最小値検出に応じて上記デイジタ
   ル変換データ中のより大なるデータ、もしくはよ
   り小なるデータと入れ替え保持させる桁制御回路
   とを備えていることを特徴とする測定器の最大
   値／最小値検出回路。