CN109143833A - 一种应用于高分辨率时间数字转换器的小数部分测量电路 - Google Patents

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Abstract

本发明涉及一种应用于高分辨率时间数字转换器的小数部分测量电路，包括start信号延迟链、stop信号延迟链、第一层信号采样电路、第二层信号采样电路、组合逻辑层以及独热码译码逻辑；第一层信号采样电路分别与所述start信号延迟链和stop信号延迟链电连接，第二层信号采样电路分别与start信号延迟链和第一层信号采样电路电连接，第二信号采样电路电连接组合层，组合逻辑层电连接独热码译码逻辑。本发明采用差分延时线法技术、两次采样消除亚稳态和毛刺信号方法、产生独热码技术，以及独热码译码技术，能够精准量化出皮秒级别待测时间间隔，为大动态范围高分辨率时间数字转换器提供小数部分的精准测量方案。

Description

一种应用于高分辨率时间数字转换器的小数部分测量电路
技术领域
本发明属于本发明属于激光雷达光信号接收机系统技术领域，涉及一种应用于大动态范围高分辨率时间数字转换器的小数部分测量电路。
背景技术
激光雷达利用激光发射器发出激光照射在被探测的物体上，由目标物反射回的激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化电路得出脉冲的飞行时间信息。脉冲的飞行时间信息本质上表达的就是被探测物体与激光雷达之间的实际距离。因而时间数字转换器的性能直接决定了激光雷达测距的准确性
一般地，高分辨率时间数字转换器TDC在工作过程中，会将测量时间间隔分为整数和分数两部分分开测量,分数部分的测量决定了整个TDC的最高分辨率，在激光雷达中TDC的分辨率决定了可识别的最小距离，制约着激光雷达成像的画面的品质，分辨率不高的TDC可能导致测量的画面一片模糊。
发明内容
本发明的目的是针对时间数字转换器上述的分辨率问题，克服已有技术的不足，提出一种应用于大动态范围高分辨率时间数字转换器的小数部分测量电路，采用了差分延时线法技术、两次采样消除亚稳态和毛刺信号方法、产生独热码技术、以及独热码译码技术，能够精准量化出皮秒级别待测时间间隔，为大动态范围高分辨率时间数字转换器提供小数部分的精准测量方案。本发明要解决的技术问题通过以下技术方案实现：
一种应用于高分辨率时间数字转换器的小数部分测量电路，包括start信号延迟链、stop信号延迟链、第一层信号采样电路、第二层信号采样电路、组合逻辑层以及独热码译码逻辑；其中，
所述第一层信号采样电路分别与所述start信号延迟链和stop信号延迟链电连接，用于对start信号延迟链和stop信号延迟链中的各个节点采样，所述第二层信号采样电路分别与start信号延迟链和第一层信号采样电路电连接，用于延迟一个相位差采样第一层信号采样电路的输出；第二信号采样电路电连接组合逻辑层，所述组合逻辑层电连接独热码译码逻辑，独热码译码逻辑的输出端作为整个电路的输出端。
进一步地，所述start信号延迟链包括N个相互级联的相同的第一延迟单元，所述stop信号延迟链包括N-1个相互级联的相同的第二延迟单元；所述第一层信号采样电路和第二层信号采样电路均包括N个相互级联的相同的D触发器；所述组合逻辑层包括N个相互级联的相同的组合电路；N为大于0的整数。
进一步地，首个第一延迟单元的输入端连接至第一层信号采样电路的首个D触发器的时钟输入端，第一延迟单元的输出端依次分别连接至第一层信号采样电路的下一级D触发器的时钟输入端和第二层信号采样电路的相应级D触发器的时钟输入端。
进一步地，首个第二延迟单元的输入端接连至第一信号采样电路的首个D触发器的数据输入端，第二延迟单元的输出端依次分别连接至相应级D触发器的数据输入端。
进一步地，所述第二层信号采样电路的各D触发器的输出端依次分别连接至组合逻辑层相应级组合电路的输入端。
进一步地，所述组合电路包括反相器和二输入与门，所述反相器的输出端连接至所述二输入与门的一输入端，反相器的输入端连接至第二层信号采样电路的上一级D触发器的输出端，二输入与门的另一输入端连接至第二层信号采样电路相应级级D触发器的输出端。
进一步地，所述第一延迟单元的延迟时间大于第二延迟单元的延迟时间。
与现有技术相比，本发明的有益效果：
(1)在本发明中，通过组合逻辑层能够将第二层信号采样电路的输出码转换为对应的独热码并保持，组合逻辑层的组合逻辑由反相器和二输入与门组成，其第一个输入IN0连接至延迟链前一个节点采样值，第二个输入IN1连接至延迟链当前节点采样值，对于组合电路，只有当IN0为低电平且IN1为高电平时输出才会为高电平，在采样输出变为温度计码之前就能输出正确结果，因此能够快速准确检测输出码的边沿变化。
(2)在本发明中，整个电路采用两层采样电路，第二层信号采样电路电路延迟一个相位差采样第一层信号采样电路电路的输出，能够有效的避免触发器的亚稳态输出和毛刺输出信号干扰，减少后级组合电路的翻转次数，节约动态功耗。
(3)在本发明中，start信号延迟链中延迟单元延迟时间τ0与stop信号延迟链中延迟单元延迟时间τ1不相同，且τ0>τ1，延迟差为τ0-τ1，因此，整个小数测量电路可以达到高至(τ0-τ1)的分辨率。
附图说明
图1为本发明的逻辑关系示意图；
图2本发明的实施示意图；
图3为组合逻辑层中组合电路的电路结构图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
如图1的一种应用于大动态范围高分辨率时间数字转换器的小数部分测量电路，包括start信号延迟链100、stop信号延迟链200、第一层信号采样电路300、第二层信号采样电路400、组合逻辑层500以及独热码译码逻辑600。
start信号延迟链100由第一延迟单元1001、第一延迟单元1002、第一延迟单元1003、第一延迟单元1004等N个相同的延迟时间为τ0单元组成(N为大于0的整数)，在start信号延迟链中，start作为start<0>输出，start连接至第一延迟单元1001输入，第一延迟单元1001输出作为start<1>输出，同时第一延迟单元1001输出连接至第一延迟单元1002输入，第一延迟单元1002输出作为start<2>输出，同时第一延迟单元1002输出连接至第一延迟单元1003输入，第一延迟单元1003输出作为start<3>输出，同时第一延迟单元1003输出连接至第一延迟单元1004输入，第一延迟单元1004输出作为start<4>输出，如此依次直到最后一个第一延迟单元；stop信号延迟链200由第二延迟单元2001、第二延迟单元2002、第二延迟单元2003、第二延迟单元2004等N-1个相同的延迟时间为τ1单元组成，在stop信号延迟链中，stop作为stop<0>输出，stop连接至第二延迟单元2001输入，第二延迟单元2001输出作为stop<1>输出，同时第二延迟单元2001输出连接至第二延迟单元2002输入，第二延迟单元2002输出作为stop<2>输出，同时第二延迟单元2002输出连接至第二延迟单元2003输入，第二延迟单元2003输出作为stop<3>输出，同时第二延迟单元2003输出连接至第二延迟单元2004输入，第二延迟单元2004输出作为stop<4>输出，如此依次串联直到最后一个第二延迟单元。
第一层信号采样电路300由触发器3001、触发器3002、触发器3003、触发器3004等N个相同的D触发器组成；第二层信号采样电路400由触发器4001、触发器4002、触发器4003、触发器4004等N个相同的D触发器组成；组合逻辑层500由组合逻辑5001、组合逻辑5002、组合逻辑5003、组合逻辑5004等N个相同的组合电路组成；组合电路由反相器1001和二输入与门1002组成。
start信号作为start信号延迟链100的输入输出一组N+1个等相位差信号start<0:N>,start信号延迟链100的输出start<0:N>分别对应连接至第一层信号采样电路300和第二层信号采样电路400的时钟输入CLK端，其具体连接关系：start信号延迟链100的start<i>连接至第一层信号采样电路300的触发器3000+i+1的时钟输入CLK端(0＝<i<N,i取整数),start信号延迟链100的start<j>连接至第二层信号采样电路400的触发器4000+j的时钟输入CLK端(0<j<＝N,j取整数)，stop信号延迟链200的stop<i>连接至第一层信号采样电路300的触发器3000+i+1的数据D输入端(0＝<i<N,i取整数)；第一层信号采样电路300的输出连接至第二层信号采样电路400的输入，其具体连接关系为：第一层信号采样电路300的触发器3000+i的输出端连接至第二层信号采样电路400的触发器4000+i的数据输入D端(0<i<N,i取正整数)；第二层信号采样电路400的输出端连接至组合逻辑层500输入端，其具体连接关系为：第二层信号采样电路400的触发器4000+N的数据输出端连接至组合逻辑层500的组合电路5001第一个输入IN0，第二层信号采样电路400的触发器4001的数据输出端连接至组合逻辑层500的组合电路5001第二个输入IN1，第二层信号采样电路400的触发器4000+i的数据输出端连接至组合逻辑层500的组合电路5000+i+1第一个输入IN0，第二层信号采样电路400的触发器4000+i+1的数据输出端连接至组合逻辑层500的组合电路5000+i+1第二个输入IN1(0<i<N,i取正整数)；组合逻辑层500的输出连接至独热码译码逻辑600的输入，独热码译码逻辑600的输出作为整个电路的输出。
本发明一种应用于大动态范围高分辨率时间数字转换器的小数部分测量电路，其工作原理如下：start信号进入慢一点的start信号延迟链100传播、stop信号进入快一点的stop信号延迟链200传播,第一层信号采样电路300分别采样延迟链中各个节点，当stop信号追上并相遇start信号之后，第一层信号采样电路300的输出码会有一个跳变沿，这个输出码进过延迟采样到第二层信号采样电路400的输出，再经过组合逻辑层500转换为独热码，由独热码译码逻辑600的输出到后级。
在图2中，组合逻辑层500的组合电路5000由反相器1001和二输入与门1002组成，其第一个输入IN0连接至延迟链前一个节点采样值，第二个输入IN1连接至延迟链当前节点采样值，对于组合电路，只有当IN0为低电平且IN1为高电平时输出才会为高电平，在采样输出变为温度计码之前就能输出正确结果，因此能够快速准确检测输出码的边沿变化。
在本发明中，整个电路采用两层采样电路，第二层信号采样电路400电路延迟一个相位差采样第一层信号采样电路300电路的输出，能够有效的避免触发器的亚稳态输出和毛刺输出信号干扰，减少后级组合电路的翻转次数，节约动态功耗。同时，在本发明中，start信号延迟链中延迟单元延迟时间τ0与stop信号延迟链中延迟单元延迟时间τ1不相同，且τ0>τ1，延迟差为τ0-τ1，因此，整个小数测量电路可以达到高至(τ0-τ1)的分辨率。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：包括start信号延迟链(100)、stop信号延迟链(200)、第一层信号采样电路(300)、第二层信号采样电路(400)、组合逻辑层(500)以及独热码译码逻辑(600)；其中，
所述第一层信号采样电路(300)分别与所述start信号延迟链和stop信号延迟链电连接，用于对start信号延迟链和stop信号延迟链中的各个节点采样，所述第二层信号采样电路(400)分别与start信号延迟链和第一层信号采样电路(300)电连接，用于延迟一个相位差采样第一层信号采样电路(300)的输出；第二信号采样电路(400)电连接组合逻辑层(500)，所述组合逻辑层(500)电连接独热码译码逻辑(600)，独热码译码逻辑(600)的输出端作为整个电路的输出端。
2.根据权利要求1所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：所述start信号延迟链包括N个相互级联的相同的第一延迟单元，所述stop信号延迟链包括N-1个相互级联的相同的第二延迟单元；所述第一层信号采样电路(300)和第二层信号采样电路(400)均包括N个相互级联的相同的D触发器；所述组合逻辑层(500)包括N个相互级联的相同的组合电路；N为大于0的整数。
3.根据权利要求2所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：首个第一延迟单元的输入端连接至第一层信号采样电路(300)的首个D触发器的时钟输入端，第一延迟单元的输出端依次分别连接至第一层信号采样电路(300)的下一级D触发器的时钟输入端和第二层信号采样电路(400)的相应级D触发器的时钟输入端。
4.根据权利要求3所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：首个第二延迟单元的输入端接连至第一信号采样电路(300)的首个D触发器的数据输入端，第二延迟单元的输出端依次分别连接至相应级D触发器的数据输入端。
5.根据权利要求4所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：所述第二层信号采样电路(400)的各D触发器的输出端依次分别连接至组合逻辑层(500)相应级组合电路的输入端。
6.根据权利要求5所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：所述组合电路包括反相器(1001)和二输入与门(1002)，所述反相器(1001)的输出端连接至所述二输入与门(1002)的一输入端，反相器(1001)的输入端连接至第二层信号采样电路上一级D触发器的输出端，二输入与门(1002)的另一输入端连接至第二层信号采样电路(400)的相应级D触发器的输出端。
7.根据权利要求1所述的应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：所述第一延迟单元的延迟时间大于第二延迟单元的延迟时间。
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