JP2011038849A - 半導体集積回路 - Google Patents
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Abstract
【課題】ROMデコーダ3におけるトランジスタがオフした場合でのリーク電流を測定する。
【解決手段】半導体集積回路装置はラダー抵抗1とROMデコーダ3とテスト回路5とを具備する。ラダー抵抗1は、直列接続された抵抗RP1〜RP4を有し、直列接続の両端又は複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ROMデコーダ3は、供給されるデータ信号に基づいて、ラダー抵抗1で生成された複数の階調電圧の1つを選択する。テスト回路5は、ROMデコーダ3のリーク電流を測定する。テスト回路5は、切り離し部SW_1〜SW_4と、制御部10とを備える。切り離し部SW_1〜SW_4は、リーク電流の測定時に、両端に異なる電源電圧を供給される直列接続を所定の箇所で切り離し可能である。制御部10は、切り離し部SW_1〜SW_4の各々における切り離しを制御する。
【選択図】図3
【解決手段】半導体集積回路装置はラダー抵抗1とROMデコーダ3とテスト回路5とを具備する。ラダー抵抗1は、直列接続された抵抗RP1〜RP4を有し、直列接続の両端又は複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ROMデコーダ3は、供給されるデータ信号に基づいて、ラダー抵抗1で生成された複数の階調電圧の1つを選択する。テスト回路5は、ROMデコーダ3のリーク電流を測定する。テスト回路5は、切り離し部SW_1〜SW_4と、制御部10とを備える。切り離し部SW_1〜SW_4は、リーク電流の測定時に、両端に異なる電源電圧を供給される直列接続を所定の箇所で切り離し可能である。制御部10は、切り離し部SW_1〜SW_4の各々における切り離しを制御する。
【選択図】図3
Description
本発明は、半導体集積回路に関し、特に表示装置用ドライバーICのデータ処理回路トランジスタのリーク電流を検出する回路に関する。
半導体集積回路は、年々小型化、高機能化が要求され、多大なデータを高速に処理することが求められている。そのため、回路構成は高集積化されており、微小なリーク電流が製品の致命傷となり得る。この微小電流を製品出荷する前にリジェクトすることが生産側の責務であり、そのための回路設計が必要となっている。
そのような半導体集積回路として、例えば、表示装置用ドライバーICのデータ処理回路が知られている。そのデータ処理回路に含まれるROMデコーダのリーク電流の典型的な測定方法を以下に示す。図1は、ROMデコーダのリーク電流の典型的な測定方法を示す模式図である。ここでは、一例として、P型2bit、4階調仕様ROMデコーダのリーク電流の測定方法を示している。(P型)ROMデコーダ103は、マトリックス状に配列された(P型)エンハンスメント型トランジスタ106と(P型)デプレション型トランジスタ107とで構成されている。更に、これらのトランジスタは行方向の直列回路を形成し、その一端はラダー抵抗101の各接続点に接続されている。各列のトランジスタゲートは共通接続され、奇数列にデータ信号DA、DB及び、偶数列にデータ信号の反転信号/DA、/DBが供給される。この信号によって、ラダー抵抗101からの階調電圧を選択する直列回路が1つ選ばれる。ここで選ばれた直列回路に電源121の電圧が供給され、これが他の直列回路の両端にも供給されることで、ROMデコーダ103内のリーク電流を測定することが出来る。
ROMデコーダのリーク電流の測定方法に関連して、特開平11−264855号公報(特許第3186688号公報)に、集積回路装置が開示されている。図2は、特開平11−264855号公報の集積回路装置の構成を示す回路図である。この集積回路装置は、ラダー抵抗(101、102)と、ROMデコーダ(103、104)と、テスト回路(105)とを具備する。ラダー抵抗(101、102)は、所定個数の抵抗(RP、RN)を直列接続し、抵抗(RP、RN)の少なくとも1個の接続点(PP、PN)に補正電源電圧(V1〜V5、V6〜V10)を供給し、全接続点に階調電圧を生成する。ROMデコーダ(103、104)は、データ信号を供給され、ラダー抵抗(101、102)からの階調電圧の1つを選択する。テスト回路(105)は、ROMデコーダ(103、104)のリーク電流を測定する。テスト回路(105)は、リーク電流の測定時に所定個数の各抵抗(RP、RN)を短絡する短絡手段(112、113)を有する。
すなわち、この集積回路装置は、P型ROMデコーダ103及びN型ROMデコーダ104内の各々のリーク電流を測定するとき、以下のような測定方法を実行する。まず、P型ROMデコーダ103内のリーク電流の測定では、ラダー抵抗101内の各分割抵抗RP1〜RP63を、並列接続させた短絡用トランジスタ112で短絡させる。そして、ラダー抵抗101の両端に端子V1、V5からテスト電圧VTPを、電流計を介して供給する。それにより、分割抵抗RP1〜RP63の全接続点PP1〜PP64にテスト電圧が供給される。このとき、集積回路装置内の前段回路からテスト用のデータ信号をP型ROMデコーダ103へ供給することにより、P型ROMデコーダ103のリーク電流が電流計で精度よく測定可能となる。同様に、N型ROMデコーダ104内のリーク電流の測定では、ラダー抵抗101内の各分割抵抗RN1〜RN63を、並列接続させた短絡用トランジスタ113で短絡させる。そして、ラダー抵抗102の両端に端子V6、V10からテスト電圧VTNを、電流計を介して供給する。それにより、分割抵抗RN1〜RN63の全接続点PN1〜PN64にテスト電圧が供給される。このとき、集積回路装置内の前段回路からテスト用のデータ信号をN型ROMデコーダ104へ供給することにより、N型ROMデコーダ104のリーク電流が電流計で精度よく測定可能となる。
関連する技術として、特開平10−213616号公報に液晶駆動用集積回路およびそのテスト方法の技術が開示されている。この液晶駆動用集積回路は、複数個の液晶駆動出力回路と、複数個の液晶駆動出力端子と、テスト制御回路とを具備する。複数個の液晶駆動出力回路は、それぞれ演算増幅回路からなる。複数個の液晶駆動出力端子は、複数個の液晶駆動出力回路の各出力ノードにそれぞれ対応して接続されている。テスト制御回路は、複数個の液晶駆動出力回路を複数個の液晶駆動出力端子の中から隣り合う出力端子を含まないように間欠的に選択された出力端子に対応する一部の液晶駆動出力回路の組み合わせとなるように複数のグループに分け、電流リークテスト時に複数のグループの中の一部のグループを選択してそれに属する複数個の液晶駆動出力回路をそれぞれ高出力インピーダンス状態、一部のグループの液晶駆動出力回路に隣り合う液晶駆動出力回路をそれぞれ一定電圧の出力状態に制御する。
上記の技術では、ROMデコーダ内のリーク電流を、2つ以上の電源を同電圧に設定し、ROMデコーダに繋がるラダー抵抗を介して各階調ラインのリーク電流を測定している。例えば、図1では、ROMデコーダ103内のリーク電流を、2つの電源121と電源122を同電圧に設定し、ROMデコーダに繋がるラダー抵抗101を介して各階調ラインのリーク電流を測定している。また、図2では、例えば、ROMデコーダ103内のリーク電流を、端子V1及び端子V5(2つの電源)を同電圧VTPに設定し、ROMデコーダ103に繋がる短絡用トランジスタ(図2)を介して各階調ラインのリーク電流を測定している。
しかし、このような測定方法では、ROMデコーダを構成するトランジスタのソース−ドレイン間が同電位となってしまう。そのため、トランジスタがオフしている場合におけるソース−ドレイン間のリーク電流が測定できないという問題があった。
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体集積回路は、ラダー抵抗(1)と、ROMデコーダ(3)と、テスト回路(5)とを具備する。ラダー抵抗(1)は、直列接続された複数の抵抗(RP1〜RP4)を有し、直列接続の両端又は直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ROMデコーダ(3)は、供給されるデータ信号に基づいて、ラダー抵抗(1)で生成された複数の階調電圧の1つを選択する。テスト回路(5)は、ROMデコーダ(3)のリーク電流を測定する。テスト回路(5)は、複数の切り離し部(SW_1〜SW_4)と、制御部(10)とを備える。複数の切り離し部(SW_1〜SW_4)は、リーク電流の測定時に、両端に異なる電源電圧を供給される直列接続を所定の箇所で切り離し可能である。制御部(10)は、データ信号に対応して、複数の切り離し部(SW_1〜SW_4)の各々における切り離しを制御する。
本発明の半導体集積回路は、ラダー抵抗(1)における複数の抵抗(RP1〜RP4)を切り離し可能な複数の切り離し部(SW_1〜SW_4)を有している。例えば、この複数の切り離し部(SW_1〜SW_4)のうち、データ信号に対応した一箇所で切り離しを行うことで、当該切り離し部(SW)両側の抵抗(RP)に対応するROMデコーダ(3)の2つの領域に、それぞれ異なる電源電圧を供給することができる。これにより、ROMデコーダ(3)のトランジスタのソース−ドレイン間に異電位を持たせることができる。その結果、トランジスタがオフした場合でのリーク電流を測定することが可能となる。
本発明は、半導体集積回路におけるROMデコーダのテスト方法である。ここで、半導体集積回路(50)は、ラダー抵抗(1)と、ROMデコーダ(3)と、テスト回路(5)とを備える。ラダー抵抗(1)は、直列接続された複数の抵抗(RP1〜RP4)を有し、直列接続の両端又は直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ROMデコーダ(3)は、供給されるデータ信号に基づいて、ラダー抵抗(1)で生成された複数の階調電圧の1つを選択する。テスト回路(5)は、ROMデコーダ(3)のリーク電流を測定する。そして、本テスト方法は、ROMデコーダ(3)にデータ信号を供給するステップと、直列接続の両端に異なる電源電圧を供給するステップと、データ信号に対応して、前記直列接続を所定の一箇所で切り離すステップと、ROMデコーダ(3)のリーク電流を測定するステップとを具備する。
本発明の半導体集積回路におけるROMデコーダのテスト方法では、ラダー抵抗(1)における複数の抵抗(RP1〜RP4)の直列接続を、データ信号に対応した一箇所で切り離しを行う。それにより、当該切り離し箇所の両側の抵抗(RP)に対応するROMデコーダ(3)の2つの領域に、それぞれ異なる電源電圧を供給することができる。これにより、ROMデコーダ(3)のトランジスタのソース−ドレイン間に異電位を持たせることができる。その結果、トランジスタがオフした場合でのリーク電流を測定することが可能となる。
本発明の半導体集積回路装置により、ROMデコーダ(3)におけるトランジスタがオフした場合でのリーク電流を測定することが可能となる。
以下、本発明の半導体集積回路の実施の形態に関して、添付図面を参照して説明する。なお、ここでは、2bit、4階調仕様P型ROMデコーダに関して説明するが、本発明はN型ROMデコーダに対しても同様に適用可能であり、更に多階調の場合にも同様に適用可能である。
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体集積回路の構成について説明する。図3は、本発明の第1の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路50は、ラダー抵抗1と、ROMデコーダ3と、テスト回路5とを具備する。
本発明の第1の実施の形態に係る半導体集積回路の構成について説明する。図3は、本発明の第1の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路50は、ラダー抵抗1と、ROMデコーダ3と、テスト回路5とを具備する。
ラダー抵抗1は、直列接続された複数の抵抗RP1〜RP4を有している。複数の抵抗RP1〜RP4の各々は、直列接続の両端及び隣接する抵抗間にそれぞれ接続点を有している。それらの接続点は、一部を除き、配線に接続されている。すなわち、抵抗RP1と抵抗RP2との間の接続点には配線Aが接続されている。同様に、抵抗RP2と抵抗RP3との間の接続点には配線Bが接続されている。抵抗RP3と抵抗RP4との間の接続点には配線Cが接続されている。抵抗RP4と電源22との間の接続点には配線Dが接続されている。ラダー抵抗1は、直列接続の両端それぞれに供給される異なるγ補正電圧の電圧差を、複数の抵抗RP1〜RP4で抵抗分圧して、複数の接続点の各々に階調電圧を生成する。階調電圧は、それぞれ配線A〜DによりROMデコーダ3へ出力される。なお、γ補正電圧を、更に他の位置に供給しても良い。例えば、抵抗RP2と抵抗RP3との間の位置に、両端に供給されるγ補正電圧の小さい方よりも大きく、大きい方よりも小さいγ補正電圧を供給しても良い。
ROMデコーダ3は、供給されるデータ信号に基づいて、ラダー抵抗1で生成された複数の階調電圧の1つを選択し、例えば、正極出力電圧VPOUTとして出力する。この図では、一例として、P型ROMデコーダ3を示している。P型ROMデコーダ3は、図1に記載のP型ROMデコーダ103と同じ構造に例示される。すなわち、(P型)ROMデコーダ3は、マトリックス配置された(P型)エンハンスメント型トランジスタ6と(P型)デプレッション型トランジスタ7とを含む。各行は、隣接するエンハンスメント型トランジスタ6とデプレッション型トランジスタ7との2個を1対とする複数対によるトランジスタ直列回路を有する。トランジスタ直列回路の各一端は、ラダー抵抗1の各接続点に接続されている。一方、各他端は共通接続され後段の回路(図示されず)に接続される。各列はトランジスタのゲートが共通接続されている。そして、前段の回路(図示されず)から、奇数列にはデータ信号DA、DB、…、偶数列にはデータ信号A、DB、…の反転信号/DA、/DB、…が供給される。
テスト回路5は、ラダー抵抗1を介してROMデコーダ3へ異なる電源電圧を与えて、ROMデコーダ3のリーク電流を測定する。テスト回路5は、複数の切り離しスイッチSW_1〜SW_4と、複数の電源21、22と、制御部10とを備える。
複数の切り離しスイッチSW_1〜SW_4は、制御部10の制御により、リーク電流の測定時に、ラダー抵抗1の直列接続を所定の箇所で切り離し可能である。すなわち、複数の切り離しスイッチSW_1〜SW_4の各々は、ラダー抵抗1における複数の抵抗RPの各々の間に設けられたスイッチであり、トランジスタに例示される。例えば、High(“1”)信号でオフ、Low(“0”)信号でオンとなるPMOSトランジスタである。切り離しスイッチSW_1は、抵抗RP1と抵抗RP2との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_2は、抵抗RP2と抵抗RP3との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_3は、抵抗RP3と抵抗RP3との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_4は、抵抗RP3と抵抗RP4との間に設けられ、両抵抗間の接続を切り離し可能である。
なお、切り離しスイッチSW_4は無くても良い。この場合、制御部10からの切り離しスイッチSW_3、SW_4への出力をOR回路で論理和をとり、切り離しスイッチSW_3へ供給すればよい。
なお、切り離しスイッチSW_4は無くても良い。この場合、制御部10からの切り離しスイッチSW_3、SW_4への出力をOR回路で論理和をとり、切り離しスイッチSW_3へ供給すればよい。
電源21は、リーク電流の測定時に、第1電源電圧を直列接続の抵抗RP1側の端部に電流計(図示されず)を介して供給する。それにより、直列接続の抵抗RP1側の端部だけでなく、切り離しスイッチSW_1〜SW_4の各々で切り離された箇所よりも抵抗RP1側の接続点にも第1電源電圧を供給することができる。一方、電源22は、リーク電流の測定時に、第2電源電圧を直列接続の抵抗RP4側の端部に電流計(図示されず)を介して供給する。それにより、直列接続の抵抗RP4側の端部だけでなく、切り離しスイッチSW_1〜SW_4の各々で切り離された箇所よりも抵抗RP4側の接続点にも第2電源電圧を供給することができる。すなわち、切り離し部SWのいずれかで切り離された箇所を挟んでその両側に、それぞれ異なる第1電源電圧及び第2電源電圧を供給することができる。なお、複数の電源21、22は、テスト回路5に含まれない外部電源を用いても良い。
制御部10は、リーク電流の測定時に、ROMデコーダ3へ供給されるデータ信号に対応して、複数の切り離しスイッチSW_1〜SW_4の各々における切り離しを制御する。すなわち、制御部10は、複数の切り離しスイッチSW_1〜SW_4のいずれか一つを切り離し状態に設定し、他を接続状態に設定する。
なお、リーク電流の測定時以外のときは、ラダー抵抗1の本来の動作のために、複数の切り離しスイッチSW_1〜SW_4を全て接続状態にする。
なお、リーク電流の測定時以外のときは、ラダー抵抗1の本来の動作のために、複数の切り離しスイッチSW_1〜SW_4を全て接続状態にする。
次に、本発明の第1の実施の形態に係る半導体集積回路の動作について説明する。図4A〜図4Dは、本発明の第1の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。図5A〜図5Dは、図4A〜図4Dの場合での半導体集積回路の状態を模式的に示す等価回路図である。図6A〜図6Dは、図4A〜図4Dの場合でのROMデコーダ内での電圧の状態を示す等価回路図である。
図3を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Aに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(1000)を供給する。これにより、切り離しスイッチSW_1のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_2〜SW_4のPMOSトランジスタがオンになり、接続状態となる。その結果、図4Aに示すように、配線Aと配線B〜配線Dとが切り離される。そして、配線Aには、電源21の第1電源電圧が供給される。一方、配線B〜配線Dには、接続状態の切り離しスイッチSW_2〜SW_4を経由して又は直接電源22の第2電源電圧が供給される。
このとき、図5Aに示されるように、ROMデコーダ3へのデータ信号により配線Aに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線B〜配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線B〜配線D側から、配線B〜配線Dへ繋がったトランジスタへ供給される。これにより、配線B〜配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線B〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Aに示されるように、配線Aに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線B〜配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
このとき、図5Aに示されるように、ROMデコーダ3へのデータ信号により配線Aに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線B〜配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線B〜配線D側から、配線B〜配線Dへ繋がったトランジスタへ供給される。これにより、配線B〜配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線B〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Aに示されるように、配線Aに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線B〜配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
同様に、図3を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Bに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0100)を供給する。これにより、切り離しSW_2のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1、SW_3〜SW_4のPMOSトランジスタがオンになり、接続状態となる。その結果、図4Bに示すように、配線A〜配線Bと配線C〜配線Dとが切り離される。そして、配線A〜配線Bには、接続状態の切り離しスイッチSW_1を経由して又は直接電源21の第1電源電圧が供給される。一方、配線C〜配線Dには、接続状態の切り離しスイッチSW_3〜SW_4を経由して又は直接電源22の第2電源電圧が供給される。
このとき、図5Bに示されるように、ROMデコーダ3へのデータ信号により配線Bに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A、配線C〜配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線C〜配線D側から、配線C〜配線Dへ繋がったトランジスタへ供給される。これにより、配線C〜配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線C〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Bに示されるように、配線A〜配線Bに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線C〜配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
このとき、図5Bに示されるように、ROMデコーダ3へのデータ信号により配線Bに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A、配線C〜配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線C〜配線D側から、配線C〜配線Dへ繋がったトランジスタへ供給される。これにより、配線C〜配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線C〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Bに示されるように、配線A〜配線Bに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線C〜配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
同様に、図3を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Cに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0010)を供給する。これにより、切り離しSW_3のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1〜SW2、SW_4のPMOSトランジスタがオンになり、接続状態となる。その結果、図4Cに示すように、配線A〜配線Cと配線Dとが切り離される。そして、配線A〜配線Cには、接続状態の切り離しスイッチSW_1〜SW_2を経由して又は直接電源21の第1電源電圧が供給される。一方、配線Dには、直接電源22の第2電源電圧が供給される。
このとき、図5Cに示されるように、ROMデコーダ3へのデータ信号により配線Cに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A〜配線B、配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線D側から、配線Dへ繋がったトランジスタへ供給される。これにより、配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Cに示されるように、配線A〜配線Cに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
このとき、図5Cに示されるように、ROMデコーダ3へのデータ信号により配線Cに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源21の第1電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A〜配線B、配線Dへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源22の第2電源電圧が反対側である配線D側から、配線Dへ繋がったトランジスタへ供給される。これにより、配線Dに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Cに示されるように、配線A〜配線Cに繋がるトランジスタの直列回路には、第1電源電圧が印加されるのに対して、配線Dに繋がるトランジスタの直列回路には、第1電源電圧とは異なる第2電源電圧が印加されるように、テスト回路5を制御しているからである。
同様に、図3を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、ROMデコーダ3内の配線Dに繋がったトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0001)を供給する。これにより、切り離しSW_4のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1〜SW_3のPMOSトランジスタがオンになり、接続状態となる。その結果、図4Dに示すように、配線A〜配線Cと配線Dとが切り離される。そして、配線A〜配線Cには、接続状態の切り離しスイッチSW_1〜SW_2を経由して又は直接電源21の第1電源電圧が供給される。一方、配線Dには、直接電源22の第2電源電圧が供給される。
このとき、図5Dに示されるように、ROMデコーダ3へのデータ信号により配線Dに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源22の第2電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A〜配線Cへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源21の第1電源電圧が反対側である配線A〜配線C側から、配線A〜配線Cへ繋がったトランジスタへ供給される。これにより、配線A〜配線Cに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線A〜配線Cに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Dに示されるように、配線Dに繋がるトランジスタの直列回路には、第2電源電圧が印加されるのに対して、配線A〜配線Cに繋がるトランジスタの直列回路には、第2電源電圧とは異なる第1電源電圧が印加されるように、テスト回路5を制御しているからである。
このとき、図5Dに示されるように、ROMデコーダ3へのデータ信号により配線Dに繋がったROMデコーダ3内のトランジスタの直列回路が全てオンしているので、電源22の第2電源電圧がこの直列回路を通して、ROMデコーダ3の内部側から配線A〜配線Cへ繋がったROMデコーダ3内のトランジスタへ供給される。一方、電源21の第1電源電圧が反対側である配線A〜配線C側から、配線A〜配線Cへ繋がったトランジスタへ供給される。これにより、配線A〜配線Cに繋がるROMデコーダ3内部のオフしたトランジスタは、ソース−ドレイン間に、第1電源電圧1と第2電源電圧という異なった電源電圧が印加された状態となる。そのため、配線A〜配線Cに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図6Dに示されるように、配線Dに繋がるトランジスタの直列回路には、第2電源電圧が印加されるのに対して、配線A〜配線Cに繋がるトランジスタの直列回路には、第2電源電圧とは異なる第1電源電圧が印加されるように、テスト回路5を制御しているからである。
以上の各プロセスにより、ROMデコーダ3の全てのトランジスタの直列回路(ROMデコーダ3の行)について、第1電源電圧と第2電源電圧という異なる電圧を印加することが可能となる。
図1や図2に記載の技術では、各電源からの電圧が1本のラダー抵抗に印加されるため、ROMデコーダ3内のトランジスタのソース−ドレイン間は常に同電位になってしまう。そのため、そのトランジスタのオフのときのソース−ドレイン間のリーク電流を計測できない。しかし、本発明では、この1本のラダー抵抗を構成する複数の抵抗を2つに分離することで、2つに分離された抵抗群のそれぞれに異なる電源電圧を印加することができる。それにより、これまで測定することが出来ていなかったROMデコーダ3内のトランジスタがオフしたときのソース−ドレイン間のリーク電流を測定することが可能となる。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体集積回路の構成について説明する。図7は、本発明の第2の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路50は、ラダー抵抗1と、ROMデコーダ3と、テスト回路5とを具備する。
本発明の第2の実施の形態に係る半導体集積回路の構成について説明する。図7は、本発明の第2の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路50は、ラダー抵抗1と、ROMデコーダ3と、テスト回路5とを具備する。
本実施の形態では、テスト回路5の構成が第1の実施の形態と異なる。すなわち、テスト回路5は、ラダー抵抗1を介してROMデコーダ3へ異なる電源電圧を与えて、ROMデコーダ3のリーク電流を測定する。テスト回路5は、複数の切り離しスイッチSW_1〜SW_4と、複数の電源21、22と、制御部10と、複数の供給部15−1〜15−4とを備える。
複数の切り離しスイッチSW_1〜SW_4は、制御部10に制御された複数の供給部15−1〜15−4の制御により、リーク電流の測定時に、ラダー抵抗1の直列接続を所定の箇所で切り離し可能である。すなわち、複数の切り離しスイッチSW_1〜SW_4の各々は、ラダー抵抗1における複数の抵抗RPの各々の間に設けられたスイッチであり、トランジスタに例示される。例えば、High(“1”)信号でオフ、Low(“0”)信号でオンとなるPMOSトランジスタである。切り離しスイッチSW_1は、抵抗RP1と抵抗RP2との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_2は、抵抗RP2と抵抗RP3との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_3は、抵抗RP3と抵抗RP3との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチSW_4は、抵抗RP3と抵抗RP4との間に設けられ、両抵抗間の接続を切り離し可能である。
なお、切り離しスイッチSW_4は無くても良い。この場合、供給部15−3、15−4からの切り離しスイッチSW_3、SW_4への出力をOR回路で論理和をとり、切り離しスイッチSW_3へ供給すればよい。
なお、切り離しスイッチSW_4は無くても良い。この場合、供給部15−3、15−4からの切り離しスイッチSW_3、SW_4への出力をOR回路で論理和をとり、切り離しスイッチSW_3へ供給すればよい。
電源21は、リーク電流の測定時に、第1電源電圧を直列接続の抵抗RP1側の端部に電流計(図示されず)を介して供給する。加えて、複数の供給部15−1〜15−4により、切り離しスイッチSW_1〜SW_4の各々で切り離された箇所よりも抵抗RP1側の接続点にも第1電源電圧を供給する。一方、電源22は、リーク電流の測定時に、第2電源電圧を直列接続の抵抗RP4側の端部に電流計(図示されず)を介して供給する。加えて、複数の供給部15−1〜15−4により、切り離しスイッチSW_1〜SW_4の各々で切り離された箇所よりも抵抗RP4側の接続点にも第2電源電圧を供給する。すなわち、切り離し部SWのいずれかで切り離された箇所を挟んでその両側に、それぞれ異なる第1電源電圧及び第2電源電圧を供給することができる。なお、複数の電源21、22は、テスト回路5に含まれない外部電源を用いても良い。
複数の供給部15−1〜15−4は、制御部10の制御により、リーク電流の測定時に、ラダー抵抗1への第1電源電圧及び第2電源電圧の供給を制御する。すなわち、複数の供給部15−1〜15−4の各々は、制御部10の制御信号に基づいて、複数の切り離しスイッチSW_1〜SW_4のオン/オフ、ラダー抵抗1の所定の位置への第1電源電圧及び第2電源電圧の供給を行う。
具体的には、まず、供給部15−1は、第1電源供給スイッチSW_11と、第2電源供給スイッチSW_21とを備える。第1電源供給スイッチSW_11は、電源21の第1電源電圧を、抵抗RP1と切り離しスイッチSW_1との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。第2電源供給スイッチSW_21は、電源22の第2電源電圧を、切り離しスイッチSW_1と抵抗RP2との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。そして、供給部15−1は、制御部10の制御信号をその論理のまま(インバータ×2を介して)切り離しスイッチSW_1に伝達して、オン/オフを制御する。加えて、その制御信号を論理反転させて(インバータ×1を介して)第1電源供給スイッチSW_11に伝達して、オン/オフを制御する。すなわち、第1電源電圧の供給を制御する。更に、その制御信号をその論理のまま第2電源供給スイッチSW_21に伝達して、オン/オフを制御する。すなわち、第2電源電圧の供給を制御する。
同様に、供給部15−2は、第1電源供給スイッチSW_12と、第2電源供給スイッチSW_22とを備える。第1電源供給スイッチSW_12は、電源21の第1電源電圧を、抵抗RP2と切り離しスイッチSW_2との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。第2電源供給スイッチSW_22は、電源22の第2電源電圧を、切り離しスイッチSW_2と抵抗RP3との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。そして、供給部15−2は、制御部10の制御信号をその論理のまま(インバータ×2を介して)切り離しスイッチSW_2に伝達して、オン/オフを制御する。加えて、その制御信号を論理反転させて(インバータ×1を介して)第1電源供給スイッチSW_12に伝達して、オン/オフを制御する。すなわち、第1電源電圧の供給を制御する。更に、その制御信号をその論理のまま第2電源供給スイッチSW_22に伝達して、オン/オフを制御する。すなわち、第2電源電圧の供給を制御する。
同様に、供給部15−3は、第1電源供給スイッチSW_13と、第2電源供給スイッチSW_23とを備える。第1電源供給スイッチSW_13は、電源21の第1電源電圧を、抵抗RP3と切り離しスイッチSW_3との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。第2電源供給スイッチSW_23は、電源22の第2電源電圧を、切り離しスイッチSW_3と抵抗RP4との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。そして、供給部15−3は、制御部10の制御信号をその論理のまま(インバータ×2を介して)切り離しスイッチSW_3に伝達して、オン/オフを制御する。加えて、その制御信号を論理反転させて(インバータ×1を介して)第1電源供給スイッチSW_13に伝達して、オン/オフを制御する。すなわち、第1電源電圧の供給を制御する。更に、その制御信号をその論理のまま第2電源供給スイッチSW_23に伝達して、オン/オフを制御する。すなわち、第2電源電圧の供給を制御する。
同様に、供給部15−4は、第1電源供給スイッチSW_14と、第2電源供給スイッチSW_24とを備える。第1電源供給スイッチSW_14は、電源21の第1電源電圧を、抵抗RP4と切り離しスイッチSW_3との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。第2電源供給スイッチSW_24は、電源22の第2電源電圧を、切り離しスイッチSW_4と抵抗RP4との間に供給する配線の途中に接続され、制御部10の制御信号でオン/オフされる。そして、供給部15−4は、制御部10の制御信号をその論理のまま(インバータ×2を介して)切り離しスイッチSW_4に伝達して、オン/オフを制御する。加えて、その制御信号を論理反転させて(インバータ×1を介して)第1電源供給スイッチSW_14に伝達して、オン/オフを制御する。すなわち、第1電源電圧の供給を制御する。更に、その制御信号をその論理のまま第2電源供給スイッチSW_24に伝達して、オン/オフを制御する。すなわち、第2電源電圧の供給を制御する。
ただし、第1電源供給スイッチSW_11〜SW14の各々は、例えば、High(“1”)信号でオフ、Low(“0”)信号でオンとなるPMOSトランジスタに例示される。第2電源供給スイッチSW_21〜SW24の各々は、例えば、High(“1”)信号でオン、Low(“0”)信号でオフとなるNMOSトランジスタに例示される。
制御部10は、リーク電流の測定時に、供給部15−1〜15−4を制御して、複数の切り離しスイッチSW_1〜SW_4の各々における切り離し、及び、切り離されたラダー抵抗1の一方と他方への第1電源電圧及び第2電源電圧の供給を制御する。すなわち、制御部10は、供給部15−1〜15−4を制御して、複数の切り離しスイッチSW_1〜SW_4のいずれか一つを切り離し状態に設定し、他を接続状態に設定し、切り離された一方の側に第1電源電圧を供給し、他方に第2電源電圧を供給する。
なお、リーク電流の測定時以外のときは、ラダー抵抗1の本来の動作のために、供給部15−1〜15−4を制御して、複数の切り離しスイッチSW_1〜SW_4を全て接続状態、第1電源供給スイッチSW_11〜SW_14、及び、第2電源供給スイッチSW_21〜SW_24を切り離し状態にする。
なお、リーク電流の測定時以外のときは、ラダー抵抗1の本来の動作のために、供給部15−1〜15−4を制御して、複数の切り離しスイッチSW_1〜SW_4を全て接続状態、第1電源供給スイッチSW_11〜SW_14、及び、第2電源供給スイッチSW_21〜SW_24を切り離し状態にする。
なお、ラダー抵抗1、ROMデコーダ3は、第1の実施の形態と同様であるので、その説明を省略する。
次に、本発明の第2の実施の形態に係る半導体集積回路の動作について説明する。図8A〜図8Dは、本発明の第2の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。
図7を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Aに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(1000)を供給する。これにより、切り離しSW_1のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_2〜SW_4のPMOSトランジスタがオンになり、接続状態となる。
また、第1電源供給スイッチSW_11のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_12〜SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_21のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_22〜SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Aに示すように、切り離された切り離しスイッチSW_1を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP1と切り離しスイッチSW_1との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_1と抵抗RP2との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5A及び図6Aの場合と同様にして、配線B〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_11及び第2電源供給スイッチSW_21を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
また、第1電源供給スイッチSW_11のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_12〜SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_21のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_22〜SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Aに示すように、切り離された切り離しスイッチSW_1を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP1と切り離しスイッチSW_1との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_1と抵抗RP2との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5A及び図6Aの場合と同様にして、配線B〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_11及び第2電源供給スイッチSW_21を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
同様に、図7を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Bに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0100)を供給する。これにより、切り離しスイッチSW_2のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1、SW_3〜SW_4のPMOSトランジスタがオンになり、接続状態となる。
また、第1電源供給スイッチSW_12のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11、SW_13〜SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_22のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21、SW_23〜SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Bに示すように、切り離された切り離しスイッチSW_2を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP2と切り離しスイッチSW_2との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_2と抵抗RP3との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5B及び図6Bの場合と同様にして、配線C〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_12及び第2電源供給スイッチSW_22を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
また、第1電源供給スイッチSW_12のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11、SW_13〜SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_22のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21、SW_23〜SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Bに示すように、切り離された切り離しスイッチSW_2を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP2と切り離しスイッチSW_2との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_2と抵抗RP3との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5B及び図6Bの場合と同様にして、配線C〜配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_12及び第2電源供給スイッチSW_22を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
同様に、図7を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Cに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0010)を供給する。これにより、切り離しスイッチSW_3のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1〜SW_2、SW_4のPMOSトランジスタがオンになり、接続状態となる。
また、第1電源供給スイッチSW_13のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11〜SW_12、SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_23のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21〜SW_22、SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Cに示すように、切り離された切り離しスイッチSW_3を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP3と切り離しスイッチSW_3との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_3と抵抗RP4との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5C及び図6Cの場合と同様にして、配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_13及び第2電源供給スイッチSW_23を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
また、第1電源供給スイッチSW_13のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11〜SW_12、SW_14のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_23のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21〜SW_22、SW_24のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Cに示すように、切り離された切り離しスイッチSW_3を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、抵抗RP3と切り離しスイッチSW_3との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、切り離しスイッチSW_3と抵抗RP4との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5C及び図6Cの場合と同様にして、配線Dに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_13及び第2電源供給スイッチSW_23を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
同様に、図7を参照して、前段回路(図示されず)からのROMデコーダ3へのデータ信号により、配線Dに繋がったROMデコーダ3内のトランジスタの直列回路を全てオンにする。これと同時に、制御部10は、切り離しスイッチSW_1〜SW_4に、上記データ信号に対応して、信号(0001)を供給する。これにより、切り離しスイッチSW_4のPMOSトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチSW_1〜SW_3のPMOSトランジスタがオンになり、接続状態となる。
また、第1電源供給スイッチSW_14のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11〜SW_13のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_24のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21〜SW_23のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Dに示すように、切り離された切り離しスイッチSW_4を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、切り離しスイッチSW_4と抵抗RP3との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、抵抗RP4と切り離しスイッチSW_4との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5D及び図6Dの場合と同様にして、配線A〜配線Cに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_14及び第2電源供給スイッチSW_24を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
また、第1電源供給スイッチSW_14のPMOSトランジスタがオンになり、接続状態となる。一方、第1電源供給スイッチSW_11〜SW_13のPMOSトランジスタがオフになり、切り離し状態となる。更に、第2電源供給スイッチSW_24のPMOSトランジスタがオンになり、接続状態となる。一方、第2電源供給スイッチSW_21〜SW_23のPMOSトランジスタがオフになり、切り離し状態となる。
その結果、図8Dに示すように、切り離された切り離しスイッチSW_4を挟んで、一方の側に第1電源電圧が、他方の側に第2電源電圧が供給される。具体的には、ラダー抵抗1の一方の端、及び、切り離しスイッチSW_4と抵抗RP3との間に第1電源電圧が供給される。一方、ラダー抵抗1の他方の端、及び、抵抗RP4と切り離しスイッチSW_4との間に第2電源電圧が供給される。
この場合にも、第1の実施の形態の図5D及び図6Dの場合と同様にして、配線A〜配線Cに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第1の実施の形態の場合と比較して、第1電源供給スイッチSW_14及び第2電源供給スイッチSW_24を経由した第1電源電圧及び第2電源電圧の供給も同時に行われる。そのため、ROMデコーダ3へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。
以上の各プロセスにより、ROMデコーダ3の全てのトランジスタの直列回路(ROMデコーダ3の行)について、第1電源電圧と第2電源電圧という異なる電圧を印加することが可能となる。
本実施の形態でも、第1の実施の形態と同様の効果を得ることが出来る。加えて、ラダー抵抗1の両端部から第1電源電圧及び第2電源電圧を供給するだけでなく、同時に、第1電源供給スイッチSW_11〜SW_14のいずれかを介して第1電源電圧を供給し、第2電源供給スイッチSW_21〜SW_24のいずれかを介して第2電源電圧を供給できる。そのため、ROMデコーダ3へ供給される電圧をより一定の値とすることができ、リーク電流の測定をより正確に行うことが可能となる。
更に、第1の実施の形態では、切り離しスイッチSWがオフの場合、切り離されたラダー抵抗1の一端が回路から切り離されてしまい、可能性としてノイズの発生を起こす原因になることが考えられ得る。しかし、本実施の形態では、切り離されたラダー抵抗1の一端が電源21又は電源22に接続されるため、ノイズの発生を起こす原因とならず、ノイズによる誤動作の発生する可能性を大幅に抑制することが可能となる。
以上、説明した通り、本発明により、今まで測定出来なかったROMデコーダ内のトランジスタがオフした場合でのソース−ドレイン間のリーク電流を測定することが出来る。それにより、半導体集積回路の製品としての品質向上を図ることが可能となる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態の技術は互いに技術的矛盾の発生しない限り、組み合わせて適用可能である。
1 ラダー抵抗
3 ROMデコーダ
5 テスト回路
6 (P型)エンハンスメント型トランジスタ
7 (P型)デプレッション型トランジスタ
10 制御部
15−1〜15−4 供給部
21、22 電源
50 半導体集積回路
101 ラダー抵抗
103 P型ROMデコーダ
104 N型ROMデコーダ
105 テスト回路
106 (P型)エンハンスメント型トランジスタ
107 (P型)デプレッション型トランジスタ
112、113 短絡用トランジスタ
3 ROMデコーダ
5 テスト回路
6 (P型)エンハンスメント型トランジスタ
7 (P型)デプレッション型トランジスタ
10 制御部
15−1〜15−4 供給部
21、22 電源
50 半導体集積回路
101 ラダー抵抗
103 P型ROMデコーダ
104 N型ROMデコーダ
105 テスト回路
106 (P型)エンハンスメント型トランジスタ
107 (P型)デプレッション型トランジスタ
112、113 短絡用トランジスタ
Claims (7)
- 直列接続された複数の抵抗を有し、前記直列接続の両端又は前記直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、前記複数の接続点の各々に階調電圧を生成するラダー抵抗と、
供給されるデータ信号に基づいて、前記ラダー抵抗で生成された前記複数の階調電圧の1つを選択するROMデコーダと、
前記ROMデコーダのリーク電流を測定するテスト回路とを具備し、
前記テスト回路は、
前記リーク電流の測定時に、両端に異なる電源電圧を供給される前記直列接続を所定の箇所で切り離し可能な複数の切り離し部と、
前記データ信号に対応して、前記複数の切り離し部の各々における切り離しを制御する制御部と
を備える
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数の切り離し部の各々は、前記複数の抵抗における隣接する2つの抵抗間ごとに設けられたスイッチである
半導体集積回路。 - 請求項1又は2に記載の半導体集積回路装置において、
前記制御部は、前記リーク電流の測定時に、前記複数の切り離し部のいずれか一箇所を切り離し状態にし、他を接続状態にする
半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記テスト回路は、更に、前記複数の切り離し部に対応して設けられ、前記複数の抵抗のうちの前記切り離し状態にした箇所の両側に接続する抵抗への前記異なる電源電圧の供給を制御する複数の供給部を備える
半導体集積回路。 - 請求項4に記載の半導体集積回路において、
前記複数の供給部の各々は、
前記異なる電源電圧の一方としての第1電源と前記切り離し状態にした箇所との間に設けられた第1供給スイッチと、
前記異なる電源電圧の他方としての第2電源と前記切り離し状態にした箇所との間に設けられた第2供給スイッチと
を含み、
前記制御部は、前記第1供給スイッチ及び前記第2供給スイッチを制御する。
半導体集積回路。 - 請求項1乃至5のいずれか一項に記載の半導体集積回路において、
前記ROMデコーダは、マトリックス配置されたエンハンスメント型トランジスタとデプレッション型トランジスタとを含み、
前記マトリックスの各行は、隣接する前記エンハンスメント型トランジスタと前記デプレッション型トランジスタとの2個を1対とする複数対によるトランジスタ直列回路を有し、
前記トランジスタ直列回路の各一端は、前記ラダー抵抗の前記複数の接続点の各々に接続され、
前記トランジスタ直列回路の各他端は、共通接続され後段回路に接続され、
前記マトリックスの各列は、当該各列に含まれるエンハンスメント型トランジスタ及びデプレッション型トランジスタのゲートが共通接続され、奇数列に前記データ信号及び偶数列に前記データ信号の反転信号が供給される
半導体集積回路。 - 半導体集積回路におけるROMデコーダのテスト方法であって、
ここで、前記半導体集積回路は、
直列接続された複数の抵抗を有し、前記直列接続の両端又は前記直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、前記複数の接続点の各々に階調電圧を生成するラダー抵抗と、
供給されるデータ信号に基づいて、前記ラダー抵抗で生成された前記複数の階調電圧の1つを選択する前記ROMデコーダと、
前記ROMデコーダのリーク電流を測定するテスト回路とを備え、
前記テスト方法は、
前記ROMデコーダにデータ信号を供給するステップと、
前記直列接続の両端に異なる電源電圧を供給するステップと、
前記データ信号に対応して、前記直列接続を所定の一箇所で切り離すステップと、
前記ROMデコーダのリーク電流を測定するステップと
を具備する
半導体集積回路におけるROMデコーダのテスト方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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