JP3812026B2 - 電圧遮断回路及び集積回路試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は基板上に形成された多数の集積回路チップの良否判定試験を行う集積回路試験方法に関し、特にバーンイン用ウェーハにおける集積回路チップに対する試験方法の改良を目的とするものである。
【0002】
近年のコンピュータシステムの高速化及び大容量化の要請に伴い、そのコンピュータシステムを構成する半導体装置の集積度も益々向上され、その動作速度も高速化されている。このような半導体装置ではその初期故障を防止するために潜在的な欠陥を有する製品を除去する試験が行われている。
【0003】
その一方法としてバーンイン装置により電源電圧より若干高い電圧を、当該半導体装置に印加して電圧ストレスを加えることにより、通電エージングを行い、当該半導体装置の潜在的な不良を顕在化させる工程の実施が要望されている。
【0004】
【従来の技術】
上記の要望に沿って開発された従来の技術の一つの例として、特開平3-139842号が知られている。図6は従来の多数の集積回路チップを形成するウェーハの模式図を示し、図7は従来の集積回路チップ単体のブロック図を示す。なお、構成と動作の説明を理解し易くするために、全図を通じて同一部分には同一符号を付してその重複説明を省略する。
【0005】
図6において、1はウェーハ、2はウェーハ1上にRAM等の半導体記憶装置を多数形成した集積回路チップ、3はバーンインのための電圧を各集積回路チップ毎に供給する電源供給領域であって、例えば正電位側のVDD 供給ライン3aとアース電位側のVSS 供給ライン3bとからなる。
【0006】
4aは各集積回路チップ2にVDD 供給ライン3aから電圧を供給するVDD 電源供給線であり、4bは各集積回路チップ2をVSS 供給ライン3bに接続するためのVSS 電源供給線を示し、通常は図示しないスクライブライン(ウェーハ上に設けるチップの分割線)に沿って形成する。
【0007】
これにより電源供給領域3にバーンイン電圧を供給すると、各電源供給線4a、4bを介して各集積回路チップ2にバーンイン電圧が供給される。
図7において、10は電源遮断回路、11は集積回路チップ2の単体に含まれる集積回路であって、製造目的の半導体集積回路そのものを示し、その集積回路単体の内部抵抗R1に相当する抵抗記号で表す。集積回路チップ2の領域内の集積回路11以外の回路及び部品は、集積回路11に対するバーンイン用の電源遮断回路10を構成している。
【0008】
Rはダンピング抵抗、Tr1はスイッチ機能を有する電源制御トランジスタを示し、VDD 電源供給線4aとVSS 電源供給線4bとの間には、ダンピング抵抗Rと電源制御トランジスタTr1と集積回路11とが直列に接続されている。12は制御回路であって、その出力は電源制御トランジスタTr1のゲートに制御信号のHレベルまたはLレベルを印加することにより、同トランジスタTr1はオンまたはオフに駆動される結果、VDD 電源供給線4aから電源VDD がバーンイン電圧として集積回路11に印加、または供給停止される回路構成になっている。
【0009】
次に電源制御トランジスタTr1のゲートに制御信号を与える制御回路12について説明する。図8は従来のバーンイン用集積回路チップの電源遮断回路図を示す。図において、一端がVDD 電源供給線4aに接続されたヒューズF1,F2の他端とVSS 電源供給線4bの間には、図示するようなトランジスタTr2〜Tr5で構成される周知のフリップフロップ回路が接続されている。
【0010】
即ち、トランジスタTr2とTr4はPチャネルMOSトランジスタで構成され、トランジスタTr3とTr5はNチャネルMOSトランジスタで構成されている。また、トランジスタTr4のドレインはコンデンサCを介してVSS 電源供給線4bに接続され、トランジスタTr2のソースがフリップフロップ回路の出力端子として電源制御トランジスタTr1のゲートに接続されている。
【0011】
さて、このようなバーンイン用集積回路チップの電源遮断回路が多数形成された図6に示すウェーハ1では、バーンインに先立って各集積回路チップ2の図7に示す集積回路11に電源短絡等(内部抵抗R1の異常)の有無をテスター等で点検を実施する。そして異常有りの場合は、図8に示すヒューズF1を例えばレーザ光を外部から照射することよって溶断し、異常無しの場合はヒューズF1,F2ともに溶断しない。
【0012】
即ち、いずれのヒューズも溶断しない状態でバーンインを施すために、VDD 電源供給線4aとVSS 電源供給線4bとの間に電源を供給すると、トランジスタTr4のドレインにはコンデンサCが接続されているために、トランジスタTr2のドレイン電圧Vd2はトランジスタTr4のドレイン電圧Vd4より電圧値の上昇が時間的に早い。
【0013】
従って、トランジスタTr2はトランジスタTr4より先にオンされ、フリップフロップ回路の原理に基づき、トランジスタTr2とTr5がオン、トランジスタTr4とTr3がオフとなる結果、フリップフロップ回路の出力はHレベルとなって電源制御トランジスタTr1がオンされ、集積回路11にはVDD 電源供給線4aからダンピング抵抗Rを介してバーンイン電圧が印加される。
【0014】
一方ヒューズF1を溶断した状態でバーンインを開始して、VDD 電源供給線4aとVSS 電源供給線4bとの間に電源を供給すると、トランジスタTr2はオフ状態のままで、トランジスタTr4のドレイン電圧Vd4が上昇してトランジスタTr4とTr3がオンされる。しかし、ヒューズF1が溶断されているため、トランジスタTr2とTr5はオフとなり、フリップフロップ回路の出力はLレベルとなって電源制御トランジスタTr1がオフされ、集積回路11にはVDD 電源供給線4aからの電圧供給は遮断される。
【0015】
これにより集積回路11内での異常短絡電流の発生が防止され、規格外の異常電流発生によるVDD 電源の電圧降下を未然に防止できる。以上に説明した電源遮断回路の他に、NOR回路にトランスファーゲートを複数設けた複雑な自己過電流防止回路を利用する場合もある。
【0016】
【発明が解決しようとする課題】
以上のように、従来の技術では、電源短絡等を起こした集積回路チップを一次試験等で選択し、その情報により外部からレーザ光等を照射してヒューズを溶断したり、或いは、電源短絡を起こした集積回路チップへの電源供給が遮断されるように、図示しない制御回路に外部信号を供給しながらバーンインを実施しなくてはならず、スループットを悪くし、またレーザ冗長装置のような新規設備が必要となり、コストアップに繋がる欠点があった。また、上記のNOR回路を利用する場合でも、1本の外部制御信号を必要としており、コストアップを引起していた。
【0017】
本発明の目的は、集積回路ウェーハ状態でバーンインを行うために、電源短絡等を起こした集積回路チップには、ウェーハの外部から制御操作を加えることなく、自動的に電源供給を遮断可能な制御回路を有する集積回路ウェーハの提供を目的とする。
【0018】
【課題を解決するための手段】
上記の目的を達成するために、請求項1に記載の発明においては、集積回路への電圧供給を停止するための電圧遮断回路であって、前記集積回路内の第1の抵抗と第1のコンデンサとで構成される時定数回路の第1の充電電圧と第2の抵抗と第2のコンデンサとで構成される第2の時定数回路の第2の充電電圧とを比較し、前記比較結果に基づいて該集積回路に電源電圧を供給する経路を遮断することを要旨とした。
また、請求項5に記載の発明においては、高電位電源と低電位電源との間に直列接続されたコンデンサと集積回路との間の第1ノードと該高電位電源との間に接続される第1トランジスタと、前記高電位電源と前記低電位電源間に第2ノードを介して直列接続され、ゲート同士が接続される第2トランジスタと第3トランジスタとを備え、前記第1ノードが、前記第2トランジスタのゲートに接続され、前記第2ノードが、前記第1トランジスタのゲートに接続されることを要旨とした。
更に、請求項7に記載の発明においては、集積回路内の第1抵抗と第1コンデンサとに基づいて発生する第1の充電電圧と第1の抵抗と第コンデンサとに基づいて発生する第2の充電電圧とを比較し、前記第1の充電電圧が大きいときには前記集積回路への電源供給を遮断し、前記第2の充電電圧が大きいときには前記集積回路への電源供給を行ない、前記集積回路を試験することを要旨とした。
【0019】
従って、請求項1、請求項6及び請求項7に記載の発明によれば、従来の電源短絡を発生した集積回路チップの選択検査工程も、基板の外部から制御操作を加える工程も不要になる効果が得られる。
【0020】
本発明は、前記参照時定数回路を構成する抵抗が、トランジスタのソースとドレインとの間の抵抗からなることも要旨とする。
これにより、参照時定数回路の抵抗が必要とする抵抗値の領域が拡大され、かつ製造が容易となる効果が得られる。
【0021】
本発明における電源遮断回路を、電源遮断の機能を有する第2のラッチ回路と、前記集積回路の内部抵抗とコンデンサとを接続してなる時定数回路とから構成し、前記電源遮断回路は、電源供給時に、前記時定数回路を構成するコンデンサの充電電圧値が第2閾値未満のときに、第2のラッチ回路が電源を遮断するものであることを要旨とする。
【0022】
これにより電源供給時に、集積回路の内部抵抗の値に対応して第2のラッチ回路が集積回路に対する電源供給を制御するように構成でき、回路構成を請求項1の構成より簡単にできる効果がある。
【0023】
本発明における電源遮断回路は、前記基板上の前記集積回路チップの形成領域外に設けられていることも要旨とする。これにより、集積回路には余分な回路素子を付加せず小型化に効果がある。
【0024】
本発明における電源遮断回路は、バーンインを実施するウェーハ上に設けられていることも要旨とした。これにより、集積回路にはバーンイン用の余分な回路素子を付加せず小型化に効果がある。
【0025】
【発明の実施の形態】
以下、本発明の実施例を具体的に説明する。図1は本発明の第1実施例の電源遮断回路を示す回路図である。以下図6を参照しながら図1を説明する。
【0026】
この電源遮断回路は、集積回路11の内部抵抗R1にコンデンサC1を直列接続して形成した時定数回路と、その時定数回路と比較するための抵抗R2とコンデンサC2の直列回路からなる参照時定数回路と、電源遮断の機能を有する第1のラッチ回路、即ち、4個のトランジスタTr6〜Tr9で形成したフリップフロップ回路からなり、夫々の回路の両端には VDD電源供給線4aと VSS電源供給線4bを接続して構成されている。
【0027】
スイッチング機能を確実にするために、フリップフロップ回路を形成するトランジスタTr6とTr8には、エンハンストメント型PチャネルMOSトランジスタを用い、トランジスタTr7とTr9には、エンハンストメント型NチャネルMOSトランジスタを用いることが好ましい。そして、集積回路11に対する電源遮断のスイッチング動作はトランジスタTr7が行う回路に構成されている。
【0028】
トランジスタTr6とTr7が直列接続されると共に、トランジスタTr8とTr9が直列接続されている。そしてトランジスタTr6とTr7のゲートはトランジスタTr8のソースに接続されると共に、抵抗R2とコンデンサC2の接続点にも接続されている。同様に、トランジスタTr8とTr9のゲートはトランジスタTr6のソースに接続されると共に、内部抵抗R1とコンデンサC1の接続点にも接続されている。
【0029】
さて、このように形成された集積回路チップ2が多数形成されている例えばウェーハ1の電源供給領域3に、所定のバーンイン用の電圧を供給する。始めに集積回路11が電源短絡を起こしていた場合を考える。この場合、集積回路11の内部抵抗R1は数オーム程度の低抵抗である。そこで、抵抗R2の値をこの値より大きく且つ、集積回路11が正常な場合の内部抵抗R1の値(約数百オーム)より低く設定する。また、コンデンサC2の容量はコンデンサC1と同じ容量にあらかじめ設定する。
【0030】
この設定の結果、CR時定数の関係より、集積回路11が電源短絡している場合には、コンデンサC1の充電電圧、即ちトランジスタTr6のソース電位Vs6の方が、コンデンサC2の充電電圧、即ちトランジスタTr8のソース電位Vs8の方より先に上昇する。逆に、集積回路11が正常な場合には、コンデンサC2の充電電圧、即ちトランジスタTr8のソース電位Vs8の方がC1の充電電圧、即ちトランジスタTr6のソース電位Vs6の方より先に上昇する。
【0031】
従って、集積回路11が電源短絡している場合には、トランジスタTr9がトランジスタTr7よりも先にオンするのでトランジスタTr7のゲートは、トランジスタTr9のソースとドレイン間のスイッチング経路を介して電源VSS に引きずられ、トランジスタTr7はオフに保持される。これにより集積回路11に対するVDD 電源供給線4aからの電源供給のスイッチング回路となるトランジスタTr7のソースとドレイン間の経路は自動的に遮断される。
【0032】
また、集積回路11が電源短絡を起こしていない場合には、逆にトランジスタTr7が先にオンに保持され、トランジスタTr9がオフに保持される結果、VDD 電源供給線4a−集積回路11−トランジスタTr7−VSS 電源供給線4bの経路で電源が集積回路11に自動的に供給される。
【0033】
従って、このような電源遮断回路を例えばバーンイン用ウェーハに搭載すれば、従来の電源短絡を発生した集積回路チップの選択検査工程も、ウェーハの外部から制御操作を加える工程も不要になる効果が得られる。
【0034】
図2は第1実施例の電源遮断回路の動作を示す波形図であって、以下図1を参照しながら説明する。横軸には時間、縦軸にはソース電位(充電電圧)を取り、図1における集積回路11に電源短絡が発生している場合のTr6のソース電位Vs6が、Tr8のソース電位Vs8に対し、電位上昇が先行する状態を示し、時間0においてVDD 電源が印加され、時間t1においてトランジスタTr9がオンとなり、以降トランジスタTr9のドレインに接続されたトランジスタTr7のゲート電位Vs8が降下し、トランジスタTr7がオフになる様子を示す。
【0035】
ここで、図中の第1閾値は、トランジスタTr7がオンとなるソース電位Vs6、又はトランジスタTr9がオンとなるソース電位Vs8のレベルを示す。
即ち、図1の電源遮断回路によれば、従来のように電源短絡を起こした集積回路チップを一次試験等で選択したり、その情報によりフューズを溶断したり、或いは、電源短絡を起こした集積回路チップへの電源供給が遮断されるように、制御回路に外部信号を供給しながらバーンインを実施する必要はなくなり、ウェーハ形成後に直ちにバーインが実施でき、電源短絡を起こした集積回路チップに対する電源供給は自動的に遮断される効果がある。
【0036】
図3は本発明の第2実施例の電源遮断回路を示す回路図であって、図1と異なる点は、図1における抵抗R2をトランジスタTr10 のソースとドレイン間の抵抗に置き換えたものであって、作用動作は同じである。トランジスタTr10 の種類はバイポーラトランジスタでも利用可能であるが、フリップフロップ回路を形成するトランジスタTr6,Tr8と同型のエンハンストメント型PチャネルMOSトランジスタで形成することが製造上好ましい。
【0037】
トランジスタTr10 のドレインをVDD 電源供給線4aに接続し、ソースをコンデンサC2に、ゲートをVss 電源供給線4bに接続して構成する。この場合、トランジスタTr10 のゲートをVss 電源供給線4bに接続しているため、ゲートが完全にオンした時のソースとドレイン間の抵抗値を利用していることになる。なお、ゲートに印加する電圧を可変にする回路を設けるならば、ソースとドレイン間の抵抗値は可変となり、広範囲かつ微細な抵抗値の制御に対応できる効果がある。
【0038】
図4は本発明の第3実施例の電源遮断回路を示す回路図であって、図1と異なる点は、図1における抵抗R2とコンデンサC2の直列回路を削除し、集積回路11とコンデンサC1の直列回路を逆接続とし、且つフリップフロップ回路のトランジスタTr7を削除し、トランジスタTr6のソースをトランジスタTr8のゲート及び集積回路11とコンデンサC1の接続点に接続した第2のラッチ回路に縮小構成した点にある。
【0039】
即ち、3個のトランジスタTr6,Tr8,Tr9で形成したスイッチング機能を有する第2のラッチ回路と、コンデンサC1に集積回路11の内部抵抗R1を直列接続して形成した時定数回路の夫々の両端に VDD電源供給線4aと VSS電源供給線4bを接続して構成されてなり、集積回路11に対する電源供給はトランジスタTr6をスイッチング素子として行う。
【0040】
図5は第3実施例の電源遮断回路の動作を示す波形図であって、以下図4を参照して説明する。横軸に時間、縦軸に図4に示すトランジスタTr6のソース電位Vs6' 、即ち内部抵抗R1の両端電圧を取り、内部抵抗R1が正常な場合と短絡の場合の電位の比較を示す。
【0041】
さて、図4のように形成された電源遮断回路に所定のバーンイン用の電圧を供給して作用を説明する。時間0においてVDD 電源の供給を開始すると、時間t2まではコンデンサC1に充電電流が流れるため、過渡現象により内部抵抗R1の両端電圧、即ち、トランジスタTr6のソース電位Vs6' は一次的に増加する。
【0042】
その後は、集積回路11の内部抵抗R1の値とトランジスタTr6のオン抵抗の分圧比でトランジスタTr6のソース電位Vs6' が定まる。始めに集積回路11が電源短絡を起こしていた場合を考える。この場合、集積回路11の内部抵抗R1は数オーム程度の低抵抗である。これに対しトランジスタTr6のオン抵抗は数百オームであるから、トランジスタTr6のソース電位Vs6' はVSS 電位に近づく。
【0043】
ここで図中の第2閾値は、トランジスタTr6のソース電位Vs6' がこのレベル以上でオン動作、このレベル未満でオフ動作となるレベルを示す。
従って、電源供給の直後はコンデンサC1を充電する過渡現象のためにソース電位Vs6' は急激に立ち上がる結果、第2閾値以上のレベルとなり、始めはトランジスタTr9がオンしていたが、充電の収斂と共にソース電位Vs6' は降下し、時間t3以後において第2閾値未満となるため、トランジスタTr9はオフとなる。従って、トランジスタTr9のドレイン電位はHレベルとなり、トランジスタTr6がオフとなる。これによりソース電位Vs6' はLレベルに保持され、電源短絡を起こしている集積回路11には VDD電源供給線4aからトランジスタTr6を介しての電源供給が遮断される。
【0044】
次に、集積回路11が電源短絡を起こしていない場合を考える。この場合もコンデンサC1の作用により始めはトランジスタTr6のソース電位Vs6' は一次的に増加する。その後も集積回路11の正常な内部抵抗R1の抵抗値よりトランジスタTr6のオン抵抗値を予め低く設定しておくことによりトランジスタTr6のソース電位Vs6' は第2閾値より上位のHレベルを保持できる。従って、トランジスタTr9とトランジスタTr6がオンを持続することにより、正常な集積回路11には VDD電源供給線4aからの電源がトランジスタTr6を介して供給される。
【0045】
従来のバーンイン用の集積回路ウェーハは、図7に示すように集積回路チップ2の領域内に電源遮断回路10が形成されていた。これはユーザにとって不要な存在であり、小型化を阻害する要因にもなる。従って、この電源遮断回路10を集積回路チップ2の領域外の例えばスクライブラインに沿った領域に設けることにより集積回路11の小型化が可能となる効果がある。
【0046】
以上の説明はウェーハ上に形成された多数の集積回路チップに対する試験方法の適用について説明したが、ウェーハ上に形成された集積回路チップに限定されるものではなく、通常の基板上に形成された多数の集積回路チップに容易に適用可能であることはいうまでもない。
【0047】
【発明の効果】
以上説明したように本発明によれば、基板上に形成された複数の集積回路に試験、例えばバーンインを実施する上で、電源供給線から電源を供給する際に、電源短絡を起こしているチップの電源供給を遮断する為の特別な操作(ヒューズ溶断や制御信号を外部から入れることでバーンイン用の電源供給線から分離する工程)を実施しなくても、その基板自体が自動的に電源供給を遮断することができる。
【0048】
また、レーザ装置のような冗長設備も不要で、且つ外部から電源遮断回路に対する制御操作も不要となり、極めて簡素な装置システムで基板のバーンインを実施でき、スループットの向上やコスト削減を図ることのできる効果がある。
【図面の簡単な説明】
【図1】 本発明の第1実施例の電源遮断回路を示す回路図、
【図2】 第1実施例の電源遮断回路の動作を示す波形図、
【図3】 本発明の第2実施例の電源遮断回路を示す回路図、
【図4】 本発明の第3実施例の電源遮断回路を示す回路図、
【図5】 第3実施例の電源遮断回路の動作を示す波形図、
【図6】 従来の多数の集積回路チップを形成するウェーハの模式図、
【図7】 従来の集積回路チップ単体のブロック図、
【図8】 従来のバーンイン用集積回路チップの電源遮断回路図、
【符号の説明】
1:ウェーハ
2:集積回路チップ
4:電源供給線
4a:VDD 電源供給線
4b:VSS 電源供給線
11:集積回路
12:制御回路
C1,C2:コンデンサ
R1:内部抵抗
R2:抵抗
Tr6〜Tr10 :トランジスタ
Vs6,Vs6' :トランジスタTr6のソース電位
Vs8:トランジスタTr8のソース電位
Claims (7)
- 集積回路への電圧供給を停止するための電圧遮断回路であって、
前記集積回路内の第1の抵抗と前記電圧遮断回路内の第1のコンデンサとで構成される時定数回路の第1の充電電圧と前記電圧遮断回路内の第2の抵抗と前記電圧遮断回路内の第2のコンデンサとで構成される第2の時定数回路の第2の充電電圧とを比較し、
前記比較結果に基づいて該集積回路に電源電圧を供給する経路を遮断することを特徴とする電圧遮断回路。 - 前記第1の充電電圧が前記第2の充電電圧よりも大きいときに、前記経路を遮断することを特徴とする請求項1に記載の電圧遮断回路。
- 高電位電源と低電位電源との間に第1ノードを介して直列接続され、ゲート同士が接続される第1トランジスタと第2トランジスタと、
前記高電位電源と前記低電位電源間に第2ノードを介して直列接続され、ゲート同士が接続される第3トランジスタと第4トランジスタと、を備え、
前記第1ノードが、前記第3トランジスタのゲートに接続されるともに、集積回路の第1の抵抗と第1のコンデンサとが接続される第3ノードに接続され、
前記第2ノードが、前記第1トランジスタのゲートに接続されるとともに、第2の抵抗と第2のコンデンサとが接続される第4ノードに接続されること
を特徴とする電圧遮断回路。 - 前記第1ノードの電位が前記第2ノードの電位よりも高いときに、前記集積回路への電源供給を遮断することを特徴とする請求項3に記載の電圧遮断回路。
- 高電位電源と低電位電源との間に直列接続されたコンデンサと集積回路との間の第1ノードと該高電位電源との間に接続される第1トランジスタと、
前記高電位電源と前記低電位電源間に第2ノードを介して直列接続され、ゲート同士が接続される第2トランジスタと第3トランジスタと、を備え、
前記第1ノードが、前記第2トランジスタのゲートに接続され、
前記第2ノードが、前記第1トランジスタのゲートに接続されること
を特徴とする電圧遮断回路。 - バーンイン試験を行なうウエハ上に設けられていることを特徴とする請求項1、請求項2、請求項3、請求項4又は請求項5に記載の電圧遮断回路。
- 集積回路内の第1の抵抗と電圧遮断回路内の第1のコンデンサとに基づいて発生する第1の充電電圧と電圧遮断回路内の第2の抵抗と電圧遮断回路内の第2のコンデンサとに基づいて発生する第2の充電電圧とを比較し、
前記第1の充電電圧が大きいときには前記集積回路への電源供給を遮断し、
前記第2の充電電圧が大きいときには前記集積回路への電源供給を行ない、
前記集積回路を試験すること、
を特徴とする集積回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00782197A JP3812026B2 (ja) | 1997-01-20 | 1997-01-20 | 電圧遮断回路及び集積回路試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00782197A JP3812026B2 (ja) | 1997-01-20 | 1997-01-20 | 電圧遮断回路及び集積回路試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10206489A JPH10206489A (ja) | 1998-08-07 |
JP3812026B2 true JP3812026B2 (ja) | 2006-08-23 |
Family
ID=11676269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00782197A Expired - Fee Related JP3812026B2 (ja) | 1997-01-20 | 1997-01-20 | 電圧遮断回路及び集積回路試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3812026B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10329856A1 (de) * | 2003-07-02 | 2005-02-03 | Micronas Gmbh | Verfahren und Vorrichtung zur Ermittlung des Verhältnisses zwischen einer RC-Zeitkonstante in einer integrierten Schaltung und einem Sollwert |
-
1997
- 1997-01-20 JP JP00782197A patent/JP3812026B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10206489A (ja) | 1998-08-07 |
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R150 | Certificate of patent or registration of utility model |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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