JPH03139842A - 集積回路ウェハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 集積回路ウェハ上に形成された多数の集積回路チップを
集積回路ウェハ状態でバーンインを行なうウェハバーン
インに関し、 集積回路ウェハ状態でバーンインを行なうために集積回
路ウェハ上に形成される電源供給領域とバーンイン装置
からバーンイン電圧を供給するためのビンとの位置合わ
せ精度を緩和することを目的とし、 多数の集積回路チップが形成される集積回路ウェハであ
って、その集積回路ウェハの所望の箇所にバーンインの
ための電圧が印加される電源供給領域を形成するととも
に、該電源供給領域と各集積回路チップとをそれぞれ電
源配線で接続し、前記各集積回路チップは電源配線と内
部回路との間にダンピング抵抗を介在させ、前記各集積
回路チップは電源配線と内部回路との間にダンピング抵
抗と制御回路によりオンあるいはオフ動作する電源制御
トランジスタを介在させて構成する。

［産業上の利用分野］ この発明はウェハ上に形成された多数の集積回路チップ
を集積回路ウェハ状態でバーンインを行なうウェハバー
ンインまたはウェハスケール集積回路のバーンインに関
するものである。

近年のコンピュータシステムの高速化及び大容量化の要
請にともない、そのコンピュータシステムを構成する半
導体装置の集積度も益々向上され、その動作速度も高速
化されている。このような半導体装置ではその初期故障
を防止するために潜在的な欠陥を有する製品を除去する
スクリーニング試験が行なわれ、その一方法としてバー
ンイン装置により電源電圧より若干高い電圧を当該半導
体装置に印加して電圧ストレスを加えることにより、当
該半導体装置の潜在的な不良を顕在化させる方法が実施
されている。

［従来の技術］ 従来のバーンインでは集積回路ウェハ上に多数形成され
たウェハをダイシングして集積回路チップを形成し、そ
の集積回路チップをパーツケージングした後に各パッケ
ージ毎にそれぞれ行なわれている。

［発明が解決しようとする課題］ 近年、半導体装置をパッケージングすることなく集積回
路チップ状態で取引きされるシリコンファンドリー市場
が形成され、あるいは−枚の集積回路ウェハをダイシン
グすることなくメモリとして使用するウェハメモリが実
用化され、集積回路ウェハ上に形成された半導体装置を
ダイシングすることなくバーンインを施ずことが要請さ
れている。また、従来のバーンイン方法においてもその
効率を上げるためにダイシングする前の集積回路ウェハ
状態でバーンインを施すことが必要となっている。

ところが、集積回路ウェハ状態でバーンインを行なうに
はウェハ上の各集積回路チップにそれぞれ形成されたパ
ッドにバーンイン電圧を供給するためのピンを接触させ
る必要がある。従って、ウェハ上の多数の集積回路チッ
プに対し同時にパンインを施すにはバーンイン装置に多
数のピンを設ける必要があるとともに、各ピンを確実に
各パッドに接触させるにはそのパッドとピンとの高い位
置合わせ精度が要求されるという問題点がある。

この発明の目的は、集積回路ウェハ状態でバーンインを
行なうために集積回路ウェハ上に形成される電源供給領
域とバーンイン装置からバーンイン電圧を供給するため
のピンとの位置合わせに高い精度を要求されることのな
い集積回路ウェハの構造を提供するにある。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。すなわち、第一の
発明は多数の集積回路チップ３を形成するウェハ１には
所望の箇所にバーンインのための電圧を印加する電圧供
給領域１３を形成するとともに、該電圧供給領域１３と
各集積回路チップ３とをそれぞれ電源配線６ａ、６ｂで
接続する構成であり、第二の発明は前記第一の発明の構
成に加えて各集積回路チップ３の電源配線６ａ、６ｂと
内部回路１１との間にダンピング抵抗Ｒを介在させた構
成であり、第三の発明は前記第一の発明の構成に加えて
各集積回路チップ３の電源配線６　ａ　＋６ｂと内部回
路１１との間にダンピング抵抗Ｒと制御回路１２により
オンあるいはオフ動作する電源制御トランジスタＴｒｉ
を介在させている。

［作用］ 第一の発明では電圧供給領域１３にバーンイン電圧を供
給すると電源配線６ａ、６ｂを介して各集積回路チップ
３にバーンイン電圧が供給され、第二の発明では内部回
路１１内の電源間短絡による短絡電流がダンピング抵抗
により抑制され、第三の発明では内部回路１１内の電源
間短絡による短絡電流は制御口ｖ＠１２で電源制御トラ
ンジスタ１゛「１をオフさせることにより確実に遮断さ
れる。

［実施例］ 以下、まず第一の発明をＲＡＭ等の半導体記憶装置を多
数形成した集積回路ウェハに具体化した第一の実施例を
第２図及び第３図に従って説明する。第２図に示すウェ
ハ１のチップ形成領域２上には多数の集積回路チップ３
がスクライブライン４に沿って形成され、そのチップ形
成領域２の上部及び下部にはバーンイン電圧を供給する
ための電源供給領域５ａ、５ｂが形成されている。すな
わち、電源供給領域５ａ、５ｂはそれぞれ集積回路チッ
プ４個分の面積を占有し、一方の電源供給領域５ａには
バーンイン装置から通常の電源電圧より若干高い電源電
圧Ｖｃｃを供給し、他方の電源供給領域５ｂには電源電
圧Ｖｓｓを供給可能となっている。

第３図に示すように、チップ領域２内の各集積回路チッ
プ３はスクライブライン４上に形成された配線６ａで電
源供給領域５ａとそれぞれ接続され、同じくスクライブ
ライン４上に形成された配線６ｂで電源供給領域５ｂと
それぞれ接続されている。

このように形成されたウェハ１ではバーンイン装置のビ
ンを電源供給領域５ａ、５ｂにそれぞれ接触させ、電源
供給領域５ａに電源Ｖｃｃを供給し、電源供給領域５ｂ
に電源Ｖｓｓを供給すると、各集積回路チップ３に電圧
ストレスが加えられる。なお、各集積回路チップ３は電
源を供給することにより内部回路の各アドレスを順次選
択するセルフテスト機能を備えたものである。

従って、このウェハ１ではその上下に広い面積の電源供
給領域５ａ、５ｂが設けられているので、電源Ｖｃｃ、
　Ｖｓｓを供給するための各ビンと電源供給領域５ａ、
５ｂの位置合わせ精度は極めて緩やかなものとなり、ウ
ェハバーンインを効率よく行なうことができる。

また、第一の発明は次に示す態様で実施することもでき
る。

イ）第４図に示すように、ウェハ１上部にそれぞれ集積
回路チップ２個分の占有面積を有する電源供給領域７ａ
、７ｂを形成し、ウェハ１下部にもそれぞれ集積回路チ
ップ２個分の占有面積を有する電源供給領域８ａ、８ｂ
を形成する。そして、電源供給領域７ａ、８ａにはビン
で電源ＶＣＣを供給し、電源供給領域７ｂ、８ｂには電
源ＶＳＳを供給する構成とし、各集積回路チップ３には
各領域７ａ、７ｂ、あるいは同８ａ、８ｂのいずれかか
ら前記実施例の配線６ａ、６ｂと同様な構成で電源を供
給する。このような構成では前記実施例より位置合わせ
精度がやや厳しくなるがほぼ同様な効果を得ることがで
きる。

口）第５図に示すように、ウェハ１上部及び下部に多数
のパッド９ａ、９ｂをそれぞれ設け、そのパッドは各集
積回路チップ３内に形成される通常のパッドより充分大
きなものとする。そして、パッド９ａにビンを接触させ
て電源Ｖｃｃを供給し、パッド９ｂにビンを接触させて
電源Ｖｓｓを供給することにより、前記実施例と同様な
効果を得ることができる。

ハ）第６図に示すように、前記第一の実施例と同様に電
源供給領域５ａ、５ｂが形成されたウェハ１の左右両側
に制御信号供給領域１０ａ、１０ｂを形成することもで
きる。すなわち、この実施例の各集積回路チップ３内に
形成されるＲＡＭはセルフテスト機能を制御するための
外部信号を必要とするものであり、例えば制御信号供給
領域１０ａにＨレベルの信号を出力することにより各集
積回路チップ３のセルフテスト機能の動作を開始させ、
制御信号供給領域１０ｂにＬレベルの信号を出力するこ
とによりセルフテスト機能の動作を停止させることがで
きる。

次に、第二の発明を具体化した実施例を第７図に従って
説明する。

集積回路チップ３は前記ウェハ１内に形成されるもので
あり、前記実施例の配線６ａで電源Ｖｃｃが供給され、
配線６ｂで電源Ｖｓｓに接続されている。そして、電源
ＶＣＣはダンピング抵抗Ｒを介して内部回Ｆ＃ｔ１１に
供給されている。

このような構成により集積回路チップ３の内部回路１１
に電圧ストレスを加えている時に、同内部回路１１内に
電源間短絡が発生して、第７図に破線で示すようにダン
ピング抵抗Ｒより遥かに小さい短絡抵抗ｒで短絡されて
も電源ＶＣＣと同Ｖｓｓとの間に介在されたダンピング
抵抗Ｒにより両型源Ｖｃｃ、　ＶＳ２間に大きな短絡電
流が流れることはない、従って、異常な短絡電流の発生
による電源電圧Ｖｃｃの低下を防止することができるの
で、ウェハバーンイン時にいずれかの集積回路チップ３
で電源間短絡が生じても、電源Ｖｃｃを正常なパンイン
電圧に維持して各集積回路チップ３に確実に電圧ストレ
スを加えることができる。

また、ウェハメモリでは電源間短絡が発生するとそのウ
ェハ上に形成された素子のすべてが使用不能となるおそ
れがあるが、上記構成によりこのような不具合の発生を
阻止することができる。

次に、第三の発明を具体化した実施例を第８図〜第１１
図に従って説明する。

集積回路チップ３は前記ウェハ１内に形成されるもので
あり、前記実施例の配線６ａで電源Ｖｃｃが供給され、
配線６ｂで電源ＶＳＳに接続されている。そして、電源
Ｖｃｃはダンピング抵抗Ｒ及び電源制御トランジスタＴ
ｒ１を介して内部回路１１に供給されている。そして、
電源制御トランジスタＴｒ１のゲートには制御回路１２
が接続され、その制御回路１２の出力信号に基いて電源
制御トランジスタＴｒがオンあるいはオフされる。

制御回路１２の構成を第９図に従って説明すると、一端
が電源ＶＣＣに接続されたヒユーズＦｌ。

Ｆ２の他端と電源ＶＳＳとの間にはトランジスタＴ「２
〜Ｔｒ５で構成されるフリップフロップ回路が接続され
ている。すなわち、トランジスタＴｒ２．Ｔ「４はＰチ
ャネルＭＯＳトランジスタで構成されるとともに、トラ
ンジスタＴｒ３．　Ｔｒ５はＮチャネルＭＯＳトランジ
スタで構成され、トランジスタＴｒ２．　Ｔｒ３が直列
に接続されるとともに、トランジスタＴｒ４．　Ｔｒ５
が直列に接続されている。そして、トランジスタＴｒ２
．Ｔｒ３のゲートはトランジスタＴｒ４のソースに接続
され、トランジスタＴｒ４．Ｔ「５のゲートはトランジ
スタＴｒ２のソースに接続されている。また、トランジ
スタＴｒ４のドレインはコンデンサＣを介して電源ＶＳ
Ｓに接続され、トランジスタＴｒ２のソースが出力端子
として前記電源制御トランジスタＴｒ１のゲートに接続
されている。

さて、このように形成された集積回路チップ３が多数形
成されたウェハ１ではバーンインに先立って各集積回路
チップ３の内部回路１１に電源間短絡があるか否かをテ
スターでそれぞれ点検する。

そして、異常がある場合にはヒユーズＦ１を例えばレー
ザを照射することにより切断し、異常がない場合にはヒ
ユーズＦ１．Ｆ２とも切断しない。

すなわち、いずれのヒユーズも切断しない状態でバーン
インを總すために制御回路１２に電源ＶＣＣを供給する
と、トランジスタＴｒ４のドレインにはコンデンサＣが
接続されているため、第１０図に示すようにトランジス
タＴｒ２のドレイン電圧■ｄ２はトランジスタＴｒ４の
ドレイン電圧Ｖｄ４より電圧値の上昇が速い、この結果
、トランジスタＴｒ２はトランジスタＴｒ４に先んじて
オンされ、この結果トランジスタＴｒ２のソース電圧Ｖ
ｓ２がドレイン電圧Ｖｄ２ととともにＨレベルとなり、
そのソース電圧Ｖｓ２がトランジスタＴｒ４．　Ｔｒ５
のゲートに出力されるため、トランジスタＴｒ４がオフ
、トランジスタＴ「５がオンされてトランジスタＴｒ４
のソス電圧ＶＳ４はＬレベルに低下する。

従って、このような動作により電源制御トランジスタＴ
ｒ１のゲートにはＨレベルの信号が出力されて同トラン
ジスタＴｒ１がオンされ、電源配線６ａから電源Ｖｃｃ
が内部回路１１にバーンイン電圧として印加される。

一方、ヒユーズＦ１を切断した状態でバーンインを開始
して制御回路１２に電源ＶＣＣを供給すると、第１１図
に示すようにトランジスタＴｒ４のドレイン電圧Ｖｄ４
が上昇して同トランジスタ１゛「４がオンされ、同トラ
ンジスタ′ｒ「４のソース電圧ＶｓＪもＨレベルとなる
。しかし、ヒユーズＦ１は切断されているのでトランジ
スタＴｒ２がオフ、Ｔｒ３がオンとなり、電源制御トラ
ンジスタＴｒ１のゲートにはＬレベルの信号が出力され
て同トランジスタＴｒｉはオフされる。

従って一ヒユーズＦ１が切断されているときには内部回
路１１への電源Ｖｃｃの供給が遮断されるため、内部回
路１１内での異常電流の発生が防止され、異常電流の発
生による電源Ｖｃｃの電圧低下を未然に防止することが
できる。

なお、前記実施例では制御回路１２にはバーンイン電圧
と等しい電源Ｖｃｃを供給したが、この構成では内部回
Ｆ＃１１１に供給されるバーンイン電圧が電源Ｖｃｃよ
り電源制御トランジスタＴｒｉのスレシホルド電圧分だ
け低下するため、この低下を防ぐために制御回路１２に
は電源Ｖｃｃよりスレシホルド電圧以上高い電源電圧を
供給する構成としてもよい。

［発明の効果］ 以上詳述したように、第一の発明では集積回路ウェハ状
態でバーンインを行なうために集積回路ウェハ上に形成
される電源供給領域とバーンイン電圧を供給するための
ビンとの位置合わせに高い精度を要求されることのない
集積回路ウェハの構造を提供することができ、第二の発
明では上記第一の発明の集積回路ウェハにおいて内部回
路の電源間短絡による短絡電流をダンピング抵抗で抑制
することができ、第三の発明では第一の発明の集積回路
ウェハにおいて制御回路１２で制御される電源制御トラ
ンジスタの動作により内部回路に流れる異常電流を確実
に遮断することができる優れた効果を発揮する。

【図面の簡単な説明】

第１図はこの発明の原理説明図、 第２図は第一の発明の第一実施例を示す集積回路ウェハ
の正面図、 第３図はその集積回路ウェハの内部構成を示す概念図、 第４図は第一の発明の第二実施例を示す集積回路ウェハ
□の正面図、 第５図は第一の発明の第三実施例を示す集積回路ウェハ
の正面図、 第６図は第一の発明の第四実施例を示す集積回路ウェハ
の正面図、 第７図は第二の発明の実施例を示す概略図、第８図は第
三の発明の実施例を示す概略図、第９図はその制御回路
の実施例を示す回路図、第１０図及び第１１図はその制
御回路の動作を示す波形図である。 第９図 第三の発明の制御回路を示す回路図 図中、 ｌはウェハ、 ３は集積回路チップ、 ６ａ、６ｂは電源配線、 １１は内部回路、 １２は制御回路、 １３は電源供給領域、 Ｒはダンピング抵抗、 Ｔｒｌは電源制御トランジスタである。 第１０図 第１１図 第４図 第−の発明の第二実’ｊｌｉ９’に示す正面図第 図 ｂ ｂ

Claims (1)

1. 【特許請求の範囲】 １、多数の集積回路チップ（３）が形成されるウェハ（
   １）であって、 そのウェハ（１）の所望の箇所にバーインのための電圧
   が印加される電源供給領域（１３）を形成するとともに
   、該電源供給領域（１３）と各集積回路チップ（３）と
   をそれぞれ電源配線（６ａ、６ｂ）で接続したことを特
   徴とする集積回路ウェハ。 ２、前記各集積回路チップ（３）は電源配線（６ａ、６
   ｂ）と内部回路（１１）との間にダンピング抵抗（Ｒ）
   を介在させたことを特徴とする請求項１記載の集積回路
   ウェハ。 ３、前記各集積回路チップ（３）は電源配線（６ａ、６
   ｂ）と内部回路（１１）との間にダンピング抵抗（Ｒ）
   と制御回路（１２）によりオンあるいはオフ動作する電
   源制御トランジスタ（Ｔｒ１）を介在させたことを特徴
   とする請求項１記載の集積回路ウェハ。