JP2582154Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2582154Y2 JP2582154Y2 JP1990402871U JP40287190U JP2582154Y2 JP 2582154 Y2 JP2582154 Y2 JP 2582154Y2 JP 1990402871 U JP1990402871 U JP 1990402871U JP 40287190 U JP40287190 U JP 40287190U JP 2582154 Y2 JP2582154 Y2 JP 2582154Y2
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Description
【０００１】
【産業上の利用分野】本考案は並列試験等の特殊機能の
作動が可能な半導体装置に関する。
作動が可能な半導体装置に関する。
【０００２】
【従来の技術】一般に、メモリ等の半導体装置では、製
品の出荷前にその製品が正常に作動するか否かの検査が
行われ、確実に作動する製品のみが出荷される。ところ
で、ＤＲＡＭやＳＲＡＭ等の半導体メモリ装置では、そ
のメモリセルの数が高集積化に従って増大しており、こ
のため正常に作動するか否かを試験すべきメモリセルも
極めて多数のものとされる。そこで、メモリ装置では複
数のビットに対して同時に試験を行う並列試験（ＭＢ
Ｔ）が行われるようになってきており、並列試験を行う
ことで試験時間の短縮を図ることができる。
品の出荷前にその製品が正常に作動するか否かの検査が
行われ、確実に作動する製品のみが出荷される。ところ
で、ＤＲＡＭやＳＲＡＭ等の半導体メモリ装置では、そ
のメモリセルの数が高集積化に従って増大しており、こ
のため正常に作動するか否かを試験すべきメモリセルも
極めて多数のものとされる。そこで、メモリ装置では複
数のビットに対して同時に試験を行う並列試験（ＭＢ
Ｔ）が行われるようになってきており、並列試験を行う
ことで試験時間の短縮を図ることができる。
【０００３】
【考案が解決しようとする課題】このような並列試験を
ウエハの状態で行うならば、比較的容易に並列試験を進
めることができる。ところが、メモリ装置をモールドし
てパッケージに組入れた後では、外部に突出している端
子の数が限定され、並列試験専用の端子を持つことは技
術的に困難である。例えば、４ＭのＳＲＡＭの２８ピン
のパッケージの製品では、電源線及び接地線の如き電源
用（２本）、Ｉ／Ｏ用（４本）、アドレス用（２０本）
及び制御用（２本）の合計２８本からなり、余分な外部
端子を設ける余裕はない。これらの各ピンに対し、ロジ
ックやタイミングを工夫した適当な信号を入力すること
で、並列試験が起動するようにすることも可能である。
しかし、或るシステム中で装置を使用する場合では、通
常のオペレーション中に並列試験が誤って起動するおそ
れも有ることから、確実に並列試験が起動しないような
工夫が必要とされていた。そこで、本考案は上述の技術
的な課題に鑑み、パッケージングの後でも並列動作試験
の如き特殊機能の起動が可能とされ、その特殊機能を作
動させた後は再び特殊機能が起動しないような半導体装
置の提供を目的とする。
ウエハの状態で行うならば、比較的容易に並列試験を進
めることができる。ところが、メモリ装置をモールドし
てパッケージに組入れた後では、外部に突出している端
子の数が限定され、並列試験専用の端子を持つことは技
術的に困難である。例えば、４ＭのＳＲＡＭの２８ピン
のパッケージの製品では、電源線及び接地線の如き電源
用（２本）、Ｉ／Ｏ用（４本）、アドレス用（２０本）
及び制御用（２本）の合計２８本からなり、余分な外部
端子を設ける余裕はない。これらの各ピンに対し、ロジ
ックやタイミングを工夫した適当な信号を入力すること
で、並列試験が起動するようにすることも可能である。
しかし、或るシステム中で装置を使用する場合では、通
常のオペレーション中に並列試験が誤って起動するおそ
れも有ることから、確実に並列試験が起動しないような
工夫が必要とされていた。そこで、本考案は上述の技術
的な課題に鑑み、パッケージングの後でも並列動作試験
の如き特殊機能の起動が可能とされ、その特殊機能を作
動させた後は再び特殊機能が起動しないような半導体装
置の提供を目的とする。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
め、本考案の半導体装置は、接地電位に対して電源電圧
を供給する第１の外部端子と、上記第１の外部端子と接
地との間に直列接続された直列に接続されたヒューズ素
子とＭＩＳ型電流制御トランジスタと、回路切り換え制
御信号を入力する第２の外部端子と、上記電流制御トラ
ンジスタのゲートに接続された負荷素子と、上記第２の
外部端子と上記電流制御トランジスタのゲート間に設け
られ、上記第１の外部端子に印加される電圧範囲外の所
定電圧以上で導通するようにされたトランジスタを有
し、上記ヒューズ素子の溶断により回路切り換えを行う
ことを特徴とする。さらに、メモリ回路を有し、上記ヒ
ューズ素子の溶断前に上記メモリ回路の並列動作試験を
行うことを特徴とする。
め、本考案の半導体装置は、接地電位に対して電源電圧
を供給する第１の外部端子と、上記第１の外部端子と接
地との間に直列接続された直列に接続されたヒューズ素
子とＭＩＳ型電流制御トランジスタと、回路切り換え制
御信号を入力する第２の外部端子と、上記電流制御トラ
ンジスタのゲートに接続された負荷素子と、上記第２の
外部端子と上記電流制御トランジスタのゲート間に設け
られ、上記第１の外部端子に印加される電圧範囲外の所
定電圧以上で導通するようにされたトランジスタを有
し、上記ヒューズ素子の溶断により回路切り換えを行う
ことを特徴とする。さらに、メモリ回路を有し、上記ヒ
ューズ素子の溶断前に上記メモリ回路の並列動作試験を
行うことを特徴とする。
【０００５】
【作用】本考案の半導体装置は、電流に応じて溶断可能
とされるヒューズ素子が使用され、回路切り換え機能の
起動前にはヒューズ素子は溶断されないが、回路切り換
え機能を一度作動させた後は大きな電流が流されてヒュ
ーズ素子が溶断され、再び回路切り換え機能が作動しな
いようにされる。ヒューズ素子は一度溶断した後では導
体として機能しないことから、再度の回路切り換え機能
の起動は確実に防止される。ヒューズ素子やヒューズ素
子を流れる電流を制御する電流制御トランジスタが接続
される第１及び第２の外部端子は、内部回路にも接続さ
れる。従って、本来内部回路用の端子をそのまま流用し
てヒューズ素子の溶断に用いることができ、回路切り換
え機能専用の外部ピン等は不要である。
とされるヒューズ素子が使用され、回路切り換え機能の
起動前にはヒューズ素子は溶断されないが、回路切り換
え機能を一度作動させた後は大きな電流が流されてヒュ
ーズ素子が溶断され、再び回路切り換え機能が作動しな
いようにされる。ヒューズ素子は一度溶断した後では導
体として機能しないことから、再度の回路切り換え機能
の起動は確実に防止される。ヒューズ素子やヒューズ素
子を流れる電流を制御する電流制御トランジスタが接続
される第１及び第２の外部端子は、内部回路にも接続さ
れる。従って、本来内部回路用の端子をそのまま流用し
てヒューズ素子の溶断に用いることができ、回路切り換
え機能専用の外部ピン等は不要である。
【０００６】
本実施例は、並列試験を一度行った後はヒューズ素子が
溶断されるメモリ装置の例であり、そのヒューズ素子を
溶断するための電流がＭＯＳトランジスタによって制御
される例である。図２は本実施例のメモリ装置の要部の
概略的なブロック図である。第１の外部端子としての電
源電圧端子１１と、第２の外部端子としての信号入力端
子１２が設けられ、これら電源電圧端子１１と信号入力
端子１２は内部回路１３に接続される。内部回路１３
は、電源電圧端子１１を介して電源電圧Ｖccが供給さ
れ、信号入力端子１２を介して信号が入力される。これ
ら電源電圧端子１１と信号入力端子１２は内部回路１３
に接続されるだけではなく、並列試験切り換え回路１４
にも接続される。並列試験切り換え回路１４はＭＢＴ信
号を出力する回路であり、並列試験は、並列試験切り換
え回路１４からのＭＢＴ信号によって起動するか否かが
決められる。電源電圧Ｖccが電源電圧端子１１が供給さ
れてＭＢＴ信号が“Ｈ”レベル（高レベル）の時、並列
試験は起動する。逆に、電源電圧Ｖccが電源電圧端子１
１が供給されているにも拘らずＭＢＴ信号が“Ｌ”レベ
ル（低レベル）ならば、並列試験は起動しない。すなわ
ち、並列試験切り換え回路１４は、一度並列試験を行っ
た後はＭＢＴ信号を確実に“Ｌ”レベルに維持する。
溶断されるメモリ装置の例であり、そのヒューズ素子を
溶断するための電流がＭＯＳトランジスタによって制御
される例である。図２は本実施例のメモリ装置の要部の
概略的なブロック図である。第１の外部端子としての電
源電圧端子１１と、第２の外部端子としての信号入力端
子１２が設けられ、これら電源電圧端子１１と信号入力
端子１２は内部回路１３に接続される。内部回路１３
は、電源電圧端子１１を介して電源電圧Ｖccが供給さ
れ、信号入力端子１２を介して信号が入力される。これ
ら電源電圧端子１１と信号入力端子１２は内部回路１３
に接続されるだけではなく、並列試験切り換え回路１４
にも接続される。並列試験切り換え回路１４はＭＢＴ信
号を出力する回路であり、並列試験は、並列試験切り換
え回路１４からのＭＢＴ信号によって起動するか否かが
決められる。電源電圧Ｖccが電源電圧端子１１が供給さ
れてＭＢＴ信号が“Ｈ”レベル（高レベル）の時、並列
試験は起動する。逆に、電源電圧Ｖccが電源電圧端子１
１が供給されているにも拘らずＭＢＴ信号が“Ｌ”レベ
ル（低レベル）ならば、並列試験は起動しない。すなわ
ち、並列試験切り換え回路１４は、一度並列試験を行っ
た後はＭＢＴ信号を確実に“Ｌ”レベルに維持する。
【０００７】図１は本実施例のメモリ装置の具体的な要
部構成を示す回路図である。電源電圧端子１１には、電
流に応じて溶断されるヒューズ端子１の一端子が接続さ
れ、そのヒューズ素子１の他端子には電流制御素子であ
るｎＭＯＳトランジスタ２のドレインが接続されてい
る。ｎＭＯＳトランジスタ２のソースは接地電圧が供給
され、ｎＭＯＳトランジスタ２のゲートはｐＭＯＳトラ
ンジスタ３のドレインに接続されている。ｐＭＯＳトラ
ンジスタ３は、そのソースが信号入力端子１２に接続さ
れ、そのゲートが電源電圧端子１１に接続され、そのド
レインはｎＭＯＳトランジスタ２のゲートに接続される
と共に抵抗４の一端子に接続される。その抵抗４の他端
子は接地電圧が供給される。ヒューズ素子１の他端子す
なわちｎＭＯＳトランジスタ２のドレインはＭＢＴ信号
の出力端子とされ、このＭＢＴ信号の出力端子は抵抗５
を介して接地される。また、電源電圧端子１１と信号入
力端子１２には、それぞれダイオード接続されるＭＯＳ
トランジスタからなる入力保護回路６，７が接続され
る。
部構成を示す回路図である。電源電圧端子１１には、電
流に応じて溶断されるヒューズ端子１の一端子が接続さ
れ、そのヒューズ素子１の他端子には電流制御素子であ
るｎＭＯＳトランジスタ２のドレインが接続されてい
る。ｎＭＯＳトランジスタ２のソースは接地電圧が供給
され、ｎＭＯＳトランジスタ２のゲートはｐＭＯＳトラ
ンジスタ３のドレインに接続されている。ｐＭＯＳトラ
ンジスタ３は、そのソースが信号入力端子１２に接続さ
れ、そのゲートが電源電圧端子１１に接続され、そのド
レインはｎＭＯＳトランジスタ２のゲートに接続される
と共に抵抗４の一端子に接続される。その抵抗４の他端
子は接地電圧が供給される。ヒューズ素子１の他端子す
なわちｎＭＯＳトランジスタ２のドレインはＭＢＴ信号
の出力端子とされ、このＭＢＴ信号の出力端子は抵抗５
を介して接地される。また、電源電圧端子１１と信号入
力端子１２には、それぞれダイオード接続されるＭＯＳ
トランジスタからなる入力保護回路６，７が接続され
る。
【０００８】このような回路構成を有する本実施例のメ
モリ装置は、パッケージング後の並列試験が可能とさ
れ、しかも一度並列試験を行った後は、上記ヒューズ素
子１を溶断して、以降、並列試験が起動しないようにさ
せることができる。まず、並列試験を行う場合には、電
源電圧端子１１に電源電圧Ｖcc（例えば５Ｖ）を供給す
る。この並列試験時には、ヒューズ素子１の溶断を防止
するために、Ｖcc＋Ｖth以上の電圧を信号入力端子１２
に印加してはならない。電源電圧端子１１に電源電圧Ｖ
ccを供給することで、導体としてのヒューズ素子１を介
してＭＢＴ信号のレベルが“Ｈ”レベルとなる。この時
ヒューズ素子１を流れる電流は小さい電流とされ、ヒュ
ーズ素子１が溶断されることはない。そしてＭＢＴ信号
が“Ｈ”レベルとなることで、並列試験が起動する。す
なわち、複数のメモリセルが並列に同時にテストパター
ンに従って書き込まれ及び読み出しされる。
モリ装置は、パッケージング後の並列試験が可能とさ
れ、しかも一度並列試験を行った後は、上記ヒューズ素
子１を溶断して、以降、並列試験が起動しないようにさ
せることができる。まず、並列試験を行う場合には、電
源電圧端子１１に電源電圧Ｖcc（例えば５Ｖ）を供給す
る。この並列試験時には、ヒューズ素子１の溶断を防止
するために、Ｖcc＋Ｖth以上の電圧を信号入力端子１２
に印加してはならない。電源電圧端子１１に電源電圧Ｖ
ccを供給することで、導体としてのヒューズ素子１を介
してＭＢＴ信号のレベルが“Ｈ”レベルとなる。この時
ヒューズ素子１を流れる電流は小さい電流とされ、ヒュ
ーズ素子１が溶断されることはない。そしてＭＢＴ信号
が“Ｈ”レベルとなることで、並列試験が起動する。す
なわち、複数のメモリセルが並列に同時にテストパター
ンに従って書き込まれ及び読み出しされる。
【０００９】並列試験の結果、不良なセルを有するメモ
リ装置は製品として出荷されることはなく取り除かれ
る。そして、一度並列試験を行って良好な結果が得られ
たメモリ装置は、そのヒューズ素子１が溶断され、再び
並列試験が起動しないように処理される。ここで、ヒュ
ーズ素子１の溶断方法について説明すると、電源電圧端
子１１に電源電圧Ｖccを供給し、同時に信号入力端子１
２にＶcc＋Ｖth以上の電圧を供給する。その結果、ｐＭ
ＯＳトランジスタ３はオン状態となり、ｐＭＯＳトラン
ジスタ３から抵抗４に向けて貫通電流が流れることにな
る。すると、ｐＭＯＳトランジスタ３のドレインと抵抗
４の間のノードの電位が上昇し、ｎＭＯＳトランジスタ
２がオフ状態からオン状態に転ずる。その結果、ヒュー
ズ素子１及びｎＭＯＳトランジスタ２を介して電源電圧
Ｖccと接地電圧の間が導通し、比較的に大きな電流がヒ
ューズ素子１を流れ、ヒューズ素子１が溶断される。一
旦ヒューズ素子１が溶断された場合では、ヒューズ素子
１の両端子の間が導通することはなく、ＭＢＴ信号のレ
ベルは“Ｌ”レベルに保持される。従って、並列試験が
再び起動することはない。
リ装置は製品として出荷されることはなく取り除かれ
る。そして、一度並列試験を行って良好な結果が得られ
たメモリ装置は、そのヒューズ素子１が溶断され、再び
並列試験が起動しないように処理される。ここで、ヒュ
ーズ素子１の溶断方法について説明すると、電源電圧端
子１１に電源電圧Ｖccを供給し、同時に信号入力端子１
２にＶcc＋Ｖth以上の電圧を供給する。その結果、ｐＭ
ＯＳトランジスタ３はオン状態となり、ｐＭＯＳトラン
ジスタ３から抵抗４に向けて貫通電流が流れることにな
る。すると、ｐＭＯＳトランジスタ３のドレインと抵抗
４の間のノードの電位が上昇し、ｎＭＯＳトランジスタ
２がオフ状態からオン状態に転ずる。その結果、ヒュー
ズ素子１及びｎＭＯＳトランジスタ２を介して電源電圧
Ｖccと接地電圧の間が導通し、比較的に大きな電流がヒ
ューズ素子１を流れ、ヒューズ素子１が溶断される。一
旦ヒューズ素子１が溶断された場合では、ヒューズ素子
１の両端子の間が導通することはなく、ＭＢＴ信号のレ
ベルは“Ｌ”レベルに保持される。従って、並列試験が
再び起動することはない。
【００１０】並列試験を行っている途中、例えば冗長行
を求める時等では、並列試験の進行を一時的に停止する
必要がある。このような場合、図３に示す回路によっ
て、並列試験の進行を一時停止することができる。図３
の回路は、ＭＢＴ信号がＡＮＤゲート１５を介して出力
される構成となっており、ＡＮＤゲートの他方の入力端
子にはパッド部１６が設けられ、そのパッド部１６には
負荷トランジスタ１７を介して電源電圧Ｖccが供給され
ている。通常の場合、ＭＢＴ信号はＡＮＤゲート１５を
介してそのまま通過するが、一時的に並列試験を進行を
停止する時は、パッド部１６に“Ｌ”レベルの電圧を印
加する。その結果、ＭＢＴ信号はＡＮＤゲート１５で遮
断されて内部回路には至らず、当該並列試験が一時停止
することになる。
を求める時等では、並列試験の進行を一時的に停止する
必要がある。このような場合、図３に示す回路によっ
て、並列試験の進行を一時停止することができる。図３
の回路は、ＭＢＴ信号がＡＮＤゲート１５を介して出力
される構成となっており、ＡＮＤゲートの他方の入力端
子にはパッド部１６が設けられ、そのパッド部１６には
負荷トランジスタ１７を介して電源電圧Ｖccが供給され
ている。通常の場合、ＭＢＴ信号はＡＮＤゲート１５を
介してそのまま通過するが、一時的に並列試験を進行を
停止する時は、パッド部１６に“Ｌ”レベルの電圧を印
加する。その結果、ＭＢＴ信号はＡＮＤゲート１５で遮
断されて内部回路には至らず、当該並列試験が一時停止
することになる。
【００１１】〔第２の実施例〕 本実施例は、並列試験を一度行った後はヒューズ素子が
溶断されるメモリ装置の例であり、そのヒューズ素子を
溶断するための電流がＣＭＯＳインバーターによって制
御される例である。図４は本実施例のメモリ装置の具体
的な要部構成を示す回路図である。電源電圧端子２１に
は、電流に応じて溶断されるヒューズ素子２０の一端子
が接続され、そのヒューズ素子２０の他端子には電流制
御素子をなすＣＭＯＳインバーターが接続されている。
ＣＭＯＳインバーターはｐＭＯＳトランジスタ２３とｎ
ＭＯＳトランジスタ２４からなり、ｐＭＯＳトランジス
タ２３のソースが上記ヒューズ素子２０の他端子に接続
され、ｐＭＯＳトランジスタ２３のドレインとｎＭＯＳ
トランジスタ２４のドレインが接続され、ｎＭＯＳトラ
ンジスタ２４のソースには接地電圧が供給される。この
ＣＭＯＳインバーターはその貫通電流によってヒューズ
素子２０を溶断できる。これらｎＭＯＳトランジスタ２
３とｎＭＯＳトランジスタ２４のゲートは、信号入力端
子２２に接続される。従って、信号入力端子２２のレベ
ルに応じてヒューズ素子２０を流れる電流が決められ
る。ヒューズ素子２０の他端子すなわちｐＭＯＳトラン
ジスタ２３のドレインはＭＢＴ信号の出力端子とされ、
このＭＢＴ信号の出力端子は抵抗２５を介して接地され
る。また、電源電圧端子２１と信号入力端子２２には、
それぞれダイオード接続されるＭＯＳトランジスタから
なる入力保護回路２６，２７が接続される。
溶断されるメモリ装置の例であり、そのヒューズ素子を
溶断するための電流がＣＭＯＳインバーターによって制
御される例である。図４は本実施例のメモリ装置の具体
的な要部構成を示す回路図である。電源電圧端子２１に
は、電流に応じて溶断されるヒューズ素子２０の一端子
が接続され、そのヒューズ素子２０の他端子には電流制
御素子をなすＣＭＯＳインバーターが接続されている。
ＣＭＯＳインバーターはｐＭＯＳトランジスタ２３とｎ
ＭＯＳトランジスタ２４からなり、ｐＭＯＳトランジス
タ２３のソースが上記ヒューズ素子２０の他端子に接続
され、ｐＭＯＳトランジスタ２３のドレインとｎＭＯＳ
トランジスタ２４のドレインが接続され、ｎＭＯＳトラ
ンジスタ２４のソースには接地電圧が供給される。この
ＣＭＯＳインバーターはその貫通電流によってヒューズ
素子２０を溶断できる。これらｎＭＯＳトランジスタ２
３とｎＭＯＳトランジスタ２４のゲートは、信号入力端
子２２に接続される。従って、信号入力端子２２のレベ
ルに応じてヒューズ素子２０を流れる電流が決められ
る。ヒューズ素子２０の他端子すなわちｐＭＯＳトラン
ジスタ２３のドレインはＭＢＴ信号の出力端子とされ、
このＭＢＴ信号の出力端子は抵抗２５を介して接地され
る。また、電源電圧端子２１と信号入力端子２２には、
それぞれダイオード接続されるＭＯＳトランジスタから
なる入力保護回路２６，２７が接続される。
【００１２】このような構造を有する本実施例のメモリ
装置も、第１の実施例と同様に、並列試験を行って以降
の並列試験が不要となった段階でヒューズ素子２０の溶
断が行われる。この溶断時には、電源電圧端子２１に電
源電圧Ｖccを供給すると共に、信号入力端子２２にＣＭ
ＯＳインバーターの閾値電圧Ｖthとなる電圧を印加す
る。すると、ｐＭＯＳトランジスタ２３とｎＭＯＳトラ
ンジスタ２４の両方のトランジスタがオン状態となり、
ヒューズ素子２０とｐＭＯＳトランジスタ２３及びｎＭ
ＯＳトランジスタ２４を介して電源電圧Ｖccから接地電
圧に向かって比較的大きな電流が流れることになる。そ
の電流によってヒューズ素子２０は溶断され、ヒューズ
素子２０の溶断後は、抵抗２５を介した放電から、出力
端子すなわちＭＢＴ信号のレベルは接地電圧である
“Ｌ”レベルとなる。そして、ＭＢＴ信号のレベルが
“Ｌ”レベルに保持される。ＭＢＴ信号が“Ｌ”レベル
に保持されることで、電源電圧端子２１や信号入力端子
２２に多少のレベルの変動を伴った信号が入力したとし
ても再び並列試験が起動することはない。また、このよ
うな回路構成とすることで、第１の実施例では高電圧に
よるｐＭＯＳトランジスタ３のゲート耐圧が問題となる
ことも考えられるが、本実施例ではＣＭＯＳインバータ
ーを単にそのインバーターの閾値電圧Ｖthで駆動するた
めに十分な耐久性が得られることになる。
装置も、第１の実施例と同様に、並列試験を行って以降
の並列試験が不要となった段階でヒューズ素子２０の溶
断が行われる。この溶断時には、電源電圧端子２１に電
源電圧Ｖccを供給すると共に、信号入力端子２２にＣＭ
ＯＳインバーターの閾値電圧Ｖthとなる電圧を印加す
る。すると、ｐＭＯＳトランジスタ２３とｎＭＯＳトラ
ンジスタ２４の両方のトランジスタがオン状態となり、
ヒューズ素子２０とｐＭＯＳトランジスタ２３及びｎＭ
ＯＳトランジスタ２４を介して電源電圧Ｖccから接地電
圧に向かって比較的大きな電流が流れることになる。そ
の電流によってヒューズ素子２０は溶断され、ヒューズ
素子２０の溶断後は、抵抗２５を介した放電から、出力
端子すなわちＭＢＴ信号のレベルは接地電圧である
“Ｌ”レベルとなる。そして、ＭＢＴ信号のレベルが
“Ｌ”レベルに保持される。ＭＢＴ信号が“Ｌ”レベル
に保持されることで、電源電圧端子２１や信号入力端子
２２に多少のレベルの変動を伴った信号が入力したとし
ても再び並列試験が起動することはない。また、このよ
うな回路構成とすることで、第１の実施例では高電圧に
よるｐＭＯＳトランジスタ３のゲート耐圧が問題となる
ことも考えられるが、本実施例ではＣＭＯＳインバータ
ーを単にそのインバーターの閾値電圧Ｖthで駆動するた
めに十分な耐久性が得られることになる。
【００１３】図５は、ｐＭＯＳトランジスタ２３とｎＭ
ＯＳトランジスタ２４からなるＣＭＯＳインバーターに
好適な入力電圧対電流の関係を示す図である。図中破線
ＯＤを通常のＣＭＯＳインバーターの特性とすると、約
１．５Ｖ程度のところに電流のピークがあり、そのピー
ク値も小さいものとされるが、ヒューズ素子２０の溶断
用に用いられるｐＭＯＳトランジスタ２３とｎＭＯＳト
ランジスタ２４からなるＣＭＯＳインバーターの特性
を、図中実線ＦＵのように約３〜５Ｖ程度のところに電
流のピークがあり、そのピーク値も大きなものに設定で
きる。このようにヒューズ素子２０の溶断用のＣＭＯＳ
トランジスタの閾値電圧Ｖthをずらせることで、内部回
路のインバーターに貫通電流が流れるような弊害を未然
に防止でき、大きな電流量により確実な溶断が実現され
る。
ＯＳトランジスタ２４からなるＣＭＯＳインバーターに
好適な入力電圧対電流の関係を示す図である。図中破線
ＯＤを通常のＣＭＯＳインバーターの特性とすると、約
１．５Ｖ程度のところに電流のピークがあり、そのピー
ク値も小さいものとされるが、ヒューズ素子２０の溶断
用に用いられるｐＭＯＳトランジスタ２３とｎＭＯＳト
ランジスタ２４からなるＣＭＯＳインバーターの特性
を、図中実線ＦＵのように約３〜５Ｖ程度のところに電
流のピークがあり、そのピーク値も大きなものに設定で
きる。このようにヒューズ素子２０の溶断用のＣＭＯＳ
トランジスタの閾値電圧Ｖthをずらせることで、内部回
路のインバーターに貫通電流が流れるような弊害を未然
に防止でき、大きな電流量により確実な溶断が実現され
る。
【００１４】なお、上述の実施例では、メモリ装置につ
いてのみ説明したが、本考案はこれに限定されず、他の
信号処理ＩＣ、その他の半導体装置について適用するこ
とが可能である。また、回路切り換え機能により実現す
る特殊機能として並列試験について説明したが、これに
限定されず、他の各種試験やその他の機能について適用
することも可能である。
いてのみ説明したが、本考案はこれに限定されず、他の
信号処理ＩＣ、その他の半導体装置について適用するこ
とが可能である。また、回路切り換え機能により実現す
る特殊機能として並列試験について説明したが、これに
限定されず、他の各種試験やその他の機能について適用
することも可能である。
【００１５】
【考案の効果】本考案の半導体装置は、上述のように電
源電圧をを供給する第１の外部端子と接地との間にヒュ
ーズ素子とＭＩＳ型電流制御トランジスタとが直列に接
続されており、回路切り換え制御信号を入力する第２の
外部端子に接続されたトランジスタにより上記電流制御
トランジスタが制御されるようになっているので、電流
に応じて溶断可能とされたヒューズ素子が電流制御トラ
ンジスタの作動によって、回路切り換え機能を作動させ
るか否かを決定することができ、回路切り換え機能の起
動前にはヒューズ素子は溶断されないが、回路切り換え
機能を一度作動させた後は大きな電流が流されてヒュー
ズ素子が溶断されることにより、再び回路切り換え機能
が作動することはない。従って、特に専用のピンを設け
ることなく、パッケージングの後に回路切り換え機能を
再び起動しないようにさせることができる。しかも、本
考案の半導体装置では、上記電流制御トランジスタを制
御するトランジスタが上記第１の外部端子に印加される
電圧範囲外の所定電圧以上で導通するようになされてい
るので、上記第２の外部端子から入力される信号を内部
回路の制御にも用いることができ、上記ヒューズ素子を
溶断する前であれば、回路切り換え機能を作動させる前
の内部回路を上記第２の外部端子からから入力される信
号により制御することができる。
源電圧をを供給する第１の外部端子と接地との間にヒュ
ーズ素子とＭＩＳ型電流制御トランジスタとが直列に接
続されており、回路切り換え制御信号を入力する第２の
外部端子に接続されたトランジスタにより上記電流制御
トランジスタが制御されるようになっているので、電流
に応じて溶断可能とされたヒューズ素子が電流制御トラ
ンジスタの作動によって、回路切り換え機能を作動させ
るか否かを決定することができ、回路切り換え機能の起
動前にはヒューズ素子は溶断されないが、回路切り換え
機能を一度作動させた後は大きな電流が流されてヒュー
ズ素子が溶断されることにより、再び回路切り換え機能
が作動することはない。従って、特に専用のピンを設け
ることなく、パッケージングの後に回路切り換え機能を
再び起動しないようにさせることができる。しかも、本
考案の半導体装置では、上記電流制御トランジスタを制
御するトランジスタが上記第１の外部端子に印加される
電圧範囲外の所定電圧以上で導通するようになされてい
るので、上記第２の外部端子から入力される信号を内部
回路の制御にも用いることができ、上記ヒューズ素子を
溶断する前であれば、回路切り換え機能を作動させる前
の内部回路を上記第２の外部端子からから入力される信
号により制御することができる。
【図１】本考案の半導体装置の一例の要部回路図であ
る。
る。
【図２】本考案の上記一例の要部ブロック図である。
【図３】本考案の半導体装置の一例に用いられる並列試
験一時停止用の回路を示す回路図である。
験一時停止用の回路を示す回路図である。
【図４】本考案の半導体装置の他の一例の要部回路図で
ある。
ある。
【図５】本考案の上記他の一例に用いられるＣＭＯＳイ
ンバーターに好適な入力電圧対電流の特性を示す特性図
である。
ンバーターに好適な入力電圧対電流の特性を示す特性図
である。
１，２０…ヒューズ素子 ３，２３…ｐＭＯＳトランジスタ ２，２４…ｎＭＯＳトランジスタ ４，５，２５…抵抗 １１，２１…電源電圧端子 １２，２２…信号入力端子
Claims (2)
- 【請求項１】 接地電位に対して電源電圧を供給する第
１の外部端子と、 上記第１の外部端子と接地との間に直列接続された直列
に接続されたヒューズ素子とＭＩＳ型電流制御トランジ
スタと、 回路切り換え制御信号を入力する第２の外部端子と、 上記電流制御トランジスタのゲートに接続された負荷素
子と、 上記第２の外部端子と上記電流制御トランジスタのゲー
ト間に設けられ、上記第１の外部端子に印加される電圧
範囲外の所定電圧以上で導通するようにされたトランジ
スタを有し、 上記ヒューズ素子の溶断により回路切り換えを行うこと
を特徴とする半導体装置。 - 【請求項２】 メモリ回路を有し、上記ヒューズ素子の
溶断前に上記メモリ回路の並列動作試験を行うことを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990402871U JP2582154Y2 (ja) | 1990-12-11 | 1990-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990402871U JP2582154Y2 (ja) | 1990-12-11 | 1990-12-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0488041U JPH0488041U (ja) | 1992-07-30 |
| JP2582154Y2 true JP2582154Y2 (ja) | 1998-09-30 |
Family
ID=31880723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990402871U Expired - Lifetime JP2582154Y2 (ja) | 1990-12-11 | 1990-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582154Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033972A (ja) * | 2011-11-04 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112298A (ja) * | 1985-11-09 | 1987-05-23 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63197116A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | フロ−テイング検出回路 |
| JPH02112261A (ja) * | 1988-10-20 | 1990-04-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02170566A (ja) * | 1988-12-23 | 1990-07-02 | Fujitsu Ltd | 微小電圧入力試験用分圧回路の接続方法 |
-
1990
- 1990-12-11 JP JP1990402871U patent/JP2582154Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0488041U (ja) | 1992-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |