JPH0730068A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0730068A JPH0730068A JP15501793A JP15501793A JPH0730068A JP H0730068 A JPH0730068 A JP H0730068A JP 15501793 A JP15501793 A JP 15501793A JP 15501793 A JP15501793 A JP 15501793A JP H0730068 A JPH0730068 A JP H0730068A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- fuse
- test
- redundant circuit
- unrelievable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】外部端子間にヒューズを有する配線で接続する
事によって、救済不可能なチップについて、ヒューズを
切断することで簡単なＤＣ測定により良品、不良品の判
定を行うことができる。 【構成】ＧＮＤレベルの端子とダミーの端子の間をヒュ
ーズを有する配線で接続する。予備試験にて救済不可能
と判定されたチップについては、その端子間のヒューズ
を切断するようデータを作成する。次にリペア装置にて
そのヒューズを切断する。これにより、本試験の最初の
テストでダミー端子を電源レベルに、ＧＮＤ端子をＧＮ
Ｄレベルにすることにより２端子間の導通テストを行
う。この際、救済不可能なチップについては電流は流れ
ず、救済可能、及び救済不用なチップについては電流は
流れる。これにより以降のテストが省略可能となりテス
ト時間が短縮できる。
事によって、救済不可能なチップについて、ヒューズを
切断することで簡単なＤＣ測定により良品、不良品の判
定を行うことができる。 【構成】ＧＮＤレベルの端子とダミーの端子の間をヒュ
ーズを有する配線で接続する。予備試験にて救済不可能
と判定されたチップについては、その端子間のヒューズ
を切断するようデータを作成する。次にリペア装置にて
そのヒューズを切断する。これにより、本試験の最初の
テストでダミー端子を電源レベルに、ＧＮＤ端子をＧＮ
Ｄレベルにすることにより２端子間の導通テストを行
う。この際、救済不可能なチップについては電流は流れ
ず、救済可能、及び救済不用なチップについては電流は
流れる。これにより以降のテストが省略可能となりテス
ト時間が短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に冗長回路を有する半導体メモリーに関する。
し、特に冗長回路を有する半導体メモリーに関する。
【０００２】
【従来の技術】従来、冗長回路を有する半導体メモリー
のウェハー試験は、冗長回路を使用する正規セルの不良
アドレスを検出する予備試験と、前記予備試験で求めら
れたアドレスを基に、ヒューズのカットを行い冗長回路
を動作させるリペア工程と、リペア後に冗長回路が正し
く動作しているかを確認するための本試験が行われてい
た。
のウェハー試験は、冗長回路を使用する正規セルの不良
アドレスを検出する予備試験と、前記予備試験で求めら
れたアドレスを基に、ヒューズのカットを行い冗長回路
を動作させるリペア工程と、リペア後に冗長回路が正し
く動作しているかを確認するための本試験が行われてい
た。
【０００３】メモリ容量の増大に伴い、テスト時間も増
大し、例えば１６ＭＤＲＡＭでは１テストを行なうのに
約３０秒の測定時間がかかる。
大し、例えば１６ＭＤＲＡＭでは１テストを行なうのに
約３０秒の測定時間がかかる。
【０００４】また、良品チップの収率を上げるために複
数テストで冗長回路を使用するため、後半のテストで不
良になった場合は、本試験においても、予備試験で不良
と判断されたにもかかわらずテスト時間が増大するとい
う不具合があった。
数テストで冗長回路を使用するため、後半のテストで不
良になった場合は、本試験においても、予備試験で不良
と判断されたにもかかわらずテスト時間が増大するとい
う不具合があった。
【０００５】
【発明が解決しようとする課題】前述した従来の方法で
は、予備試験において冗長回路を用いても救済は不可能
であると判定された半導体記憶装置についても、その後
の本試験で動作試験など行う必要がある。
は、予備試験において冗長回路を用いても救済は不可能
であると判定された半導体記憶装置についても、その後
の本試験で動作試験など行う必要がある。
【０００６】これでは、近年の高集積化、大容量化が進
む半導体記憶装置の電気的特性試験に費やす時間が、ま
すます長時間化していくという問題点がある。
む半導体記憶装置の電気的特性試験に費やす時間が、ま
すます長時間化していくという問題点がある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、予備試験において、冗長回路を用いても救済は不可
能であると判定された半導体記憶装置については、複数
の外部端子間に設けられたヒューズを有する配線間のヒ
ューズを切断するデータを作成する。その後、リペア装
置を用いてヒューズの切断を行った後、本試験を行う。
この際、まず複数の外部端子間に設けられたヒューズが
切断されているか否かの試験を行う。
は、予備試験において、冗長回路を用いても救済は不可
能であると判定された半導体記憶装置については、複数
の外部端子間に設けられたヒューズを有する配線間のヒ
ューズを切断するデータを作成する。その後、リペア装
置を用いてヒューズの切断を行った後、本試験を行う。
この際、まず複数の外部端子間に設けられたヒューズが
切断されているか否かの試験を行う。
【０００８】かくして、冗長回路を用いても救済不可能
な半導体記憶装置については、動作試験などを行う必要
がなくなる。
な半導体記憶装置については、動作試験などを行う必要
がなくなる。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例の平面図である。ＧＮＤ
端子（３）とダミー端子（４）を、ヒューズ（６）を有
する配線（５）によって接続する。また、ダミー端子
（４）はＧＮＤ端子（３）以外の外部端子とは接続され
ていないとする。
る。図１は、本発明の一実施例の平面図である。ＧＮＤ
端子（３）とダミー端子（４）を、ヒューズ（６）を有
する配線（５）によって接続する。また、ダミー端子
（４）はＧＮＤ端子（３）以外の外部端子とは接続され
ていないとする。
【００１０】次に上記に示した半導体記憶装置につい
て、予備試験を行う。この際、冗長回路を用いても救済
は不可能であると判定された半導体記憶装置について
は、ヒューズ（６）を切断するデータを作成する。次
に、リペア装置にてヒューズ（６）の切断を行う。ヒュ
ーズ（６）の切断後の平面図を図２にて示す。
て、予備試験を行う。この際、冗長回路を用いても救済
は不可能であると判定された半導体記憶装置について
は、ヒューズ（６）を切断するデータを作成する。次
に、リペア装置にてヒューズ（６）の切断を行う。ヒュ
ーズ（６）の切断後の平面図を図２にて示す。
【００１１】次に本試験を行うが、この際まずＧＮＤ端
子（３）をＧＮＤレベルに、ダミー端子（４）を電源電
圧レベルに、他の端子は全てフローティングレベルに
し、ＧＮＤ端子（３）とダミー端子（４）の間で電流の
導通試験を行う。この際、冗長回路を用いても救済不可
能と判定された半導体記憶装置については、ヒューズ
（６）が切断されているため電流は流れない。また冗長
回路を用いなくても規格を満足する、あるいは冗長回路
と置換することによって規格を満足すると判定された半
導体記憶回路についてはヒューズ（６）は切断されてい
ないため、電流は流れる。これにより、冗長回路を用い
ても救済は不可能と判定された半導体記憶装置について
は、動作試験などを省略することが可能となり、本試験
に費やす時間の短縮が可能となる。図３は本発明の第２
の実施例の半導体記憶装置を示すブロック図であ。予備
試験において救済不可能と判定されればヒューズ（９）
の切断を行う。救済不用、あるいは救済可能であればヒ
ューズ（９）の切断は行わない。ヒューズ（９）が切断
されていればトランジスタ（１２）はオンし、２つの入
力端子（１３）は接続される。ヒューズ（９）が切断さ
れていなければ、トランジスタ（１２）はオフし、２つ
の入力端子（１３）は接続されない。本試験においてま
ず２つの入力端子（１３）間の導通試験を行い、電流が
流れれば救済不可能、電流が流れれば救済不用、あるい
は救済可能であると判定する。
子（３）をＧＮＤレベルに、ダミー端子（４）を電源電
圧レベルに、他の端子は全てフローティングレベルに
し、ＧＮＤ端子（３）とダミー端子（４）の間で電流の
導通試験を行う。この際、冗長回路を用いても救済不可
能と判定された半導体記憶装置については、ヒューズ
（６）が切断されているため電流は流れない。また冗長
回路を用いなくても規格を満足する、あるいは冗長回路
と置換することによって規格を満足すると判定された半
導体記憶回路についてはヒューズ（６）は切断されてい
ないため、電流は流れる。これにより、冗長回路を用い
ても救済は不可能と判定された半導体記憶装置について
は、動作試験などを省略することが可能となり、本試験
に費やす時間の短縮が可能となる。図３は本発明の第２
の実施例の半導体記憶装置を示すブロック図であ。予備
試験において救済不可能と判定されればヒューズ（９）
の切断を行う。救済不用、あるいは救済可能であればヒ
ューズ（９）の切断は行わない。ヒューズ（９）が切断
されていればトランジスタ（１２）はオンし、２つの入
力端子（１３）は接続される。ヒューズ（９）が切断さ
れていなければ、トランジスタ（１２）はオフし、２つ
の入力端子（１３）は接続されない。本試験においてま
ず２つの入力端子（１３）間の導通試験を行い、電流が
流れれば救済不可能、電流が流れれば救済不用、あるい
は救済可能であると判定する。
【００１２】本実施例では、新たにダミー端子を設ける
必要がなく、半導体記憶回路の設計、及び製造が容易に
なるという利点がある。
必要がなく、半導体記憶回路の設計、及び製造が容易に
なるという利点がある。
【００１３】
【発明の効果】以上説明したように本発明は、複数の外
部端子をヒューズを有する配線で接続することにより、
冗長回路に用いても救済不可能な半導体記憶装置の電気
的特性試験に費やす時間をヒューズを切断することによ
り短縮するという効果が得られる。
部端子をヒューズを有する配線で接続することにより、
冗長回路に用いても救済不可能な半導体記憶装置の電気
的特性試験に費やす時間をヒューズを切断することによ
り短縮するという効果が得られる。
【図１】本発明の実施例１でヒューズ（６）切断前の平
面図。
面図。
【図２】本発明の実施例１でヒューズ（６）切断後の平
面図。
面図。
【図３】本発明の実施例２の半導体記憶装置のブロック
図。
図。
１ 電源端子 ２ 入出力端子 ３ ＧＮＤ端子 ４ ダミー端子 ５ 配線 ６ ヒューズ ７ セル部 ８ 電源端子 ９ ヒューズ １０ 高抵抗 １１ インバータ １２ トランジスタ １３ 入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/108 9194−5Ｌ Ｇ０６Ｆ 15/46
Claims (1)
- 【請求項１】冗長回路を有する半導体記憶装置におい
て、良、不良品の判断を記憶する回路を有することを特
徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501793A JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501793A JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730068A true JPH0730068A (ja) | 1995-01-31 |
Family
ID=15596859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15501793A Pending JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
| US7698087B2 (en) | 2006-08-25 | 2010-04-13 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method of same |
-
1993
- 1993-06-25 JP JP15501793A patent/JPH0730068A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
| US7698087B2 (en) | 2006-08-25 | 2010-04-13 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method of same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940006577B1 (ko) | 반도체장치 및 그 번인방법 | |
| US6784685B2 (en) | Testing vias and contacts in an integrated circuit | |
| US6625073B1 (en) | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices | |
| US5391892A (en) | Semiconductor wafers having test circuitry for individual dies | |
| KR100245411B1 (ko) | 반도체 장치의 병렬 테스트 회로 | |
| US6128241A (en) | Repair circuit of semiconductor memory device using anti-fuse | |
| US6181154B1 (en) | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device | |
| US20040261049A1 (en) | Circuit and method for error test, recordation, and repair | |
| JPH0658936B2 (ja) | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 | |
| JPS63217821A (ja) | 半導体集積回路 | |
| EP0109006A2 (en) | Dynamic random access memory having separated voltage terminal pads, for improved burn-in, methods for manufacturing and testing such memory | |
| US20020149983A1 (en) | Methods for testing a group of semiconductor devices simultaneously, and devices amenable to such methods of testing | |
| JPS5948933A (ja) | 半導体不揮発性記憶装置の検査方法 | |
| JPH0730068A (ja) | 半導体記憶装置 | |
| US7079433B1 (en) | Wafer level burn-in of SRAM | |
| KR100821095B1 (ko) | 반도체 테스트장치 및 그 테스트방법 | |
| JPH0554694A (ja) | 半導体記憶装置 | |
| JP3495835B2 (ja) | 半導体集積回路装置及びその検査方法 | |
| JP2000124280A (ja) | ウエハバーンインに対応する半導体装置 | |
| JPH0555313A (ja) | 半導体ウエハ | |
| KR100209336B1 (ko) | 시그너쳐를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로 | |
| JPH07135243A (ja) | 半導体集積回路装置の製造方法 | |
| JP2003132695A (ja) | 半導体装置、並びに、それを用いた半導体検査装置および／または方法の検証方法 | |
| JPH0628895A (ja) | 記憶回路装置 | |
| JPH08335616A (ja) | 半導体装置及びその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |