JP3070089B2 - コード設定回路 - Google Patents
コード設定回路Info
- Publication number
- JP3070089B2 JP3070089B2 JP2288940A JP28894090A JP3070089B2 JP 3070089 B2 JP3070089 B2 JP 3070089B2 JP 2288940 A JP2288940 A JP 2288940A JP 28894090 A JP28894090 A JP 28894090A JP 3070089 B2 JP3070089 B2 JP 3070089B2
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- JP
- Japan
- Prior art keywords
- circuit
- film resistor
- thin film
- code setting
- capacitor
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコード設定回路に関し、特に、トリミング用
の導電性薄膜ヒューズを有するコード設定回路に関す
る。
の導電性薄膜ヒューズを有するコード設定回路に関す
る。
最近における集積回路の高性能化および高集積化に伴
ない、回路条件設定の高確度化および低消費電力化の要
望が強まってきている。一般に、集積回路装置において
は、特に、アナログ回路等の基準電圧値の設定および回
路電流の設定等は、そのカタログ規格が非常に厳格であ
るために、製造工程中に電圧値および電流値をトリミン
グすることにより、所定の規格内に調整して収めるため
の回路を必要としている。
ない、回路条件設定の高確度化および低消費電力化の要
望が強まってきている。一般に、集積回路装置において
は、特に、アナログ回路等の基準電圧値の設定および回
路電流の設定等は、そのカタログ規格が非常に厳格であ
るために、製造工程中に電圧値および電流値をトリミン
グすることにより、所定の規格内に調整して収めるため
の回路を必要としている。
このトリミングは、一度製造工程中において設定され
ると、固定され、集積回路の応用動作中においては再調
整することは不可能であり、永久に変化してはならない
性質のものである。従って、トリミングに対しては、誤
動作のない高信頼性の回路が要求される。
ると、固定され、集積回路の応用動作中においては再調
整することは不可能であり、永久に変化してはならない
性質のものである。従って、トリミングに対しては、誤
動作のない高信頼性の回路が要求される。
第３図は、従来のコード設定回路の一例の回路図であ
る。第３図に示されるように、本従来例は、トリミング
コード設定回路が３個含まれている場合の一例で、電源
電圧VDDに対応して、ＰチャネルMOSトランジスタ28〜31
と、定電流源32と、インバータ33〜33と、薄膜抵抗36〜
38とを備えて構成されており、ＰチャネルMOSトランジ
スタ29および薄膜抵抗36を含む回路、ＰチャネルMOSト
ランジスタ30および薄膜抵抗37を含む回路、およびＰチ
ャネルMOSトランジスタ31および薄膜抵抗38を含む回路
は、それぞれトリミングコード設定回路を形成してい
る。
る。第３図に示されるように、本従来例は、トリミング
コード設定回路が３個含まれている場合の一例で、電源
電圧VDDに対応して、ＰチャネルMOSトランジスタ28〜31
と、定電流源32と、インバータ33〜33と、薄膜抵抗36〜
38とを備えて構成されており、ＰチャネルMOSトランジ
スタ29および薄膜抵抗36を含む回路、ＰチャネルMOSト
ランジスタ30および薄膜抵抗37を含む回路、およびＰチ
ャネルMOSトランジスタ31および薄膜抵抗38を含む回路
は、それぞれトリミングコード設定回路を形成してい
る。
第３図において、ＰチャネルMOSトランジスタ30およ
び薄膜抵抗37により形成されるトリミングコード設定回
路の動作について説明する。他のトリミングコード設定
回路についても、その動作については全く同様である。
び薄膜抵抗37により形成されるトリミングコード設定回
路の動作について説明する。他のトリミングコード設定
回路についても、その動作については全く同様である。
ＰチャネルMOSトランジスタ30は、ＰチャネルMOSトラ
ンジスタ28とミラー接続されており、定電流源32により
決定される定電流I0を流そうとする。従って、Ｐチャネ
ルMOSトランジスタ30と薄膜抵抗37から成るレシオ回路
が形成される。ここで、薄膜抵抗37を切断されていない
時点においては、ＰチャネルMOSトランジスタ30のON抵
抗に比較して薄膜抵抗37の抵抗値が小さいために、前記
レシオ回路の出力点、即ちＰチャネルMOSトランジスタ3
0と薄膜抵抗37とが接続される節点は、インバータ34の
論理しきい値以下の電位に低下する。従って、インバー
タ34からは高レベルの電位が出力される。
ンジスタ28とミラー接続されており、定電流源32により
決定される定電流I0を流そうとする。従って、Ｐチャネ
ルMOSトランジスタ30と薄膜抵抗37から成るレシオ回路
が形成される。ここで、薄膜抵抗37を切断されていない
時点においては、ＰチャネルMOSトランジスタ30のON抵
抗に比較して薄膜抵抗37の抵抗値が小さいために、前記
レシオ回路の出力点、即ちＰチャネルMOSトランジスタ3
0と薄膜抵抗37とが接続される節点は、インバータ34の
論理しきい値以下の電位に低下する。従って、インバー
タ34からは高レベルの電位が出力される。
次に、薄膜抵抗37が切断された場合には、Ｐチャネル
MOSトランジスタ30により、前記レシオ回路の出力はイ
ンバータ34の論理しきい値よりも電位が高くなり、従っ
て、インバータ34からは低レベルの電位が出力される。
即ち、薄膜抵抗が切断されるか否かによって、トリミン
グコードの設定が可能となる。なお、薄膜の切断は、通
常、この薄膜抵抗とＰチャネルMOSトランジスタとの節
点から、アルミニウム等によるパッドを取出し、このパ
ッドを通して、テスタ等によるウェハー検査工程におい
て、切断しようとする薄膜抵抗に電圧を印加し、電流を
流して溶断している。また、他の方法としては、レーザ
ーにより、所望の薄膜抵抗を熱的に切断することも行わ
れている。
MOSトランジスタ30により、前記レシオ回路の出力はイ
ンバータ34の論理しきい値よりも電位が高くなり、従っ
て、インバータ34からは低レベルの電位が出力される。
即ち、薄膜抵抗が切断されるか否かによって、トリミン
グコードの設定が可能となる。なお、薄膜の切断は、通
常、この薄膜抵抗とＰチャネルMOSトランジスタとの節
点から、アルミニウム等によるパッドを取出し、このパ
ッドを通して、テスタ等によるウェハー検査工程におい
て、切断しようとする薄膜抵抗に電圧を印加し、電流を
流して溶断している。また、他の方法としては、レーザ
ーにより、所望の薄膜抵抗を熱的に切断することも行わ
れている。
なお、上述のように、ＰチャネルMOSトランジスタ29
および薄膜抵抗36より成るトリミングコード回路、およ
びＰチャネルMOSトランジスタ31および薄膜抵抗38より
成るトリミングコード回路の動作についても、上記と全
く同様である。
および薄膜抵抗36より成るトリミングコード回路、およ
びＰチャネルMOSトランジスタ31および薄膜抵抗38より
成るトリミングコード回路の動作についても、上記と全
く同様である。
上述した従来のコード設定回路においては、前述のよ
うに、一旦トリミングされた当該回路に対しては、極め
て高い信頼性が要求されているが、薄膜抵抗における切
断状況が不完全であるものを、完全には除去することが
できないために、その高信頼性を維持することができ
ず、使用中の経年変化により、トリミングコードが変化
してしまい、回路不良となるという欠点がある。
うに、一旦トリミングされた当該回路に対しては、極め
て高い信頼性が要求されているが、薄膜抵抗における切
断状況が不完全であるものを、完全には除去することが
できないために、その高信頼性を維持することができ
ず、使用中の経年変化により、トリミングコードが変化
してしまい、回路不良となるという欠点がある。
本発明のコード設定回路は、ヒューズとして作用する
薄膜抵抗を用いて形成されるトリミングコード設定回路
を少なくとも１個以上含むコード設定回路において、前
記トリミングコード設定回路が容量、データラッチ回路
および前記薄膜抵抗を有して構成され、前記薄膜抵抗の
一端と前記容量の一端とが接続された接続ノードを有
し、前記容量は、電源ON時に充電され、前記電源OFF時
に蓄積されている電荷を前記薄膜抵抗を介して放電する
素子であり、前記データラッチ回路は、前記接続ノード
の電位をラッチする回路、であることを特徴とする。
薄膜抵抗を用いて形成されるトリミングコード設定回路
を少なくとも１個以上含むコード設定回路において、前
記トリミングコード設定回路が容量、データラッチ回路
および前記薄膜抵抗を有して構成され、前記薄膜抵抗の
一端と前記容量の一端とが接続された接続ノードを有
し、前記容量は、電源ON時に充電され、前記電源OFF時
に蓄積されている電荷を前記薄膜抵抗を介して放電する
素子であり、前記データラッチ回路は、前記接続ノード
の電位をラッチする回路、であることを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、従来例の場合と同様に、
３個のトリミングコード設定回路を含む場合の実施例で
あり、電源電圧VDDに対応して、ＰチャネルMOSトランジ
スタ１〜３と、インバータ４〜６と、データラッチ回路
７〜９と、容量10〜12と、薄膜抵抗13〜15とを備えて構
成されており、ＰチャネルMOSトランジスタ１、容量10
および薄膜抵抗13を含む回路、ＰチャネルMOSトランジ
スタ２、容量11および薄膜抵抗14を含む回路、およびＰ
チャネルMOSトランジスタ３、容量12および薄膜抵抗15
を含む回路は、それぞれトリミングコード設定回路を形
成している。
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、従来例の場合と同様に、
３個のトリミングコード設定回路を含む場合の実施例で
あり、電源電圧VDDに対応して、ＰチャネルMOSトランジ
スタ１〜３と、インバータ４〜６と、データラッチ回路
７〜９と、容量10〜12と、薄膜抵抗13〜15とを備えて構
成されており、ＰチャネルMOSトランジスタ１、容量10
および薄膜抵抗13を含む回路、ＰチャネルMOSトランジ
スタ２、容量11および薄膜抵抗14を含む回路、およびＰ
チャネルMOSトランジスタ３、容量12および薄膜抵抗15
を含む回路は、それぞれトリミングコード設定回路を形
成している。
第１図において、ＰチャネルMOSトランジスタ２、容
量11および薄膜抵抗14により形成されるトリミングコー
ド設定回路の動作について説明する。他のトリミングコ
ード設定回路についても、その動作については全く同様
である。
量11および薄膜抵抗14により形成されるトリミングコー
ド設定回路の動作について説明する。他のトリミングコ
ード設定回路についても、その動作については全く同様
である。
今、電源電圧VDDがONした時点においてのみ一定期間L
OWレベルに保持されるパワーON信号101が入力される
と、ＰチャネルMOSトランジスタ２は、このパワーON信
号101のゲート入力により制御されてON状態となり、容
量11に対する充電が行われ、節点Ａの電位はVDDとな
る。この時点においては、インバータ５からはLOWレベ
ルの電位が出力されている。その後、一定期間経過後に
おいて、パワーON信号101がHIGHレベルに転移すると、
ＰチャネルMOSトランジスタ２は、OFF状態となり、容量
11に蓄積された電荷は、薄膜抵抗14を経由して放電され
る。
OWレベルに保持されるパワーON信号101が入力される
と、ＰチャネルMOSトランジスタ２は、このパワーON信
号101のゲート入力により制御されてON状態となり、容
量11に対する充電が行われ、節点Ａの電位はVDDとな
る。この時点においては、インバータ５からはLOWレベ
ルの電位が出力されている。その後、一定期間経過後に
おいて、パワーON信号101がHIGHレベルに転移すると、
ＰチャネルMOSトランジスタ２は、OFF状態となり、容量
11に蓄積された電荷は、薄膜抵抗14を経由して放電され
る。
ここで、薄膜抵抗14が切断されていない場合を考え
る。例えば、容量11の容量値が100PF、薄膜抵抗14の抵
抗値が100Ωであるものとして、インバータ５の論理ス
レショルド電圧をVDD/3に設定するものとすると、イン
バータ５の出力は、容量11の放電が開始されてから、容
量11と薄膜抵抗14の時定数により決る時間が経過する時
点において、そのレベルが反転する。即ち、10ns後にお
いて、その出力はLOWレベルからHIGHレベルに移転す
る。
る。例えば、容量11の容量値が100PF、薄膜抵抗14の抵
抗値が100Ωであるものとして、インバータ５の論理ス
レショルド電圧をVDD/3に設定するものとすると、イン
バータ５の出力は、容量11の放電が開始されてから、容
量11と薄膜抵抗14の時定数により決る時間が経過する時
点において、そのレベルが反転する。即ち、10ns後にお
いて、その出力はLOWレベルからHIGHレベルに移転す
る。
ここで、放電開始、即ち、ＰチャネルMOSトランジス
タ２がOFF状態になってから100ns後において、インバー
タ５の出力をラッチするようなラッチ回路を用いれば、
容量11の容量値、薄膜抵抗14の抵抗値およびインバータ
５の論理スレショルド電圧等のばらつきを含めて考慮し
ても、或るマージンを持ってHIGHレベルをラッチするこ
とができる。本実施例においては、上述のインバータ５
の出力は、ラッチ信号102を介して、データラッチ回路
８によりラッチされる。
タ２がOFF状態になってから100ns後において、インバー
タ５の出力をラッチするようなラッチ回路を用いれば、
容量11の容量値、薄膜抵抗14の抵抗値およびインバータ
５の論理スレショルド電圧等のばらつきを含めて考慮し
ても、或るマージンを持ってHIGHレベルをラッチするこ
とができる。本実施例においては、上述のインバータ５
の出力は、ラッチ信号102を介して、データラッチ回路
８によりラッチされる。
逆に、薄膜抵抗14が切断された場合には、このタイミ
ングにおいてLOWレベルをラッチしなければならないこ
とになるが、切断不良の場合には、100ns以内にHIGHレ
ベルをラッチするためには、1kΩ以下のリーク抵抗にな
る必要があり、リーク抵抗自体より考えると、従来例に
比較して、500倍のマージンが得られることになる。
ングにおいてLOWレベルをラッチしなければならないこ
とになるが、切断不良の場合には、100ns以内にHIGHレ
ベルをラッチするためには、1kΩ以下のリーク抵抗にな
る必要があり、リーク抵抗自体より考えると、従来例に
比較して、500倍のマージンが得られることになる。
次に、本発明の第２の実施例について説明する。第２
図は、本発明の第２の実施例の回路図である。第２図に
示されるように、本実施例は、第１の実施例の場合と同
様に、３個のトリミングコード設定回路を含む場合の実
施例であり、電源電圧VDDに対応して、インバータ16〜1
8と、データラッチ回路19〜21と、容量22〜24と、薄膜
抵抗25〜27とを備えて構成されており、容量22および薄
膜抵抗25を含む回路、容量23および薄膜抵抗26を含む回
路、および容量24および薄膜抵抗27を含む回路は、それ
ぞれトリミングコード設定回路を形成している。
図は、本発明の第２の実施例の回路図である。第２図に
示されるように、本実施例は、第１の実施例の場合と同
様に、３個のトリミングコード設定回路を含む場合の実
施例であり、電源電圧VDDに対応して、インバータ16〜1
8と、データラッチ回路19〜21と、容量22〜24と、薄膜
抵抗25〜27とを備えて構成されており、容量22および薄
膜抵抗25を含む回路、容量23および薄膜抵抗26を含む回
路、および容量24および薄膜抵抗27を含む回路は、それ
ぞれトリミングコード設定回路を形成している。
第２図において、容量23および薄膜抵抗26により形成
されるトリミングコード設定回路の動作について説明す
る。他のトリミングコード設定回路についても、その動
作については全く同様である。
されるトリミングコード設定回路の動作について説明す
る。他のトリミングコード設定回路についても、その動
作については全く同様である。
電源電圧ONの時点においては、容量23と薄膜抵抗26の
接続点に対応する節点Ｂの電位は、一瞬容量分割により
決定されるが、容量23の容量値を、他の寄生容量の容量
値に比較して十分に大きくしておけば、略電源電圧VDD
電位に等しくなる。その後、薄膜抵抗26を介して容量23
は充電されるが、それ以降の動作については、前述の第
１の実施例の場合と全く同様であり、インバータ17の出
力は、ラッチ信号103を介して、データラッチ回路20に
ラッチされる。なお、本実施例においては、第１の実施
例の場合と異なり、ＰチャネルMOSトランジスタと、こ
のＰチャネルMOSトランジスタのゲートに入力されるパ
ワーON信号が不要となり、回路構成が著しく簡略化され
るという利点がある。
接続点に対応する節点Ｂの電位は、一瞬容量分割により
決定されるが、容量23の容量値を、他の寄生容量の容量
値に比較して十分に大きくしておけば、略電源電圧VDD
電位に等しくなる。その後、薄膜抵抗26を介して容量23
は充電されるが、それ以降の動作については、前述の第
１の実施例の場合と全く同様であり、インバータ17の出
力は、ラッチ信号103を介して、データラッチ回路20に
ラッチされる。なお、本実施例においては、第１の実施
例の場合と異なり、ＰチャネルMOSトランジスタと、こ
のＰチャネルMOSトランジスタのゲートに入力されるパ
ワーON信号が不要となり、回路構成が著しく簡略化され
るという利点がある。
以上説明したように、本発明は、導電性薄膜抵抗をヒ
ューズとして用いるコード設定回路に適用されて、切断
不完全なヒューズが存在しても、そのリーク電流による
誤動作に対するマージンを著しく大きくすることができ
るため、当該コード設定回路の信頼性を向上させること
ができるという効果がある。
ューズとして用いるコード設定回路に適用されて、切断
不完全なヒューズが存在しても、そのリーク電流による
誤動作に対するマージンを著しく大きくすることができ
るため、当該コード設定回路の信頼性を向上させること
ができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来例の回路図であ
る。 図において、１〜3,28〜31……ＰチャネルMOSトランジ
スタ、４〜6,16〜18,33〜35……インバータ、７〜9,19
〜21……データラッチ回路、10〜12,22〜24……容量、1
3〜15,25〜27,36〜38……薄膜抵抗、32……定電流源。
２の実施例の回路図、第３図は、従来例の回路図であ
る。 図において、１〜3,28〜31……ＰチャネルMOSトランジ
スタ、４〜6,16〜18,33〜35……インバータ、７〜9,19
〜21……データラッチ回路、10〜12,22〜24……容量、1
3〜15,25〜27,36〜38……薄膜抵抗、32……定電流源。
Claims (1)
- 【請求項１】ヒューズとして作用する膜薄抵抗を用いて
形成されるトリミングコード設定回路を、少なくとも１
個以上含むコード設定回路において、前記トリミングコ
ード設定回路が容量、データラッチ回路および前記薄膜
抵抗を有して構成され、 前記薄膜抵抗の一端と前記容量の一端とが接続された接
続ノードを有し、 前記容量は、電源ON時に充電され、前記電源OFF時に蓄
積されている電荷を前記薄膜抵抗を介して放電する素子
であり、 前記データラッチ回路は、前記接続ノードの電位をラッ
チする回路 であることを特徴とするコード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288940A JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288940A JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162661A JPH04162661A (ja) | 1992-06-08 |
| JP3070089B2 true JP3070089B2 (ja) | 2000-07-24 |
Family
ID=17736780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288940A Expired - Lifetime JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070089B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324173A (ja) * | 2006-05-30 | 2007-12-13 | Sanyo Electric Co Ltd | 電気回路 |
-
1990
- 1990-10-26 JP JP2288940A patent/JP3070089B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162661A (ja) | 1992-06-08 |
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