JP3186688B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置に関
し、特にラダー抵抗からの階調電圧の一つをデータ信号
に基づき選択するＲＯＭデコーダのリーク電流を精度よ
く測定可能にした液晶表示装置駆動用の集積回路装置に
関する。
し、特にラダー抵抗からの階調電圧の一つをデータ信号
に基づき選択するＲＯＭデコーダのリーク電流を精度よ
く測定可能にした液晶表示装置駆動用の集積回路装置に
関する。
【０００２】
【従来の技術】従来の液晶表示駆動用の半導体集積回路
装置は分割抵抗が直列接続されたラダー抵抗の両端と一
部の接続点に接続された複数端子にγ補正電源から電圧
を供給することにより、ラダー抵抗の両端を含む分割抵
抗の全接続点から階調電圧がＲＯＭデコーダのマトリッ
クス配置されたトランジスタを各行毎にソースとドレイ
ン間で直列接続したトランジスタ直列回路に供給される
と共に、半導体集積回路装置内の前段回路からのデータ
信号が上記トランジスタの各列毎に共通接続したゲート
に供給されることにより、トランジスタ直列回路の１つ
が選択されてオン状態となりこの直列回路が接続された
接続点の階調電圧がＲＯＭデコーダから半導体集積回路
装置内の次段回路に出力される構成となっている。ラダ
ー抵抗及びＲＯＭデコーダは通常、正極性階調電圧用と
負極性階調電圧用の２種類で構成されるが、ここでは詳
しい説明を省略する。
装置は分割抵抗が直列接続されたラダー抵抗の両端と一
部の接続点に接続された複数端子にγ補正電源から電圧
を供給することにより、ラダー抵抗の両端を含む分割抵
抗の全接続点から階調電圧がＲＯＭデコーダのマトリッ
クス配置されたトランジスタを各行毎にソースとドレイ
ン間で直列接続したトランジスタ直列回路に供給される
と共に、半導体集積回路装置内の前段回路からのデータ
信号が上記トランジスタの各列毎に共通接続したゲート
に供給されることにより、トランジスタ直列回路の１つ
が選択されてオン状態となりこの直列回路が接続された
接続点の階調電圧がＲＯＭデコーダから半導体集積回路
装置内の次段回路に出力される構成となっている。ラダ
ー抵抗及びＲＯＭデコーダは通常、正極性階調電圧用と
負極性階調電圧用の２種類で構成されるが、ここでは詳
しい説明を省略する。
【０００３】上記構成の半導体集積回路装置の特性選別
又は特性検査において、ＲＯＭデコーダ内のトランジス
タのリーク電流を測定するとき、γ補正電源電圧を供給
する複数端子に電流計を介して同一テスト電圧を供給
し、この状態で例えばＲＯＭデコーダの各行のトランジ
スタ直列回路をテスト用データ信号により順次１行ずつ
オン動作させることによりオン状態のトランジスタのソ
ース・ドレインとバックゲート間及びゲートとソース間
のリーク電流、並びにオフ状態のトランジスタのソース
とバックゲート間のリーク電流を一括して電流計で測定
している。
又は特性検査において、ＲＯＭデコーダ内のトランジス
タのリーク電流を測定するとき、γ補正電源電圧を供給
する複数端子に電流計を介して同一テスト電圧を供給
し、この状態で例えばＲＯＭデコーダの各行のトランジ
スタ直列回路をテスト用データ信号により順次１行ずつ
オン動作させることによりオン状態のトランジスタのソ
ース・ドレインとバックゲート間及びゲートとソース間
のリーク電流、並びにオフ状態のトランジスタのソース
とバックゲート間のリーク電流を一括して電流計で測定
している。
【０００４】
【発明が解決しようとする課題】ところで、上記の半導
体集積回路装置の各ＲＯＭデコーダ内のトランジスタの
リーク電流を測定するとき、本来γ補正電源電圧が供給
される端子に接続された接続点に直接接続された行のト
ランジスタ直列回路には直接テスト電圧が供給されるた
め分割抵抗を介さずにリーク電流を検出できるが、他の
行のトランジスタ直列回路にはそれらの接続点から分割
抵抗を介してテスト電圧が供給されるため、これらの行
のトランジスタで検出されるリーク電流は実際より低く
なり精度高い特性選別又は特性検査ができないという問
題があった。本発明は上記問題点に鑑みてなされたもの
であり、ＲＯＭデコーダ内のリーク電流を測定すると
き、各分割抵抗を短絡する手段を設けることにより正し
い測定が可能となる半導体集積回路装置を提供すること
を目的とする。
体集積回路装置の各ＲＯＭデコーダ内のトランジスタの
リーク電流を測定するとき、本来γ補正電源電圧が供給
される端子に接続された接続点に直接接続された行のト
ランジスタ直列回路には直接テスト電圧が供給されるた
め分割抵抗を介さずにリーク電流を検出できるが、他の
行のトランジスタ直列回路にはそれらの接続点から分割
抵抗を介してテスト電圧が供給されるため、これらの行
のトランジスタで検出されるリーク電流は実際より低く
なり精度高い特性選別又は特性検査ができないという問
題があった。本発明は上記問題点に鑑みてなされたもの
であり、ＲＯＭデコーダ内のリーク電流を測定すると
き、各分割抵抗を短絡する手段を設けることにより正し
い測定が可能となる半導体集積回路装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の集積回路装置
は、所定個数の抵抗を直列接続し、抵抗の少なくとも１
個の接続点に補正電源電圧を供給し、全接続点に階調電
圧を生成するラダー抵抗と、データ信号を供給し、ラダ
ー抵抗からの前記階調電圧の１つを選択するＲＯＭデコ
ーダと、ＲＯＭデコーダのリーク電流を測定するテスト
回路とを具備する集積回路装置であって、テスト回路が
リーク電流の測定時に所定個数の各抵抗を短絡する短絡
手段を有する。上記短絡手段は、具体的には所定個数の
各抵抗に並列に設けられたトランジスタを含む。また、
上記ＲＯＭデコーダは、具体的にはマトリックス配置さ
れたエンハンスメント形トランジスタとデプレッション
形トランジスタとを含み、各行は隣接するエンハンスメ
ント形トランジスタとデプレッション形トランジスタと
の２個を１対とする複数対によるトランジスタ直列回路
を有し、トランジスタ直列回路の各一端はラダー抵抗の
各接続点に接続され、各他端は共通接続され後段回路に
接続されると共に、各列はトランジスタゲートが共通接
続され、奇数列にデータ信号及び偶数列にデータ信号の
反転信号が供給される。また、液晶表示パネルの各液晶
素子には正極性電圧と負極性電圧を交互に印加する必要
があり、本発明の集積回路装置は具体的には液晶駆動用
補正電源電圧が高電圧と低電圧とを有し、ラダー抵抗が
高電圧の供給により階調電圧が正極性の階調電圧となる
第１ラダー抵抗と低電圧の供給により階調電圧が負極性
の階調電圧となる第２ラダー抵抗とを有し、ＲＯＭデコ
ーダが正極性の階調電圧を選択するＰ型ＲＯＭデコーダ
と負極性の階調電圧を選択するＮ型ＲＯＭデコーダとを
有し、トランジスタが第１ラダー抵抗に設けられたＰ型
トランジスタと第２ラダー抵抗に設けられたＮ型トラン
ジスタとを有する。例えば、６４個の階調電圧の１つを
選択する場合、上記のラダー抵抗に含まれる抵抗の個数
は６３個であり、ＲＯＭデコーダのマトリックス配置の
行数は６４個で列数は１２個であり、データ信号は６ビ
ット信号が供給される。
は、所定個数の抵抗を直列接続し、抵抗の少なくとも１
個の接続点に補正電源電圧を供給し、全接続点に階調電
圧を生成するラダー抵抗と、データ信号を供給し、ラダ
ー抵抗からの前記階調電圧の１つを選択するＲＯＭデコ
ーダと、ＲＯＭデコーダのリーク電流を測定するテスト
回路とを具備する集積回路装置であって、テスト回路が
リーク電流の測定時に所定個数の各抵抗を短絡する短絡
手段を有する。上記短絡手段は、具体的には所定個数の
各抵抗に並列に設けられたトランジスタを含む。また、
上記ＲＯＭデコーダは、具体的にはマトリックス配置さ
れたエンハンスメント形トランジスタとデプレッション
形トランジスタとを含み、各行は隣接するエンハンスメ
ント形トランジスタとデプレッション形トランジスタと
の２個を１対とする複数対によるトランジスタ直列回路
を有し、トランジスタ直列回路の各一端はラダー抵抗の
各接続点に接続され、各他端は共通接続され後段回路に
接続されると共に、各列はトランジスタゲートが共通接
続され、奇数列にデータ信号及び偶数列にデータ信号の
反転信号が供給される。また、液晶表示パネルの各液晶
素子には正極性電圧と負極性電圧を交互に印加する必要
があり、本発明の集積回路装置は具体的には液晶駆動用
補正電源電圧が高電圧と低電圧とを有し、ラダー抵抗が
高電圧の供給により階調電圧が正極性の階調電圧となる
第１ラダー抵抗と低電圧の供給により階調電圧が負極性
の階調電圧となる第２ラダー抵抗とを有し、ＲＯＭデコ
ーダが正極性の階調電圧を選択するＰ型ＲＯＭデコーダ
と負極性の階調電圧を選択するＮ型ＲＯＭデコーダとを
有し、トランジスタが第１ラダー抵抗に設けられたＰ型
トランジスタと第２ラダー抵抗に設けられたＮ型トラン
ジスタとを有する。例えば、６４個の階調電圧の１つを
選択する場合、上記のラダー抵抗に含まれる抵抗の個数
は６３個であり、ＲＯＭデコーダのマトリックス配置の
行数は６４個で列数は１２個であり、データ信号は６ビ
ット信号が供給される。
【０００６】
【実施の形態】以下、本発明の１実施例について、６４
階調用を図１乃至図３を参照して説明する。本発明の液
晶表示駆動用の半導体集積回路装置は図１に示すように
γ補正電源電圧Ｖ１〜Ｖ１０（Ｖ１＞…＞Ｖ５＞Ｖ６＞
…＞Ｖ１０）の高電圧Ｖ１〜Ｖ５を端子Ｖ１〜Ｖ５（高
電圧と同一記号で表す）に供給し正極性の６４階調電圧
ＶＰ１〜ＶＰ６４が生成される第１ラダー抵抗１と低電
圧Ｖ６〜Ｖ１０を端子Ｖ６〜Ｖ１０（低電圧と同一記号
で表す）に供給し負極性の６４階調電圧ＶＮ１〜ＶＮ６
４が生成される第２ラダー抵抗２と、第１ラダー抵抗１
に接続され正極性の階調電圧の一つがデータ信号により
選択されるＰ型ＲＯＭデコーダ３と、第２ラダー抵抗２
に接続され負極性の階調電圧の一つが選択されるＮ型Ｒ
ＯＭデコーダ４と、特性選別又は特性検査のとき各ＲＯ
Ｍデコーダ３，４内のリーク電流を測定可能にするテス
ト回路５とを有している。例えば、液晶表示パネルのデ
ータ線２４０本に対応する半導体集積回路装置で、各Ｒ
ＯＭデコーダ３，４の出力をＮ（＝奇数）番目のデータ
線と（Ｎ＋１）（＝偶数）番目のデータ線とに交互に供
給する場合は、各ＲＯＭデコーダ３，４は１２０個ずつ
で構成される。
階調用を図１乃至図３を参照して説明する。本発明の液
晶表示駆動用の半導体集積回路装置は図１に示すように
γ補正電源電圧Ｖ１〜Ｖ１０（Ｖ１＞…＞Ｖ５＞Ｖ６＞
…＞Ｖ１０）の高電圧Ｖ１〜Ｖ５を端子Ｖ１〜Ｖ５（高
電圧と同一記号で表す）に供給し正極性の６４階調電圧
ＶＰ１〜ＶＰ６４が生成される第１ラダー抵抗１と低電
圧Ｖ６〜Ｖ１０を端子Ｖ６〜Ｖ１０（低電圧と同一記号
で表す）に供給し負極性の６４階調電圧ＶＮ１〜ＶＮ６
４が生成される第２ラダー抵抗２と、第１ラダー抵抗１
に接続され正極性の階調電圧の一つがデータ信号により
選択されるＰ型ＲＯＭデコーダ３と、第２ラダー抵抗２
に接続され負極性の階調電圧の一つが選択されるＮ型Ｒ
ＯＭデコーダ４と、特性選別又は特性検査のとき各ＲＯ
Ｍデコーダ３，４内のリーク電流を測定可能にするテス
ト回路５とを有している。例えば、液晶表示パネルのデ
ータ線２４０本に対応する半導体集積回路装置で、各Ｒ
ＯＭデコーダ３，４の出力をＮ（＝奇数）番目のデータ
線と（Ｎ＋１）（＝偶数）番目のデータ線とに交互に供
給する場合は、各ＲＯＭデコーダ３，４は１２０個ずつ
で構成される。
【０００７】第１ラダー抵抗１は分割抵抗ＲＰ１〜ＲＰ
６３が直列接続されて成り、第１ラダー抵抗１の両端Ｐ
Ｐ１、ＰＰ６４と分割抵抗間の接続点ＰＰ２〜ＰＰ６３
を有し、例えば端子Ｖ１が両端の一方の端ＰＰ１に、Ｖ
２がＰＰ９、Ｖ３がＰＰ３３、Ｖ４がＰＰ５７、Ｖ５が
両端の他方の端ＰＰ６４に接続され、両端を含む接続点
ＰＰ１〜ＰＰ６４から正極性の６４階調電圧ＶＰ１〜Ｖ
Ｐ６４が出力され、同様に第２ラダー抵抗２は分割抵抗
ＲＮ１〜ＲＮ６３が直列接続されて成り、ラダー抵抗の
両端ＰＮ１、ＰＮ６４と分割抵抗間の接続点ＰＮ２〜Ｐ
Ｎ６３を有し、例えば端子Ｖ６が両端の一方の端ＰＮ６
４に、Ｖ７がＰＮ５７、Ｖ８がＰＮ３３、Ｖ９がＰＮ
９、Ｖ１０が両端の他方の端ＰＮ１に接続され、両端を
含む接続点ＰＮ１〜ＰＮ６４から負極性の６４階調電圧
ＶＮ１〜ＶＮ６４が出力される。
６３が直列接続されて成り、第１ラダー抵抗１の両端Ｐ
Ｐ１、ＰＰ６４と分割抵抗間の接続点ＰＰ２〜ＰＰ６３
を有し、例えば端子Ｖ１が両端の一方の端ＰＰ１に、Ｖ
２がＰＰ９、Ｖ３がＰＰ３３、Ｖ４がＰＰ５７、Ｖ５が
両端の他方の端ＰＰ６４に接続され、両端を含む接続点
ＰＰ１〜ＰＰ６４から正極性の６４階調電圧ＶＰ１〜Ｖ
Ｐ６４が出力され、同様に第２ラダー抵抗２は分割抵抗
ＲＮ１〜ＲＮ６３が直列接続されて成り、ラダー抵抗の
両端ＰＮ１、ＰＮ６４と分割抵抗間の接続点ＰＮ２〜Ｐ
Ｎ６３を有し、例えば端子Ｖ６が両端の一方の端ＰＮ６
４に、Ｖ７がＰＮ５７、Ｖ８がＰＮ３３、Ｖ９がＰＮ
９、Ｖ１０が両端の他方の端ＰＮ１に接続され、両端を
含む接続点ＰＮ１〜ＰＮ６４から負極性の６４階調電圧
ＶＮ１〜ＶＮ６４が出力される。
【０００８】Ｐ型ＲＯＭデコーダ３は、図２に示すよう
に、６４行と１２列で所定位置にマトリックス配置され
たＰチャネルエンハンスメント形トランジスタ６とＰチ
ャネルデプレッション形トランジスタ７（常時オン状
態）とを有し、各行はトランジスタ６とトランジスタ７
（常時オン状態）とがトランジスタ６のドレイン及びト
ランジスタ７のソース又はトランジスタ６のソース及び
トランジスタ７のドレインで直列接続されたものを一対
としてそれらが更に６対組み合わされトランジスタ直列
回路８が構成されている。各トランジスタ直列回路８の
トランジスタ６又は７のゲートは各列毎に共通接続され
ている。各トランジスタ直列回路８の一端側である第１
列目のトランジスタ６又は７のソースは第１ラダー抵抗
１の接続点ＰＰ１〜ＰＰ６４にそれぞれ接続されてい
る。各トランジスタ直列回路８の他端側である第１２列
目のトランジスタ６又は７のドレインは共通接続され、
正極性出力電圧が次段の回路に出力される。各トランジ
スタ直列回路８のトランジスタ６又は７のゲートの入力
は各列毎に各制御端子ＤＡ１，ＤＡ１バー，ＤＢ１，
…，ＤＦ１，ＤＦ１バーから供給される。各トランジス
タ６，７のバックゲートは共通接続され電源電圧ＶＤＤ
（Ｖ１＜ＶＤＤ）に接続される。
に、６４行と１２列で所定位置にマトリックス配置され
たＰチャネルエンハンスメント形トランジスタ６とＰチ
ャネルデプレッション形トランジスタ７（常時オン状
態）とを有し、各行はトランジスタ６とトランジスタ７
（常時オン状態）とがトランジスタ６のドレイン及びト
ランジスタ７のソース又はトランジスタ６のソース及び
トランジスタ７のドレインで直列接続されたものを一対
としてそれらが更に６対組み合わされトランジスタ直列
回路８が構成されている。各トランジスタ直列回路８の
トランジスタ６又は７のゲートは各列毎に共通接続され
ている。各トランジスタ直列回路８の一端側である第１
列目のトランジスタ６又は７のソースは第１ラダー抵抗
１の接続点ＰＰ１〜ＰＰ６４にそれぞれ接続されてい
る。各トランジスタ直列回路８の他端側である第１２列
目のトランジスタ６又は７のドレインは共通接続され、
正極性出力電圧が次段の回路に出力される。各トランジ
スタ直列回路８のトランジスタ６又は７のゲートの入力
は各列毎に各制御端子ＤＡ１，ＤＡ１バー，ＤＢ１，
…，ＤＦ１，ＤＦ１バーから供給される。各トランジス
タ６，７のバックゲートは共通接続され電源電圧ＶＤＤ
（Ｖ１＜ＶＤＤ）に接続される。
【０００９】Ｎ型ＲＯＭデコーダ４は、図３に示すよう
に、６４行と１２列で所定位置にマトリックス配置され
たＮチャネルエンハンスメント形トランジスタ９とＮチ
ャネルデプレッション形トランジスタ１０（常時オン状
態）とを有し、各行はトランジスタ９とトランジスタ１
０（常時オン状態）とがトランジスタ９のドレイン及び
トランジスタ１０のソース又はトランジスタ９のソース
及びトランジスタ１０のドレインで直列接続されたもの
を一対としてそれらが更に６対組み合わされトランジス
タ直列回路１１が構成されている。各トランジスタ直列
回路１１のトランジスタ９又は１０のゲートは各列毎に
共通接続されている。各トランジスタ直列回路１１の一
端側である第１列目のトランジスタ９又は１０のソース
は第２ラダー抵抗２の接続点ＰＮ１〜ＰＮ６４にそれぞ
れ接続されている。各トランジスタ直列回路１１の他端
側である第１２列目のトランジスタ９又は１０のドレイ
ンは共通接続され、負極性出力電圧が次段の回路に出力
される。各トランジスタ直列回路１１のトランジスタ９
又は１０のゲートの入力は各列毎に各制御端子ＤＡ２，
ＤＡ２バー，ＤＢ２，…，ＤＦ２，ＤＦ２バーから供給
される。各トランジスタ９，１０のバックゲートは共通
接続され電源電圧ＶＤＤ（Ｖ１０＞ＶＳＳ）に接続され
る。
に、６４行と１２列で所定位置にマトリックス配置され
たＮチャネルエンハンスメント形トランジスタ９とＮチ
ャネルデプレッション形トランジスタ１０（常時オン状
態）とを有し、各行はトランジスタ９とトランジスタ１
０（常時オン状態）とがトランジスタ９のドレイン及び
トランジスタ１０のソース又はトランジスタ９のソース
及びトランジスタ１０のドレインで直列接続されたもの
を一対としてそれらが更に６対組み合わされトランジス
タ直列回路１１が構成されている。各トランジスタ直列
回路１１のトランジスタ９又は１０のゲートは各列毎に
共通接続されている。各トランジスタ直列回路１１の一
端側である第１列目のトランジスタ９又は１０のソース
は第２ラダー抵抗２の接続点ＰＮ１〜ＰＮ６４にそれぞ
れ接続されている。各トランジスタ直列回路１１の他端
側である第１２列目のトランジスタ９又は１０のドレイ
ンは共通接続され、負極性出力電圧が次段の回路に出力
される。各トランジスタ直列回路１１のトランジスタ９
又は１０のゲートの入力は各列毎に各制御端子ＤＡ２，
ＤＡ２バー，ＤＢ２，…，ＤＦ２，ＤＦ２バーから供給
される。各トランジスタ９，１０のバックゲートは共通
接続され電源電圧ＶＤＤ（Ｖ１０＞ＶＳＳ）に接続され
る。
【００１０】テスト回路５は、図１に示すように、各Ｒ
ＯＭデコーダ３，４内のリーク電流を測定するとき各分
割抵抗を短絡する短絡手段として各分割抵抗ＲＰ１〜Ｒ
Ｐ６３に並列接続されたＰ型トランジスタ１２と、各分
割抵抗ＲＮ１〜ＲＮ６３に並列接続されたＮ型トランジ
スタ１３とを有すると共に、Ｎ型トランジスタ１３の共
通接続されたゲートに接続されたインバータ１４と、Ｐ
型トランジスタ１２の共通接続されたゲートとインバー
タ１４の入力に接続されたテスト回路の有効／無効の切
換端子ＳＴとを含んでいる。
ＯＭデコーダ３，４内のリーク電流を測定するとき各分
割抵抗を短絡する短絡手段として各分割抵抗ＲＰ１〜Ｒ
Ｐ６３に並列接続されたＰ型トランジスタ１２と、各分
割抵抗ＲＮ１〜ＲＮ６３に並列接続されたＮ型トランジ
スタ１３とを有すると共に、Ｎ型トランジスタ１３の共
通接続されたゲートに接続されたインバータ１４と、Ｐ
型トランジスタ１２の共通接続されたゲートとインバー
タ１４の入力に接続されたテスト回路の有効／無効の切
換端子ＳＴとを含んでいる。
【００１１】以上の構成の半導体集積回路装置を液晶表
示駆動用として使用する場合の動作を説明する。切換端
子ＳＴに切換信号“Ｌ（ロウレベル）”を供給するとＰ
型トランジスタ１２及びＮ型トランジスタ１３がオフ状
態となり、テスト回路５の動作が無効となり、使用可能
状態となる。γ補正電源電圧Ｖ１〜Ｖ１０を端子Ｖ１〜
Ｖ１０に供給すると、第１ラダー抵抗１から正極性の６
４階調電圧がＰ型ＲＯＭデコーダ３に供給されると共
に、第２ラダー抵抗２から負極性の６４階調電圧がＮ型
ＲＯＭデコーダ４に供給される。この状態でＰ型ＲＯＭ
デコーダ３の各制御端子ＤＡ１，ＤＡ１バー，ＤＢ１，
…，ＤＦ１，ＤＦ１バー（入力される信号も同一記号で
表す）及びＮ型ＲＯＭデコーダ４の各制御端子ＤＡ２，
ＤＡ２バー，ＤＢ２，…，ＤＦ２，ＤＦ２バー（入力さ
れる信号も同一記号で表す）に”Ｈ（ハイレベル）”又
は”Ｌ”の所定のデータ信号（ＤＡ２バー，…，ＤＦ２
バーはＤＡ２，…，ＤＦ２に対してそれぞれ反対の信号
（ＨならＬ，ＬならＨ））がそれぞれ与えられると各Ｒ
ＯＭデコーダ３，４の各トランジスタ直列回路８，１１
の内選択されたそれぞれ１つのトランジスタ直列回路
８，１１のトランジスタ６，９がすべてオン状態（トラ
ンジスタ７，１０は常時オン状態）となり、それらに与
えられている階調電圧が取り出される。尚、各ＲＯＭデ
コーダ３，４のトランジスタ６，９及び７，１０の個々
の配置は、上記のように各データ信号が各制御端子にそ
れぞれ与えられたとき、１つの階調電圧のみが選択され
るようにＲＯＭのコードを形成している。
示駆動用として使用する場合の動作を説明する。切換端
子ＳＴに切換信号“Ｌ（ロウレベル）”を供給するとＰ
型トランジスタ１２及びＮ型トランジスタ１３がオフ状
態となり、テスト回路５の動作が無効となり、使用可能
状態となる。γ補正電源電圧Ｖ１〜Ｖ１０を端子Ｖ１〜
Ｖ１０に供給すると、第１ラダー抵抗１から正極性の６
４階調電圧がＰ型ＲＯＭデコーダ３に供給されると共
に、第２ラダー抵抗２から負極性の６４階調電圧がＮ型
ＲＯＭデコーダ４に供給される。この状態でＰ型ＲＯＭ
デコーダ３の各制御端子ＤＡ１，ＤＡ１バー，ＤＢ１，
…，ＤＦ１，ＤＦ１バー（入力される信号も同一記号で
表す）及びＮ型ＲＯＭデコーダ４の各制御端子ＤＡ２，
ＤＡ２バー，ＤＢ２，…，ＤＦ２，ＤＦ２バー（入力さ
れる信号も同一記号で表す）に”Ｈ（ハイレベル）”又
は”Ｌ”の所定のデータ信号（ＤＡ２バー，…，ＤＦ２
バーはＤＡ２，…，ＤＦ２に対してそれぞれ反対の信号
（ＨならＬ，ＬならＨ））がそれぞれ与えられると各Ｒ
ＯＭデコーダ３，４の各トランジスタ直列回路８，１１
の内選択されたそれぞれ１つのトランジスタ直列回路
８，１１のトランジスタ６，９がすべてオン状態（トラ
ンジスタ７，１０は常時オン状態）となり、それらに与
えられている階調電圧が取り出される。尚、各ＲＯＭデ
コーダ３，４のトランジスタ６，９及び７，１０の個々
の配置は、上記のように各データ信号が各制御端子にそ
れぞれ与えられたとき、１つの階調電圧のみが選択され
るようにＲＯＭのコードを形成している。
【００１２】次に上記構成の半導体集積回路装置の特性
選別又は特性検査において、ＲＯＭデコーダ３，４内の
トランジスタ６，７，９，１０のリーク電流を測定する
ときの動作を説明する。切換端子ＳＴに切換信号“Ｈ”
を供給するとＰ型トランジスタ１２及びＮ型トランジス
タ１３がオン状態となり、各分割抵抗ＲＰ１〜ＲＰ６３
及び各分割抵抗ＲＮ１〜ＲＮ６３はこれらのトランジス
タ１２，１３により短絡されＰ型ＲＯＭデコーダ３の各
トランジスタ直列回路８は接続点ＰＰ１，ＰＰ９，ＰＰ
３３，ＰＰ５７，ＰＰ６４に直接接続され、Ｎ型ＲＯＭ
デコーダ４の各トランジスタ直列回路１１は接続点ＰＮ
１，ＰＮ９，ＰＮ３３，ＰＮ５７，ＰＮ６４に直接接続
されたことになる。従って、端子Ｖ１〜Ｖ５の少なくと
もどれか１つの端子に電流計を介してテスト電圧ＶＴＰ
を供給し、端子Ｖ６〜Ｖ１０の少なくともどれか１つの
端子に他の電流計を介してテスト電圧ＶＴＮを供給すれ
ば、各ＲＯＭデコーダ３，４の各トランジスタ直列回路
８，１１には直接テスト電圧ＶＴＰ，ＶＴＮが供給され
ることになり、各トランジスタ直列回路８，１１のトラ
ンジスタ６，７，９，１０のリーク電流を分割抵抗ＲＰ
１〜ＲＰ６３、ＲＮ１〜ＲＮ６３を介さずに各電流計で
一括測定でき、精度高い測定が可能となる。
選別又は特性検査において、ＲＯＭデコーダ３，４内の
トランジスタ６，７，９，１０のリーク電流を測定する
ときの動作を説明する。切換端子ＳＴに切換信号“Ｈ”
を供給するとＰ型トランジスタ１２及びＮ型トランジス
タ１３がオン状態となり、各分割抵抗ＲＰ１〜ＲＰ６３
及び各分割抵抗ＲＮ１〜ＲＮ６３はこれらのトランジス
タ１２，１３により短絡されＰ型ＲＯＭデコーダ３の各
トランジスタ直列回路８は接続点ＰＰ１，ＰＰ９，ＰＰ
３３，ＰＰ５７，ＰＰ６４に直接接続され、Ｎ型ＲＯＭ
デコーダ４の各トランジスタ直列回路１１は接続点ＰＮ
１，ＰＮ９，ＰＮ３３，ＰＮ５７，ＰＮ６４に直接接続
されたことになる。従って、端子Ｖ１〜Ｖ５の少なくと
もどれか１つの端子に電流計を介してテスト電圧ＶＴＰ
を供給し、端子Ｖ６〜Ｖ１０の少なくともどれか１つの
端子に他の電流計を介してテスト電圧ＶＴＮを供給すれ
ば、各ＲＯＭデコーダ３，４の各トランジスタ直列回路
８，１１には直接テスト電圧ＶＴＰ，ＶＴＮが供給され
ることになり、各トランジスタ直列回路８，１１のトラ
ンジスタ６，７，９，１０のリーク電流を分割抵抗ＲＰ
１〜ＲＰ６３、ＲＮ１〜ＲＮ６３を介さずに各電流計で
一括測定でき、精度高い測定が可能となる。
【００１３】次に具体的な測定方法について説明する。
例えば、端子Ｖ１に電流計を介してテスト電圧ＶＴＰを
供給し、端子Ｖ１０に他の電流計を介してテスト電圧Ｖ
ＴＮを供給した状態で、各ＲＯＭデコーダ３，４の第１
行目のトランジスタ直列回路８，１１がオン状態となる
ようにテストデータ信号を供給すると、第１行目のトラ
ンジスタ直列回路８，１１のトランジスタ６，７，９，
１０はすべてオン状態となり、このとき他の行のトラン
ジスタ直列回路８，１１は少なくとも１個のトランジス
タ６，９がオフ状態となっている。このときのリーク電
流の検出は、第１行目はすべてのトランジスタ６，７，
９，１０のオン状態のソース・ドレインとバックゲート
間及びゲートとソース間とのリーク電流が検出可能とな
り、他の行はオフ状態のトランジスタ６，９のうち接続
点側に一番近く接続されたトランジスタ６，９のオフ状
態のソースとバックゲート間のリーク電流と接続点とこ
のトランジスタ６，９間に接続されたトランジスタ６，
７，９，１０のオン状態のソース・ドレインとバックゲ
ート間及びゲートとソース間とのリーク電流が検出可能
となり、このとき発生したリーク電流が各電流計で一括
測定される。尚、液晶表示駆動用の半導体集積回路装置
の場合、ＲＯＭデコーダの出力は通常ボルテージフォロ
アに接続されるためオン状態のトランジスタ直列回路
８，１１にテスト電圧による定常的な電流は流れない。
以下、各トランジスタ直列回路８，１１がオン状態とな
るように順次テストデータ信号を供給していくと同様に
リーク電流が検出され、トランジスタ６，９のすべてに
おいてのオン状態及びオフ状態のリーク電流と、トラン
ジスタ７，１０のすべてにおいてのオン状態のリーク電
流が測定される。尚、各トランジスタ直列回路８，１１
のすべてを順次オン状態となるようにせず適数を抜き取
りで実施しても、ほぼ同様の精度でリーク電流を測定で
きテスト時間を短縮できる。
例えば、端子Ｖ１に電流計を介してテスト電圧ＶＴＰを
供給し、端子Ｖ１０に他の電流計を介してテスト電圧Ｖ
ＴＮを供給した状態で、各ＲＯＭデコーダ３，４の第１
行目のトランジスタ直列回路８，１１がオン状態となる
ようにテストデータ信号を供給すると、第１行目のトラ
ンジスタ直列回路８，１１のトランジスタ６，７，９，
１０はすべてオン状態となり、このとき他の行のトラン
ジスタ直列回路８，１１は少なくとも１個のトランジス
タ６，９がオフ状態となっている。このときのリーク電
流の検出は、第１行目はすべてのトランジスタ６，７，
９，１０のオン状態のソース・ドレインとバックゲート
間及びゲートとソース間とのリーク電流が検出可能とな
り、他の行はオフ状態のトランジスタ６，９のうち接続
点側に一番近く接続されたトランジスタ６，９のオフ状
態のソースとバックゲート間のリーク電流と接続点とこ
のトランジスタ６，９間に接続されたトランジスタ６，
７，９，１０のオン状態のソース・ドレインとバックゲ
ート間及びゲートとソース間とのリーク電流が検出可能
となり、このとき発生したリーク電流が各電流計で一括
測定される。尚、液晶表示駆動用の半導体集積回路装置
の場合、ＲＯＭデコーダの出力は通常ボルテージフォロ
アに接続されるためオン状態のトランジスタ直列回路
８，１１にテスト電圧による定常的な電流は流れない。
以下、各トランジスタ直列回路８，１１がオン状態とな
るように順次テストデータ信号を供給していくと同様に
リーク電流が検出され、トランジスタ６，９のすべてに
おいてのオン状態及びオフ状態のリーク電流と、トラン
ジスタ７，１０のすべてにおいてのオン状態のリーク電
流が測定される。尚、各トランジスタ直列回路８，１１
のすべてを順次オン状態となるようにせず適数を抜き取
りで実施しても、ほぼ同様の精度でリーク電流を測定で
きテスト時間を短縮できる。
【００１４】以上のように、ＲＯＭデコーダ３，４のリ
ーク電流を測定するときにラダー抵抗１，２の各分割抵
抗を短絡する手段として各分割抵抗に並列に短絡用トラ
ンジスタ１２，１３を設けたので、テスト電圧が各分割
抵抗を介さずに直接ＲＯＭデコーダ３，４のトランジス
タ直列回路８，１１に供給され、精度よいリーク電流の
測定が可能となる。尚、ＲＯＭデコーダは上述の実施例
に限定されることなく、ラダー抵抗からの階調電圧をデ
ータ信号により選択出力するものであればよい。
ーク電流を測定するときにラダー抵抗１，２の各分割抵
抗を短絡する手段として各分割抵抗に並列に短絡用トラ
ンジスタ１２，１３を設けたので、テスト電圧が各分割
抵抗を介さずに直接ＲＯＭデコーダ３，４のトランジス
タ直列回路８，１１に供給され、精度よいリーク電流の
測定が可能となる。尚、ＲＯＭデコーダは上述の実施例
に限定されることなく、ラダー抵抗からの階調電圧をデ
ータ信号により選択出力するものであればよい。
【００１５】
【発明の効果】本発明によれば、ＲＯＭデコーダのリー
ク電流を測定するときにラダー抵抗の各分割抵抗を短絡
する手段として各分割抵抗に並列に短絡用トランジスタ
を設けたので、テスト電圧が各分割抵抗を介さずに直接
ＲＯＭデコーダに供給され、精度よいリーク電流の測定
が可能となる。
ク電流を測定するときにラダー抵抗の各分割抵抗を短絡
する手段として各分割抵抗に並列に短絡用トランジスタ
を設けたので、テスト電圧が各分割抵抗を介さずに直接
ＲＯＭデコーダに供給され、精度よいリーク電流の測定
が可能となる。
【図１】 本発明の１実施例である半導体集積回路装置
の回路図。
の回路図。
【図２】 図１の回路装置のＰ型ＲＯＭデコーダの回路
図。
図。
【図３】 図１の回路装置のＮ型ＲＯＭデコーダの回路
図。
図。
１ 第１ラダー抵抗 ２ 第２ラダー抵抗 ３ Ｐ型ＲＯＭデコーダ ４ Ｎ型ＲＯＭデコーダ ５ テスト回路 ６ Ｐ型エンハンスメントトランジスタ ７ Ｐ型デプレッショントランジスタ ８ Ｐ型トランジスタ直列回路 ９ Ｎ型エンハンスメントトランジスタ １０ Ｎ型デプレッショントランジスタ １１ Ｎ型トランジスタ直列回路 １２ Ｐ型トランジスタ １３ Ｎ型トランジスタ １４ インバータ
Claims (5)
- 【請求項１】所定個数の抵抗を直列接続し、前記抵抗の
少なくとも１個の接続点に補正電源電圧を供給し、全接
続点に階調電圧を生成するラダー抵抗と、 データ信号を供給し、前記ラダー抵抗からの前記階調電
圧の１つを選択するＲＯＭデコーダと、前記ＲＯＭデコ
ーダのリーク電流を測定するテスト回路とを具備する集
積回路装置であって、 前記テスト回路が前記リーク電流の測定時に前記所定個
数の各抵抗を短絡する短絡手段を有する集積回路装置。 - 【請求項２】前記短絡手段が、前記所定個数の各抵抗に
並列接続したトランジスタを含む請求項１記載の集積回
路装置。 - 【請求項３】前記ＲＯＭデコーダがマトリックス配置さ
れたエンハンスメント形トランジスタとデプレッション
形トランジスタとを含み、各行は隣接する前記エンハン
スメント形トランジスタとデプレッション形トランジス
タとの２個を１対とする複数対によるトランジスタ直列
回路を有し、前記トランジスタ直列回路の各一端は前記
ラダー抵抗の各接続点に接続され、各他端は共通接続さ
れ後段回路に接続されると共に、各列はトランジスタゲ
ートが共通接続され、奇数列に前記データ信号及び偶数
列に前記データ信号の反転信号が供給される請求項１記
載の集積回路装置。 - 【請求項４】前記補正電源電圧が高電圧と低電圧とを有
し、前記ラダー抵抗が前記高電圧の供給により前記階調
電圧が正極性の階調電圧となる第１ラダー抵抗と前記低
電圧の供給により前記階調電圧が負極性の階調電圧とな
る第２ラダー抵抗とを有し、 前記ＲＯＭデコーダが前記正極性の階調電圧を選択する
Ｐ型ＲＯＭデコーダと負極性の階調電圧を選択するＮ型
ＲＯＭデコーダとを有し前記トランジスタが前記第１ラ
ダー抵抗に設けられたＰ型トランジスタと前記第２ラダ
ー抵抗に設けられたＮ型トランジスタとを有する請求項
２記載の集積回路装置。 - 【請求項５】前記所定個数が２のｎ乗−１個（ｎ：整
数）で、前記ラダー抵抗が２のｎ乗個の階調電圧を生成
し、前記ＲＯＭデコーダのマトリックス配置の行数が２
のｎ乗個で列数が２ｎ個であり、前記データ信号がｎビ
ット信号である請求項３記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958698A JP3186688B2 (ja) | 1998-03-19 | 1998-03-19 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958698A JP3186688B2 (ja) | 1998-03-19 | 1998-03-19 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11264855A JPH11264855A (ja) | 1999-09-28 |
| JP3186688B2 true JP3186688B2 (ja) | 2001-07-11 |
Family
ID=13407090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06958698A Expired - Fee Related JP3186688B2 (ja) | 1998-03-19 | 1998-03-19 | 集積回路装置 |
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| JP (1) | JP3186688B2 (ja) |
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|---|---|---|---|---|
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| JP2004157288A (ja) | 2002-11-06 | 2004-06-03 | Sharp Corp | 表示装置 |
| JP5035835B2 (ja) | 2007-03-01 | 2012-09-26 | ルネサスエレクトロニクス株式会社 | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
| JP2011038849A (ja) | 2009-08-07 | 2011-02-24 | Renesas Electronics Corp | 半導体集積回路 |
-
1998
- 1998-03-19 JP JP06958698A patent/JP3186688B2/ja not_active Expired - Fee Related
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