CN116990661A - 一种芯片测试系统及芯片测试方法 - Google Patents

Abstract

本申请实施例提供一种芯片测试系统及芯片测试方法，包括：控制器和引脚电子芯片；引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接控制器的不同管脚；引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；控制器，用于向驱动器管脚和有源负载管脚发送系统级测试SLT的数据，从比较器管脚读取SLT的果；控制器，还用于向驱动器管脚和有源负载管脚发送终测FT的数据，从比较器管脚读取FT的结果；控制器，用于通过SLT的结果和FT的结果判断被测芯片是否合格。本申请实施例提供的技术方案能够在一个测试站完成FT测试和SLT测试，降低测试站的数量。

Description

一种芯片测试系统及芯片测试方法

技术领域

本发明涉及芯片测试技术领域，特别涉及一种芯片测试系统及芯片测试方法。

背景技术

芯片封装后需要进行测试，一般需要分别进行终测(FT，Final Test)和系统级测试(SLT，System Level Test)，用来筛选不良的芯片产品，或对芯片进行分类。FT采用自动测试机(ATE，Automatic Test Equipment)，SLT采用系统级主板作为测试平台。

FT测试项目包括：接口功能测试和电性能测试，其中接口功能测试包括读写测试以及通信测试等；电性能测试包括输入输出高低电平以及开路短路测试。

SLT测试项目包括：接口功能测试，SLT测试更加贴近实际应用。

目前，芯片测试需要分别在两个不同的测试站进行FT和SLT，测试站数量较多。

发明内容

本发明实施例提供一种芯片测试系统及芯片测试方法，能够在一个测试站完成FT测试和SLT测试，降低测试站的数量。

第一方面，本申请实施例提供一种芯片测试系统，包括：控制器和引脚电子芯片PE；引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接控制器的不同管脚；引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；控制器，用于向驱动器管脚和有源负载管脚发送系统级测试SLT的数据，从比较器管脚读取SLT的果；控制器，还用于向驱动器管脚和有源负载管脚发送终测FT的数据，从比较器管脚读取FT的结果；控制器，用于通过SLT的结果和FT的结果判断被测芯片是否合格。

本申请实施例提供的芯片测试系统包括控制器和PE芯片，更加贴近系统应用，不需要占用两个不同的测试站可以在同一个测试站完成可以对被测芯片完成FT测试和SLT测试，从而减少测试测试站，有效降低测试成本。

一种可能的实现方式，引脚电子芯片的通信总线管脚连接控制器的通信总线管脚；控制器，还用于在发送测试数据之前，通过通信总线管脚向引脚电子芯片发送控制信号，控制信号用于设置引脚电子芯片的参数，使引脚电子芯片配合被测管脚的测试。

由于同一个被测管脚需要进行多种项目的测试，不同项目测试时，需要对PE芯片进行参数设置，因此，在控制器发送所述测试数据之前，控制器还用于通过通信总线SPI管脚向PE芯片发送控制信号，控制信号用于设置PE芯片的参数，使所述引脚电子芯片配合所述被测管脚的测试。

以下介绍几种具体测试的实现方式。

一种可能的实现方式，FT包括开路短路测试；控制器，具体用于在对被测管脚的上拉二极管进行开路短路测试时，控制信号用于设置引脚电子芯片的驱动器管脚为高电平和有源负载管脚为灌电流模式，使引脚电子芯片的输出管脚向被测管脚的上拉二极管灌入电流；从比较器管脚读取测试结果，通过测试结果判断被测管脚的上拉二极管是否出现开路或短路。

一种可能的实现方式，控制器，还用于在对被测管脚的上拉二极管进行开路短路测试时，控制信号用于设置引脚电子芯片的比较器的参考电压为高电平有效。

一种可能的实现方式，控制器，具体用于在对被测管脚的下拉二极管进行开路短路测试时，控制信号用于设置引脚电子芯片的驱动器管脚为高电平和有源负载管脚为拉电流模式，以使引脚电子芯片的输出管脚从被测管脚的下拉二极管拉出电流；从比较器管脚读取测试结果，通过测试结果判断被测管脚的下拉二极管是否出现开路或短路。

一种可能的实现方式，控制器，还用于在对被测管脚的下拉二极管进行开路短路测试时，控制信号用于设置引脚电子芯片的比较器的参考电压为低电平有效。

一种可能的实现方式，SLT包括串行通信测试；控制器，具体用于在对被测芯片进行串行通信测试时，控制信号用于设置有源负载管脚为灌电流模式；向驱动器管脚写入数据，从比较器管脚读取数据，当读取的数据与写入的数据一致时，被测芯片的串行通信测试成功。

下面以芯片测试系统包括至少三个引脚电子芯片为例进行介绍，每个引脚电子芯片用于测试被测芯片的一个管脚，三个引脚电子芯片对应三个被测管脚。本申请实施例不具体限定芯片测试系统包括的引脚电子芯片的数量。

一种可能的实现方式，被测芯片包括IO待测管脚和串行总线待测管脚，串行总线待测管脚包括数据线待测管脚和时钟线待测管脚；芯片测试系统至少包括三个引脚电子芯片：第一引脚电子芯片、第二引脚电子芯片和第三引脚电子芯片；

控制器包括数据线管脚和时钟线管脚；控制器的数据线管脚和时钟线管脚分别连接第一引脚电子芯片的驱动器管脚和第二引脚电子芯片的驱动器管脚；控制器的IO管脚连接第三引脚电子芯片的驱动器管脚；

第一引脚电子芯片的输出管脚、第二引脚电子芯片的输出管脚和第三引脚电子芯片的输出管脚分别连接被测芯片的数据线待测管脚、时钟线待测管脚和IO待测管脚。

一种可能的实现方式，被测芯片包括N个被测管脚，芯片测试系统包括N个引脚电子芯片；N个引脚电子芯片的输出端与N个被测管脚一一对应连接；N个引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接控制器的不同管脚；N为大于等于1的整数。本申请实施例不具体限定芯片测试系统同时测试一个被测芯片，还是测试多个被测芯片。

下面介绍芯片测试系统可以测试多个被测芯片的情况，即芯片测试系统包括很多引脚电子芯片，其中一部分用于测试第一被测芯片，另一部分用于测试第二被测芯片，应该理解，也可以同时测试三个及三个以上被测芯片。

一种可能的实现方式，芯片测试系统包括M个引脚电子芯片，M个引脚电子芯片中的N个引脚电子芯片用于连接第一被测芯片，M个引脚电子芯片中的M-N个引脚电子芯片用于连接第二被测芯片；M个引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接控制器的不同管脚；N为大于等于1的整数，M为大于N的整数。

一种可能的实现方式，当N大于等于2时，控制器，具体用于向被测芯片的未测试管脚对应的引脚电子芯片的驱动器管脚发送低电平，以使被测芯片的未测试管脚的电平均被拉低。即为了不影响测试结果，未测试管脚处于失效状态，即不工作。

一种可能的实现方式，还包括上位机；上位机，用于向控制器发送测试指令，测试指令包括系统级测试指令和终测测试指令中的至少一项。利用上位机可以触发测试的开始和结束，以及上位机可以根据测试结果进行后续操作。

一种可能的实现方式，芯片测试系统包括多个控制器；多个控制器中的每个控制器连接对应的引脚电子芯片；上位机，用于向多个控制器中的每个控制器发送测试指令。本申请实施例不限定控制器的数量，可以根据需要来设置，即控制器与引脚电子芯片可以一对一，也可以一对多。本申请实施例不具体限定芯片测试系统包括的控制器的数量，例如控制器为SOC，可以包括多个SOC，可以同时完成多个被测芯片的测试。

一种可能的实现方式，控制器为片上系统SOC。SOC包括通信接口和IO接口，不需要对SOC进行开发设计，SOC可以直接用软件来实现被测芯片的电性能测试，这样可以降低芯片测试系统的开发难度。例如，对于SLT测试，可以由SOC利用C语言函数就可以调用接口，测试实现很简单。

本申请实施例还提供一种芯片测试方法，包括：向引脚电子芯片的驱动器管脚和有源负载管脚发送SLT的数据；引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；从引脚电子芯片的比较器管脚读取SLT的结果；向驱动器管脚和有源负载管脚发送终测FT的数据，从比较器管脚读取FT的结果；通过SLT的结果和FT的结果判断被测芯片是否合格。

一种可能的实现方式，在发送测试数据之前，还包括：向引脚电子芯片的通信总线管脚发送控制信号，控制信号用于设置引脚电子芯片的参数，使引脚电子芯片配合被测管脚的测试。

附图说明

图1为本申请实施例提供的一种芯片测试系统的示意图；

图2为本申请实施例提供的另一种芯片测试系统的示意图；

图3为本申请实施例提供的又一种芯片测试系统的示意图；

图4为本申请实施例提供的再一种芯片测试系统的示意图；

图5为本申请实施例提供的又一种芯片测试系统的示意图；

图6为本申请实施例提供的一种芯片测试系统进行O/S测试的示意图；

图7为本申请实施例提供的另一种芯片测试系统进行O/S测试的示意图；

图8为本申请实施例提供的另一种芯片测试方法的流程图。

具体实施方式

本申请实施例不具体限定被测芯片的具体类型，本申请实施例提供的技术方案可以应用于任何出厂前需要测试的被测芯片。被测芯片需要测试的项目包括FT测试的项目和SLT测试的项目中的至少一项。本申请实施例提供的芯片测试系统，可以在一个测试站完成FT测试和SLT测试，不必在两个不同的测试站上分别进行FT测试和SLT测试，从而可以节省测试测试站。

为了使本领域技术人员更好地理解和实施本申请实施例提供的技术方案，下面先介绍相关的技术术语。

引脚电子(PE，Pin Electronics)是一种专用芯片，具有以下三个功能模块：1、驱动器(Driver)，作为数字驱动可以将数字信号转换输出，可以做电平调整，输出给被测芯片合适的信号电平。2、比较器(Comparator)，接收数字信号输入，设置高低电平，获取被测芯片的输入信号的电平。3、有源负载(Active Load)，提供灌电流、拉电流的能力，向被测芯片的管脚灌入电流或者从被测芯片的管脚拉出电流。

FT测试的电性能测试可以包括以下项目：输出高电平(VOH，Voltage of OutputHigh Level)、输出低电平(VOL，Voltage of Output Low Level)、输入高电平(VIH，Voltage of Input High Level)、输入低电平(VIL，Voltage of Input Low Level)、开路和短路(O/S，Opens/Shorts)。

本申请实施例提供的芯片测试系统不具体限定控制器的具体实现形式，本申请实施例提供的芯片测试系统中的控制器不限于片上系统(SOC，System On Chip)，也可以为MCU等其他处理器。

本申请实施例中以控制器为SOC为例进行介绍，由于SOC可以替代传统的数字向量发生器(Digital Vector Generator)来完成测试；数字向量发生器不具备成熟的接口协议，需要在例如现场可编程门阵列(FPGA，Field Programmable Gate Array)或专用集成电路(ASIC，Application Specific Integrated Circuit)的基础上来进行开发设计，从而使数字向量发生器能够实现对被测芯片的测试，例如根据被测芯片的通信协议来完成数字向量发生器的接口定义等，因此，用数字向量发生器完成被测芯片测试时，数字向量发生器的开发难度较大，而本申请实施例提供的芯片测试系统可以利用控制器搭配PE芯片，例如可以直接利用SOC的已有接口，包括通信接口和IO接口，不需要对SOC进行开发设计，SOC可以直接用软件来实现被测芯片的电性能测试，这样可以降低芯片测试系统的开发难度。例如，对于SLT测试，可以由SOC利用C语言函数就可以调用接口，测试实现很简单。

SOC，通常具备常规的双向二线制串行总线(I2C，Inter-Integrated Circuit)、通用异步收发传输器(UART，Universal Asynchronous Reciever/Transmitter)、通用型输入输出接口(GPIO，General-purpose input/output)、联合测试工作组(JTAG，Joint TestAction Group)、串行外设接口(SPI，Serial Peripheral Interface)等功能模块。

I2C为双向二线制同步串行总线，在连接于总线上的器件之间传送信息。包括SDA(串行数据线)和SCL(串行时钟线)两根双向I/O线。

SPI是一种高速全双工同步的通信总线，共四根线在芯片上占用四个管脚。

SOC的I2C以及SPI都可以在对被测芯片进行测试时直接使用，不需要进行开发设计。

为了使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请实施例作进一步详细的说明。

本申请实施例提供的芯片测试系统包括控制器和PE芯片。其中控制器直接连接PE芯片的引脚，PE芯片连接被测芯片，控制器可以控制PE芯片来完成对于被测芯片的FT测试和SLT测试。

参见图1，该图为本申请实施例提供的一种芯片测试系统的示意图。

本申请实施例提供的芯片测试系统，包括：控制器100和引脚电子PE芯片；

引脚电子PE芯片的通信总线管脚连接控制器100的通信总线管脚；本实施例中，以通信总线为SPI总线为例进行介绍，即控制器100的SPI管脚连接PE芯片的SPI管脚。图1中SPI仅是示意，实际产品中，SPI包括四根线，对应四个引脚。

引脚电子PE芯片的驱动器管脚D、有源负载管脚I/O和比较器管脚Hi/Lo分别连接控制器100的不同管脚；即PE芯片的D、I/O、Hi和Lo可以连接控制器100的四个不同的管脚，本申请实施例不具体限定控制器100的四个不同管脚的类型，例如可以为具有一定功能的管脚，也可以为普通的IO管脚，图1中以PE芯片的D连接控制器的SCL管脚，I/O、Hi和Lo分别连接控制器100的三个GPIO管脚为例，SCL管脚和GPIO管脚既可以作为信号输入管脚又可以作为信号输出管脚。

对于PE芯片，D和I/O为信号输入管脚，Hi和Lo为信号输出管脚。

引脚电子PE芯片的输出管脚用于连接被测芯片200的被测管脚；应该理解，被测芯片200可能包括多个被测管脚，为了方便理解和描述，图1中先以被测芯片200的一个被测管脚为例进行介绍，其中以被测芯片200的一个GPIO管脚作为被测管脚。

控制器100，还用于向驱动器管脚D和有源负载管脚I/O发送SLT的数据，从比较器管脚Hi和Lo读取SLT的结果；控制器100，还用于向驱动器管脚和有源负载管脚发送终测FT的数据，从比较器管脚读取FT的结果；通过SLT的结果和FT的结果判断被测芯片200是否合格。

由于同一个被测管脚需要进行多种项目的测试，不同项目测试时，需要对PE芯片进行参数设置，因此，在控制器100发送所述测试数据之前，控制器100，还用于通过通信总线SPI管脚向PE芯片发送控制信号，控制信号用于设置PE芯片的参数，使所述引脚电子芯片配合所述被测管脚的测试。

应该理解，PE芯片工作时，需要进行参数的初始化设置，以使PE芯片工作时完成一定的功能。控制器100可以通过SPI管脚来完成PE芯片的参数设置。

PE芯片的一种示意图可以参见图2，下面结合图2介绍控制器通过SPI设置PE芯片的参数。图2中未示出PE芯片的SPI管脚。例如，设置驱动器Driver的高电平VIH和低电平VIL，例如设置Driver的高电平VIH为3.3V，低电平VIL为0V。设置比较器(包括Hi比较器和Lo比较器两个比较器Comparators)的高电平参考值VOH和低电平参考值VOL，设置有源负载Load的工作模式为灌电流还是拉电流等。当Load为灌电流时，比较器的VOH和VOL与Load为拉电流时的不同。例如，Load为灌电流时，VOH和VOL分别设置为1.5V和0.2V。Load为拉电流时，VOH和VOL分别设置为-0.2V和-1.5V。图2中的IOL和IOH分别为工作低电压和工作高电压，VREF为参考电压。

控制器100通过SPI管脚实现对PE芯片的配置，控制PE芯片的驱动器、有源负载和比较器进行配合使用，实现被测芯片的相关参数测试。

SOC与PE之间通信方式一般是SPI接口，取决于PE芯片的接口。

本申请实施例提供的芯片测试系统可以直接完成SLT测试，更加贴近系统应用，其中控制器100可以接收上位机发送的测试指令，本申请实施例中以上位机为PC为例进行介绍，PC向控制器100发送测试指令，控制器100收到控制指令后，利用PE芯片完成对被测芯片200的测试，其中测试项目可以完成FT项目的测试，也可以完成SLT项目的测试。本申请实施例提供的芯片测试系统，包括控制器和PE芯片，不需要占用两个不同的测试站，可以在同一个测试站完成可以对被测芯片完成FT测试和SLT测试，从而减少测试测试站，有效降低测试成本。

另外，PE芯片还自带管脚精准测量单元(PPMU，Per-pin Parameter MeasurementUnit)。因此，利用PE芯片的PPMU还可以测试被测芯片的管脚漏电流。

本申请实施例不具体限定芯片测试系统同时测试的被测芯片的数量，可以同时对多个被测芯片进行测试，也可以仅对一个被测芯片进行测试，可以根据实际需要来设置。应该理解，当被测芯片数量较多时，可以增加PE芯片的数量。一般一个PE芯片可以完成一个被测管脚的测试，被测芯片有多个被测管脚需要测试时，则可以设置多个PE芯片，例如一个被测芯片有三个被测管脚，则需要设置三个PE芯片。

下面先介绍本申请实施例提供的芯片测试芯片同时对多个被测芯片进行测试的实现方式。

参见图3，该图为本申请实施例提供的又一种芯片测试系统的示意图。

本申请实施例提供的芯片测试系统，被测芯片包括N个被测管脚，芯片测试系统包括N个引脚电子芯片；N个引脚电子芯片的输出端与N个被测管脚一一对应连接；N个引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接控制器的不同管脚；N为大于等于1的整数。

本申请实施例提供的芯片测试系统还包括上位机；上位机，用于向控制发送测试指令，测试指令包括系统级测试指令和终测测试指令。

本申请实施例提供的芯片测试系统可以包括多个控制器，每个控制器可以完成一个被测芯片的测试，也可以一个控制器同时完成多个被测芯片的测试，本申请实施例不做具体限定。为了方便理解，下面以一个控制器完成一个被测芯片的测试为例。其中控制器以SOC为例，即该芯片测试系统包括上位机PC、第一控制器SOC1直至第N控制器SOCN，而且还包括每个控制器对应的N个PE芯片，即PE1、PE2至PEN。每个被测芯片对应N个PE芯片PE1、PE2至PEN。N为大于等于2的整数。另外，还可以理解，每个被测芯片的被测管脚的数量可以不同，对应地每个控制器对应的PE芯片的数量可以不同。

例如，第一被测芯片201包括N个被测管脚，每个被测管脚连接对应的一个PE，例如，第一被测芯片201包括N个被测管脚，N个被测管脚分别连接PE1的输出端至PEN的输出端。SOC1用于对第一被测芯片201进行测试。同理，第N被测芯片20N的N个被测管脚分别连接对应的N个PE的输出端，即连接对应的PE1的输出端、PE2的输出端至PEN的输出端。SOCN用于对第N被测芯片20N进行测试。

本实施例提供的芯片测试系统，包括多个控制器；多个控制器中的每个控制器均连接多个引脚电子芯片；上位机，用于向多个控制器中的每个控制器发送测试指令。应该理解，SOC1至SOCN均可以接收PC发送的测试指令，根据测试指令对对应的被测芯片进行测试。

图3中是以一个被测芯片对应一个控制器为例进行的介绍，下面介绍一个控制器对应多个被测芯片的实现方式。

参见图4，该图为本申请实施例提供的再一种芯片测试系统的示意图。

本实施例提供的芯片测试系统，以控制器可以同时完成两个被测芯片的测试为例进行介绍，应该理解，本申请实施例提供的芯片测试系统中一个控制器也可以同时完成更多个被测芯片的测试，例如三个被测芯片或者五个被测芯片等。

继续以控制器采用SOC为例，SOC可以接收PC发送的测试指令。SOC通过PE1、PE2至PEN实现对于第一被测芯片201的N个管脚进行测试。一般一个被测芯片包括多个被测管脚，因此，N为大于等于2的整数。同时，SOC还可以通过PEN+1、PEN+2至PEN+M实现对于第二被测芯片202的M个管脚进行测试，其中M为大于等于2的整数，M可以等于N，M也可以不等于N，即第一被测芯片201的被测管脚和第二被测芯片202的被测管脚的数量可以相等，也可以不相等。

下面结合附图详细介绍被测芯片的被测管脚被测试的过程。

参见图5，该图为本申请实施例提供的又一种芯片测试系统的示意图。

本申请实施例提供的芯片测试系统，被测芯片200包括IO待测管脚和串行总线待测管脚，串行总线以I2C为例。串行总线待测管脚包括数据线待测管脚和时钟线待测管脚，以图5中的数据线SDA管脚和时钟线SCL管脚为例；芯片测试系统至少包括三个引脚电子芯片：第一引脚电子芯片PE1、第二引脚电子芯片PE2和第三引脚电子芯片PE3。本申请实施例中以被测芯片200包括三个测试管脚为例进行介绍，其中功能测试以I2C通信的SDA管脚和SCL管脚为例，电性能测试以GPIO管脚为例。每个被测管脚对应一个PE芯片，三个被测管脚分别对应PE1、PE2和PE3。

控制器的数据线管脚和时钟线管脚分别连接第一引脚电子芯片的驱动器管脚和第二引脚电子芯片的驱动器管脚；控制器的IO管脚连接第三引脚电子芯片的驱动器管脚；即SOC的SCL管脚连接PE1芯片的D，SOC的SDA管脚连接PE2的D，SOC的一个GPIO管脚连接PE3的D。

第一引脚电子芯片PE1的输出管脚、第二引脚电子芯片PE2的输出管脚和第三引脚电子芯片PE3的输出管脚分别连接被测芯片200的数据线待测管脚(SDA)、时钟线待测管脚(SCL)和IO待测管脚(GPIO)。

PE1的SPI管脚、PE2的SPI管脚和PE3的SPI管脚均连接SOC的SPI管脚。

PE1的I/O、Hi和Lo分别连接SOC的不同GPIO管脚；PE2的I/O、Hi和Lo分别连接SOC的不同GPIO管脚；PE3的I/O、Hi和Lo分别连接SOC的不同GPIO管脚。

本申请实施例提供的芯片测试系统，当N大于等于2时，控制器，具体用于向被测芯片的未测试管脚对应的引脚电子芯片的驱动器管脚发送低电平，以使被测芯片的未测试管脚的电平均被拉低，目的是为了使未测试管脚的电平不影响被测试管脚的电平。例如，SOC先对被测芯片200的SCL管脚进行测试，则被测芯片200的未测试管脚SDA的电平和GPIO的电平均需要被拉低。SOC需要向被测芯片200的未测试管脚SDA和GPIO对应的PE2的D和PE3的D发送低电平，具体地，SOC的SDA向PE2的D发送低电平，SOC的GPIO向PE3的D发送低电平，从而使PE2输出低电平，即拉低被测芯片200的SDA；同理，使PE3输出低电平，拉低被测芯片200的GPIO。

FT包括短路测试和开路测试。由于每个被测管脚内部包括上拉二极管和下拉二极管，因此，对于被测管脚进行开路短路O/S测试时，需要分别对上拉二极管和下拉二极管进行O/S测试。其中O/S测试不必分别测试，可以一次性测试出是短路、开路还是正常。

首先介绍控制器对被测芯片的被测管脚的上拉二极管进行O/S测试。应该理解，被测芯片的每个被测管脚都需要进行O/S测试，例如图5中的SDA、SCL和GPIO均需要进行O/S测试。

参见图6，该图为本申请实施例提供的一种芯片测试系统进行O/S测试的示意图。

被测芯片200包括上拉二极管D1和下拉二极管D2，其中D1的阳极连接被测管脚，D1的阴极连接电源VDD，D2的阳极接地，D2的阴极连接被测管脚。

本申请实施例提供的芯片测试系统，控制器(以SOC为例)，具体用于在对被测管脚的上拉二极管D1进行开路短路O/S测试时，控制信号用于设置引脚电子PE芯片的驱动器管脚为高电平和有源负载管脚为灌电流模式，如图6所示，使引脚电子PE芯片的输出管脚向被测管脚的上拉二极管D1灌入电流，例如向被测芯片管脚灌入100uA电流，100uA仅是举例说明；箭头是指电流方向，为灌入D1。

SOC从比较器管脚读取测试结果，通过测试结果判断被测管脚的上拉二极管D1是否出现开路或短路。从图6中可以看出，由于D1的阳极连接被测管脚，D1的开路或短路状态直接影响被测管脚的电平高低，而且被测管脚连接两个比较器Hi和Lo的输入端，因此SOC可以从Hi和Lo的输出端读取测试结果，通过读取的测试结果可以判断上拉二极管D1是否正常。

控制器(SOC)，还用于在对被测管脚的上拉二极管D1进行开路短路O/S测试时，控制信号用于设置引脚电子PE芯片的比较器的参考电压为高电平有效。具体地，Hi的参考电压为1.5V，Lo的参考电压为0.2V。SOC读取PE的比较器Hi的输出端和Lo的输出端的信号。Hi的输出端的信号高于1.5视为高电平，Lo的输出端的信号低于0.2V视为低电平。

应该理解，SOC在O/S测试之前受控于上位机，接收上位机的测试指令，测试完成后，将测试结果反馈给上位机。

下面介绍控制器对被测芯片的被测管脚的下拉二极管进行O/S测试。

参见图7，该图为本申请实施例提供的另一种芯片测试系统进行O/S测试的示意图。

本申请实施例提供的芯片测试系统，控制器(以SOC为例)，具体用于在对被测管脚的下拉二极管D2进行开路短路O/S测试时，控制信号用于设置引脚电子芯片的驱动器管脚为高电平和有源负载管脚为拉电流模式，如图7所示，以使引脚电子PE芯片的输出管脚从被测管脚的下拉二极管D2拉出电流；例如向被测芯片管脚拉出100uA电流，100uA仅是举例说明；箭头是指电流方向，为从D2拉出电流。

SOC从比较器管脚读取测试结果，通过测试结果判断被测管脚的下拉二极管D2是否出现开路或短路。从图7中可以看出，由于D2的阳极连接被测管脚，D2的开路或短路状态直接影响被测管脚的电平高低，而且被测管脚连接两个比较器Hi和Lo的输入端，因此SOC可以从Hi和Lo的输出端读取测试结果，通过读取的测试结果可以判断下拉二极管D2是否正常。

控制器(SOC)，还用于在对被测管脚的下拉二极管D2进行开路短路O/S测试时，控制信号用于设置引脚电子PE芯片的比较器的参考电压为低电平有效。具体地，Hi的参考电压为-0.2V，Lo的参考电压为-1.5V。SOC读取PE的比较器Hi的输出端和Lo的输出端的信号。Hi的输出端的信号高于-0.2视为高电平，Lo的输出端的信号低于-1.5V视为低电平。

应该理解，SOC在O/S测试之前受控于上位机，接收上位机的测试指令，测试完成后，将测试结果反馈给上位机。

以上介绍是以被测芯片的任意一个被测管脚进行O/S测试为例，被测芯片的其他被测管脚进行O/S测试同理，在此不再赘述。

下面介绍本申请实施例提供的芯片测试系统对被测芯片的被测管脚进行SLT中的通信测试的实现方式。

控制器，具体用于在对被测芯片进行串行通信测试时，控制信号用于设置有源负载管脚为灌电流模式；向驱动器管脚写入数据，从比较器管脚读取数据，当读取的数据与写入的数据一致时，被测芯片的串行通信测试成功。

具体地，上位机向SOC发送测试指令，SOC执行对被测芯片的I2C中的SCL管脚和SDA管脚的通信功能测试。

SOC可以对SCL管脚和SDA管脚两个管脚同时测试，需要控制PE的驱动器、有源负载和比较器。SOC设置有源负载为灌电流模式(模拟上拉电阻)，往被测芯片管脚灌入10mA电流，此处10mA仅为举例。SOC设置驱动器的VIH输出高电平为3.3V，VIL输出低电平为0V。SOC设置比较器的Hi为的参考电压为2.4V(VOH)，Lo的参考电压为0.8V(VOL)。SOC发送I2C写指令，将测试数据，可以为某具体值写入被测芯片的内部寄存器，具体通过PE的驱动器写到被测芯片。

SOC发送I2C读指令，从被测芯片的内部寄存器读出数据，具体通过PE的比较器的Hi的输出端和Lo的输出端读出。Lo输出的低电平要低于0.8V，Hi输出的高电平要高于2.4V才视为正确。例如写入的为高电平1，则读出时，要从Hi读出高于2.4V的值才认为测试成功，反之失败。并且，读出的值不能位于0.8V和2.4V之间，如果位于这个之间，也认为被测芯片测试失败。SOC判断写入被测芯片的数据和读出的数据是否一致，来判断SCL管脚和SDA管脚的通信功能是否正常。

并且，SOC在对被测芯片的通信功能测试完成后，将测试结果反馈给上位机。

应该理解，为了提高测试效率，一般本申请实施例提供的芯片测试系统都是同时对多个被测芯片进行测试，并行测试可以有效降低测试的总时间，提高测试效率。例如，可以同时测试被测芯片的数量可以为：2个、4个、8个、16个、32个或128个等。以上数量仅是举例说明，可以根据实际需要来设置被测芯片的数量。

基于以上实施例提供的一种芯片测试系统，本申请实施例还提供一种芯片测试方法，下面结合附图进行详细介绍。

参见图8，该图为本申请实施例提供的一种芯片测试方法的流程图。

本申请实施例提供的芯片测试方法，包括：

S801：向引脚电子芯片的驱动器管脚和有源负载管脚发送SLT的数据；引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；从引脚电子芯片的比较器管脚读取SLT的结果；向引脚电子芯片的驱动器管脚和有源负载管脚发送FT的数据，从引脚电子芯片的比较器管脚读取FT的结果；

S802：通过SLT的结果和FT的结果判断被测芯片是否合格。

本申请实施例提供的芯片测试方法应用于芯片测试系统，芯片测试系统包括控制器和PE芯片。控制器直接连接PE芯片的引脚，PE芯片连接被测芯片，控制器可以控制PE芯片来完成对于被测芯片的FT测试和SLT测试。

由于同一个被测管脚需要进行多种项目的测试，不同项目测试时，需要对PE芯片进行参数设置，因此，在控制器发送所述测试数据之前，控制器，还用于通过通信总线SPI管脚向PE芯片发送控制信号，控制信号用于设置PE芯片的参数，使所述引脚电子芯片配合所述被测管脚的测试。

本申请实施例中的控制器以SOC为例进行介绍，由于SOC可以替代其他控制器诸如FPGA或ASIC的数字向量发生器，数字向量发生器的开发难度较大，而SOC可以用软件来实现被测芯片的电性能测试，这样可以降低芯片测试系统的开发难度。例如，对于SLT测试，可以由SOC利用C语言函数就可以调用接口，开发简单。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种芯片测试系统，其特征在于，包括：控制器和引脚电子芯片；

所述引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接所述控制器的不同管脚；

所述引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；

所述控制器，用于向所述驱动器管脚和所述有源负载管脚发送系统级测试SLT的数据，从所述比较器管脚读取SLT的结果；

所述控制器，还用于向所述驱动器管脚和所述有源负载管脚发送终测FT的数据，从所述比较器管脚读取FT的结果；

所述控制器，用于通过所述SLT的结果和所述FT的结果判断所述被测芯片是否合格。

2.根据权利要求1所述的芯片测试系统，其特征在于，所述引脚电子芯片的通信总线管脚连接所述控制器的通信总线管脚；

所述控制器，还用于在发送所述测试数据之前，通过所述通信总线管脚向所述引脚电子芯片发送控制信号，所述控制信号用于设置所述引脚电子芯片的参数，使所述引脚电子芯片配合所述被测管脚的测试。

3.根据权利要求2所述的芯片测试系统，其特征在于，所述FT包括开路短路测试；所述控制器，具体用于在对所述被测管脚的上拉二极管进行开路短路测试时，所述控制信号用于设置所述引脚电子芯片的驱动器管脚为高电平和所述有源负载管脚为灌电流模式，使所述引脚电子芯片的输出管脚向所述被测管脚的上拉二极管灌入电流；从所述比较器管脚读取测试结果，通过所述测试结果判断所述被测管脚的上拉二极管是否出现开路或短路。

4.根据权利要求3所述的芯片测试系统，其特征在于，所述控制器，还用于在对所述被测管脚的上拉二极管进行开路短路测试时，所述控制信号用于设置所述引脚电子芯片的比较器的参考电压为高电平有效。

5.根据权利要求2或3所述的芯片测试系统，其特征在于，所述控制器，具体用于在对所述被测管脚的下拉二极管进行开路短路测试时，所述控制信号用于设置所述引脚电子芯片的驱动器管脚为高电平和所述有源负载管脚为拉电流模式，以使所述引脚电子芯片的输出管脚从所述被测管脚的下拉二极管拉出电流；从所述比较器管脚读取测试结果，通过所述测试结果判断所述被测管脚的下拉二极管是否出现开路或短路。

6.根据权利要求5所述的芯片测试系统，其特征在于，所述控制器，还用于在对所述被测管脚的下拉二极管进行开路短路测试时，所述控制信号用于设置所述引脚电子芯片的比较器的参考电压为低电平有效。

7.根据权利要求2所述的芯片测试系统，其特征在于，所述SLT包括串行通信测试；所述控制器，具体用于在对所述被测芯片进行串行通信测试时，所述控制信号用于设置所述有源负载管脚为灌电流模式；向所述驱动器管脚写入数据，从所述比较器管脚读取数据，当所述读取的数据与所述写入的数据一致时，所述被测芯片的串行通信测试成功。

8.根据权利要求7所述的芯片测试系统，其特征在于，所述被测芯片包括IO待测管脚和串行总线待测管脚，所述串行总线待测管脚包括数据线待测管脚和时钟线待测管脚；所述芯片测试系统至少包括三个引脚电子芯片：第一引脚电子芯片、第二引脚电子芯片和第三引脚电子芯片；

所述控制器包括数据线管脚和时钟线管脚；所述控制器的数据线管脚和时钟线管脚分别连接所述第一引脚电子芯片的驱动器管脚和所述第二引脚电子芯片的驱动器管脚；所述控制器的IO管脚连接所述第三引脚电子芯片的驱动器管脚；

所述第一引脚电子芯片的输出管脚、第二引脚电子芯片的输出管脚和第三引脚电子芯片的输出管脚分别连接所述被测芯片的数据线待测管脚、时钟线待测管脚和IO待测管脚。

9.根据权利要求1-8任一项所述的芯片测试系统，其特征在于，所述被测芯片包括N个被测管脚，所述芯片测试系统包括N个所述引脚电子芯片；N个所述引脚电子芯片的输出端与所述N个被测管脚一一对应连接；N个所述引脚电子芯片的驱动器管脚、有源负载管脚和比较器管脚分别连接所述控制器的不同管脚；所述N为大于等于1的整数。

10.一种芯片测试方法，其特征在于，包括：

向引脚电子芯片的驱动器管脚和有源负载管脚发送SLT的数据；所述引脚电子芯片的输出管脚用于连接被测芯片的被测管脚；从所述引脚电子芯片的比较器管脚读取SLT的结果；

向所述驱动器管脚和所述有源负载管脚发送终测FT的数据，从所述比较器管脚读取FT的结果；

通过所述SLT的结果和所述FT的结果判断所述被测芯片是否合格。