CN101784906B - 芯片测试器、测试夹具套装、用于芯片测试的装置和方法 - Google Patents

Abstract

一种用于测试被连接到芯片测试器的至少两个待测试器件的芯片测试器，包括：定时计算器，用于生成用于芯片测试器的通道的定时信息。该定时计算器适用于获得传输延迟差信息，该信息描述一方面从芯片测试器的第一通道端口到第一待测试器件的第一端子的传输延迟与另一方面从芯片测试器的第一通道端口到第二待测试器件的第二端子的传输延迟之间的差。该定时计算器适用于基于传输延迟差信息提供用于被连接到第一待测试器件或第二待测试器件的芯片测试器的第二通道的定时信息。通道模块配置器适用于基于定时信息配置芯片测试器的第二通道。

Description

芯片测试器、测试夹具套装、用于芯片测试的装置和方法

背景技术

本发明一般地涉及芯片测试器、用于提供定时信息的方法、测试夹具套装、用于对传输延迟信息进行后处理的装置、用于对延迟信息进行后处理的方法、用于测试待测试器件的芯片测试设施和方法。 

在实施例中，本发明涉及在驱动共享测试环境下的夹具延迟校准。 

在测试器件领域中，常常优选将多个待测试器件连接到公用线路。因此，至少两个待测试器件的端子被连接到芯片测试器的公用通道。这些端子通常被指定为共享端子。然而，这些待测试器件的端子中有一些被优选地经由单独的(非共享的或未被共享的)线路连接到芯片测试器的通道。因此，在典型设置中，存在以下两种端子：经由共享线路被连接到芯片测试器的待测试器件的共享端子和经由未被共享的线路被连接到芯片测试器的通道的未被共享的端子。 

然而，对用于将多个待测试器件连接到单个通道的线路的共享在获得可靠测试结果方面会带来很大困难。 

发明内容

为此，本发明的一些实施例的目的在于创建用于测试待测试器件的改进概念。 

这一目的通过以下途径来实现：根据权利要求1的芯片测试器、根据权利要求21的用于提供信息以调节芯片测试器的定时的方法、根据权利要求22的测试夹具套装、根据权利要求24的用于对多个传输延迟值进行后处理的装置、根据权利要求32的用于对多个传输延迟值进行后处理的方法、根据权利要求33的芯片测试设施和根据权利要求36的用于同时测试两个待测试器件的方法。 

本发明的实施例创建用于测试至少两个待测试器件的芯片测试器。该芯片测试器包括第一通道和第二通道、用于生成针对芯片测试器的通道的定时信息的定时计算器和通道模块配置器。定时计算器适用于生成用于芯片测试器的通道的定时信息，并且还适用于获得传输延迟差信息，该信息描述一方面从芯片测试器的第一通道端口到第一待测试器件(DUT)的第一端子的传输延迟与另一方面从芯片测试器的第一通道端口到第二待测试器件的第一端子之间的传输延迟的差值。定时计算器适用于基于传输延迟差信息提供用于被连接到第一待测试器件或第二待测试器件的芯片测试器的第二通道的定时信息。通道模块配置器适用于基于定时信息配置芯片测试器的第二通道。 

此外，本发明创建根据并列的独立权利要求的装置和方法。另外，本发明的实施例用从属权利要求来限定。 

附图说明

下面将参考附图来描述本发明的实施例，在附图中： 

图1示出了根据本发明实施例的芯片测试器的示意图； 

图2a到2c示出了根据本发明实施例的两个待测试器件的可能配置； 

图3示出了根据本发明实施例的被连接到两个待测试器件的芯片测试器的示意框图； 

图4a示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4b示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4c示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4d示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4e示出了根据本发明实施例的在第一待测试器件的端子处可能出现 的示例性波形的图形化表示； 

图4f示出了根据本发明实施例的在第二待测试器件的端子处可能出现的示例性波形的图形化表示； 

图5示出了根据本发明实施例的在芯片测试器中可能出现的输出波形和采样基准时间的图形化表示； 

图6示出了根据本发明实施例的用于对传输延迟值进行后处理的装置的示意框图； 

图7a示出了根据本发明实施例的实际待测试器件板和可能的相应原始传输延迟值文件的图形化表示； 

图7b示出了根据本发明实施例的可能的有效待测试器件板和可能的相应有效传输延迟值文件的图形化表示； 

图7c示出了根据本发明实施例的另一可能的有效待测试器件板和可能的相应有效传输延迟值文件的图形化表示； 

图7d示出了用于测试两个待测试器件的扩展配置的示例； 

图8示出了根据本发明实施例的用于确定平均传输延迟差值的平均方案的图形化表示； 

图9示出了根据本发明实施例的待测试器件板套装的图形化表示； 

图10示出了根据本发明实施例的包括多于两个待测试器件的待测试器件板的图形化表示； 

图11示出了用于特征化待测试器件板的创造性方法的流程图；以及 

图12示出了根据本发明实施例的用于提供用于调节芯片测试器的定时的定时信息的方法的流程图。 

具体实施方式

图1示出了根据本发明实施例的芯片测试器的示意框图。图1的芯片测试器的整体用100来表示。芯片测试器100包括定时计算器110，定时计算器110适用于获得(例如读取或测量)传输延迟差信息112。定时计算器110还适用于向通道模块配置器120提供定时信息114。芯片测试器100还包括第一通道130和第二通道132，其中第一通道130的待测试器件 端子被路由(routed)到第一通道端口134，并且其中第二通道132的待测试器件端子被路由到第二通道端口136。此外，第二通道132被用电线连接到通道模块配置器120以接收来自通道模块配置器120的定时配置信息140。可选择地，第一通道130也可以被连接到通道模块配置器120。 

还应当注意图1的图形化表示示出了被连接到芯片测试器100的第一待测试器件150和第二待测试器件160。但是，应当注意待测试器件150和160自然不是芯片测试器的一部分。但是，第一待测试器件150的第一端子152被连接到芯片测试器100的第一端子通道端口134，并且第二待测试器件160的第一端子162也被连接到芯片测试器100的第一通道端口134。此外，优选地(但非必要地)，第二待测试器件160的第二端子164(可以是输入端子或输出端子或者输入/输出端子)被用电线连接到芯片测试器100的第二通道端口136。但是，作为替代方式，第一待测试器件150的第二端子154(可以是输入端子或输出端子或者输入/输出端子)被连接到第二通道端口136。 

基于以上结构描述，下面将描述芯片测试器100的功能。传输延迟差信息112优选地描述一方面从芯片测试器的第一通道端口134到第一待测试器件150的第一端子152的传输延迟与另一方面从芯片测试器的第一通道端口134到第二待测试器件的第一端子162的传输延迟之间的差。因而，芯片测试器的定时计算器处理关于在第一通道端口134处输出的信号传输到第一待测试器件150和到第二待测试器件160的传输延迟差的信息。该信息是视情况而定的，因为第一通道端口134与待测试器件150、160的端子152、162之间传输时间可能是不同的，例如，如果待测试器件150、160以类似总线的结构被连接到第一通道端口134(例如，利用具有与第一通道端口不同距离的接头的公用传输线来向待测试器件150、160的端子152、162提供信号)。定时计算器110适用于基于传输延迟差信息112为芯片测试器的第二通道132提供定时信息。通道模块配置器适用于基于定时信息114配置芯片测试器110的第二通道132。因此，第二通道132的定时可以根据传输延迟差信息112被适配。从而，不管第一通道端口与第一待测试器件150和第二待测试器件160的端子152、162之间的 不同传输延迟时间，可以实现对到达待测试器件的信号的适当定时。 

这里应当注意第二通道132可以是输入通道、输出通道(也被称为驱动通道)或者输入/输出通道。而且，应当注意第二通道132可以是被配置为只用作输入通道或只用作输出通道的输入/输出通道。 

下面，将描述可用在本发明的特定实施例中的待测试器件的不同配置。 

图2a示出了第一待测试器件配置的示意框图。第一待测试器件150a包括第一输入端子152a和第二输入端子154a。第二待测试器件160a包括第一输入端子162a和第二输入端子164a。这里应当注意第一待测试器件150a的第一输入端子152a和第二待测试器件160a的第一输入端子162a都被连接到芯片测试器的输出通道(驱动通道)130a。此外，第一待测试器件150a的第二输入端口154a被用电线连接(或者电连接)到芯片测试器的第二输出端口132a。第二待测试器件160a的第二输入端口164a还被连接到芯片测试器的第三输出端口138a。此外，输出通道(驱动通道)130a(或相应的通道端口)和第一待测试器件150a的输入端子152a之间的传输延迟用Δtp1来表示。输出通道(驱动通道)130a(或相应的通道端口)和第二待测试器件160a的第一输入端子162a之间的传输延迟用Δtp2来表示。 

当然，待测试器件150a、160a也可以包括输出，这里为了简单起见未示出输出。可能出现在待测试器件输出处的信号例如可被输入到芯片测试器，并且还可以被用来确定待测试器件是否具有所希望的规格。 

这里，应当注意在实施例中第一输出通道(驱动通道)130a可以等同于第一通道130。此外，第二输出通道(驱动通道)132a可以等同于第二通道132。 

图2b示出了另一待测试器件配置的示意框图。第一待测试器件150b包括输入端子152b和输出端子154b。第二待测试器件160b包括输入端子162b和输出端子164b。第一和第二待测试器件150b、160b的输入端子152b、162b都被连接到芯片测试器的输出通道130b。输出通道130b与输入端子152b、162b之间的传输延迟再次用Δtp1和Δtp2来表示。 

此外，第一待测试器件150b的输出端子154b与芯片测试器的第一输入通道132b(或者被配置为输入的输入/输出通道)耦接(或电连接)。类似地，第二待测试器件160的输出端子164b被耦接到芯片测试器的输入通道(或者被配置为输入的输入/输出通道)138b。 

应当注意输出通道130b可以等同于第一通道130并且输入通道132b可以等同于第二通道132。 

图2c示出了例如可以被用于测试高速待测试器件的另一待测试器件配置的图形化表示。图2c所示出的配置中，待测试器件的输入管脚中的一些被共享并且每个待测试器件还包括至少一个非共享输入或至少一个非共享的输出。第一待测试器件150c包括第一共享输入152c、第二共享输入153c、第一非共享输入154c、第二非共享输入155c、第一输出156c和第二输出157c。类似地，第二待测试器件160c包括相应的第一共享输入162c、第二共享输入163c、第一非共享输入164c、第二非共享输入165c、第一输出166c和第二输出167c。第一待测试器件150c的第一共享输入152c和第二待测试器件160c的第一共享输入162c都被利用第一共享总线线路170c与芯片测试器的第一输出通道134c连接。类似地，第一待测试器件150c的第二共享输入153c和第二待测试器件160c的第二共享输入163c都被利用第二共享总线线路171c与芯片测试器的输出通道135c连接。此外，第一待测试器件150c的第一输出156c与芯片测试器的第一输入通道172c连接，第一待测试器件150c的第二输出157c与芯片测试器的第二输入通道173c连接，第二待测试器件160c的第一输出166c与芯片测试器的第三输入通道174c连接，并且第二待测试器件160c的第二输出167c与芯片测试器的第四输入通道175c连接。第一待测试器件150c的第一非共享输入154c与芯片测试器的第三输出通道176c连接，第一待测试器件150c的第二非共享输入155c与芯片测试器的第四输出通道177c连接，第二待测试器件160c的第一非共享输入164c与芯片测试器的第五输出通道178c连接，并且第二待测试器件160c的第二非共享输入165c与芯片测试器的第六输出通道179c连接。 

总结起来，待测试器件150c、160c各自包括至少一个(示例中为两 个)共享输入，其中第一待测试器件150c的共享输入和第二待测试器件160c的共享输入被连接到芯片测试器的同一输出通道。待测试器件150c、160c的输出被分别连接到芯片测试器的输入通道。输入通道包括相应的测试器接收器。总得来说，应当注意第一待测试器件150c的至少一个输出被连接到芯片测试器的输入通道。此外，待测试器件150c、160c包括至少一个(示例中为两个)非共享输入，所述非共享输入被分别连接到芯片测试器的相应输出通道。换言之，芯片测试器至少有一个输出通道被用电线连接到第一待测试器件和第二待测试器件中的唯一一个待测试器件的输入。这样的芯片测试器的输出通道下面也被称为非共享测试通道。应当注意芯片测试器的第一非共享测试通道被连接到第一待测试器件150c的输入端子而不被连接到第二待测试器件160c的输入端子，芯片测试器的第二非共享测试通道被连接到第二待测试器件160c的输入端子而不被连接到第一待测试器件150c的输入端子。 

在本文档中，测试器输出通道也被简单地称为测试器驱动。测试器输入通道也被简单地称为测试器接收器。 

此外，应当注意共享总线线路170c、171c被可选地终结。共享总线线路170c、171c的终结例如可以包括终结电阻180c、182c。此外，该终结还可以可选地包括终结电压源181c、183c。 

下面，将参考图2c描述驱动共享对夹具延迟校准的体系结构影响。 

这里应当注意在优选实施例中，图2a、2b和2c中所示的结构可以在待测试器件板(dut板)上被实现，其中芯片测试器的通道与待测试器件之间的连接包括在待测试器件板上被路由的传输线和适用于提供待测试器件板与待测试器件的端子之间的电连接的电连接器。电连接器例如可以是用于提供可拆卸电连接的测试插槽。电连接器还可以包括适用于提供电连接的钢钉(nail)或尖针(tip)。然而，任何其它类型的连接器都可以被使用。当驱动共享(即，将多个待测试器件的输入端子连接到芯片测试器的单个共享输出通道)在待测试器件接口上被实现时，两种器件输入管脚或器件输入端子可以被区分为：被连接到非共享测试器驱动通道或非共享测试器输出通道的输入管脚(或输入端子)(所谓的非共享待测试器件输 入)和被连接到共享测试器驱动通道或共享测试器输出通道的输入管脚(或输入端子)(所谓的共享待测试器件输入)。在实施例中，接收器通道不被共享。器件(或待测试器件)的非共享输入是被1∶1连接到测试器驱动通道或测试器输出通道的传统输入管脚。假设所谓的“菊花链共享”，器件的共享输入被连接到共享总线的线路。在实施例中，一组N个器件的共享输入被连接到一个共享总线(或共享总线线路)。在实施例中，共享总线的每个线路被连接到一个测试器驱动通道。因此，在实施例中，一个测试器驱动通道驱动N个共享输入。在另一实施例中，多个共享总线可以存在于待测试器件接口(或待测试器件板)来适应对M个器件的并行测试。因此，接口上的共享总线的数目K是K＝M/N。N也被称为“共享因子”。 

在实施例中，共享总线的线路作为被终结的传输线路被操作以实现高速度。被连接到总线的一条线路的N个共享输入形成到传输线路的抽头(tap)。即使共享输入工作在高阻抗模式，在本发明的实施例中(例如，对于在共享输入上有片上终结(on-die termination)的器件使片上终结断开)，每个输入都伴随有寄生负载，该寄生负载会导致沿共享总线传输的信号的失真。因此，在本发明的实施例中，当驱动共享被实现以测试存储器件时，只有诸如命令和控制输入之类的低速信号被操作为共享输入。然后，该概念也可以被用于其它器件。 

通过2路实现上述原理的驱动共享在图2a、2b和2c中被示出。 

根据本发明的实施例，为存储器件实现驱动共享的待测试器件接口或待测试器件板包含用于每个板上的N个器件的K插槽板。因此，所述插槽板中的每一个实现一个共享总线。因此，该共享总线和器件的非共享输入被利用电线连接到母板(其中母板可以提供电线与芯片测试器的通道模块之间的连接)。由于待测试器件的高数据速率和相对较长的信号路径，夹具延迟校准被优选地执行以补偿接口(或待测试器件板)上的长信号路径所引起的传输延迟。然而，在执行夹具延迟校准时，必须考虑插槽板(或待测试器件板)上存在的共享总线。如果例如针对第一待测试器件(DUT1)的夹具延迟被测量并存储用于待测试器件的共享和非共享输入和待测 试器件的输出，针对驱动共享总线的驱动通道的夹具延迟值只对第一待测试器件(DUT 1)而言是有效的。在上述上下文中，术语“夹具延迟值”可以指待测试器件板的芯片测试器端口(亦表示为芯片测试器联接(contact)元件)与待测试器件板的待测试器件端子(或待测试器件联接元件)之间的传输延迟。或者，术语“夹具延迟值”也可以指芯片测试器通道端口与待测试器件板的待测试器件端子(或待测试器件联接元件)之间的总传输延迟。然而，对于第二待测试器件(DUT 2)，会出现由于在从第一待测试器件(DUT 1)到第二待测试器件(DUT 2)的共享总线上的信号的传输延迟所引起的附加延迟。 

但是，不需要使用第一器件的夹具延迟。作为替代，第二、第三或第N器件的夹具延迟也可以被使用。 

在芯片测试器的实施例中，只有一个夹具延迟值对于驱动共享总线的驱动通道是可能的，并且总线上的附加延迟优选用其它方式来补偿。 

下面，将描述补偿共享线路上的不同传输延迟的概念。因此，参考图3中所示的体系结构。图3示出了被连接到两个待测试器件的芯片测试器的示意框图。图3中的芯片测试器的整体用300来表示。应当注意芯片测试器300与图1的芯片测试器100类似。因此，相同的装置和信号用相同的标号来表示并且这里将不再进行说明。作为代替，参考图1的描述。然后，芯片测试器300还包括第三通道138。第三通道端口139与第三通道138相关联。此外，应当注意在实施例中，第二通道端口136与第一待测试器件150的第二端子154相连接。类似地，第三通道端口139与第二待测试器件160的第二端子164相连接。应当注意在优选实施例中，第一待测试器件150与第二待测试器件160是相同类型的。换言之，第一待测试器件150和第二待测试器件160例如可以是出自一组芯片的两个样本，在理想情况下被假定为相同的。此外，应当注意第二通道132和第三通道138可以都是输入通道或者可以都是输出通道。“输出通道”的定义包括(例如，通过软件或通过硬件开关)被配置为用作输出端口的输入/输出通道。类似地，术语“输入通道”包括被配置为用作输入端口的输入/输出通道。 

此外，第一通道端口134与第一待测试器件150的第一端子152之间的传输延迟用Δtp1来表示。第一通道端口134与第二待测试器件160的第一端子162之间的传输延迟用Δtp2来表示。第二通道端口136与第一待测试器件150的第二端子154之间的传输延迟用Δt2来表示。第三通道端口139与第二待测试器件160的第二端子164之间的传输延迟用Δt3来表示。 

下面，将假定第一待测试器件150的第二待测试器件端子154和第二待测试器件160的第二端子164为输入端子。自然，待测试器件150、160也可以包括输出端子，但是为了简单起见输出端子在这里未被示出。因此，假定第二通道132和第三通道138为驱动通道。此外，假定传输延迟Δtp1、Δtp2、Δt2、Δt3对于芯片测试器而言是已知的。例如，芯片测试器可以适用于读取包括所述传输延迟值的文件。或者，芯片测试器例如可以适用于执行时域反射(TDR)测量以确定所述传输延迟值。然而，在本发明的优选实施例中，芯片测试器适用于主要获得传输延迟差信息112。该传输延迟差信息112描述传输延迟Δtp2和传输延迟Δtp1之间的差。因此，定时计算器110计算定义第二通道132和第三通道138的相对定时的定时信息114。第二通道132与第三通道138的定时之间的时移优选地根据传输延迟差信息112被调节。换言之，第二通道132和第三通道138的信号输出之间的相对时移通过考虑传输延迟差信息(即，差Δtp2-Δtp1)而被调节。然而，在替代实施例中，定时计算器110在计算针对第二通道132和第三通道138的相对定时的定时信息140时考虑其它信息，例如传输延迟值Δt2和Δt3。然而，如果传输延迟值Δt2和Δt3近似相等，则所述传输延迟值在用于确定第二通道和第三通道之间的相对定时时可以被忽略，例如可以通过对用于第一待测试器件150的第二端子154和第二待测试器件160的第二端子164的非共享连接的适当路由来实现传输延迟值Δt2和Δt3近似相等。此外，定时计算器110可以可选地(而非必要地)适用于计算用于第一通道130的定时信息。通过提供用于通道130、132、138的定时信息，到第一待测试器件150和第二待测试器件160的不同输入信号的具体相对定时可以被调节。 

图4a、4b和4c描述了对定时的设置，该设置可被用在本发明的实施例中。 

下面，将假设时间参考t＝0被设置为表示信号到达第一待测试器件150的时间。然而，这当然是任意选择的，并且可选择不同的时间参考。 

在示例性实施例中，所有信号(例如，沿或跳变)应该在时间t＝0时到达第一待测试器件150。因此，测试器可以较早地发送相应的信号。如图4a中所示，测试器可以在时间t＝-Δtp1时在第一通道端口134处提供信号跳变。如图4b中所示，测试器可以在时间t＝-Δt2时在第二通道端口136处提供信号跳变。 

在第二待测试器件160处，来自共享驱动130的信号在t＝Δtp2-Δtp1时到达。换言之，来自共享驱动130的信号到达第二待测试器件160的时间比其到达第一待测试器件150的时间晚传输延迟差(Δtp2-Δtp1)。 

通常，芯片测试器将在t＝-Δt3时在第三通道138处提供信号(或信号跳变)以使其在时间t＝0时到达第二待测试器件160。但是，根据本发明的实施例，第三通道138所提供的信号被延迟(Δtp2-Δtp1)以使其与来自共享驱动130的共享信号同时到达，即在t＝Δtp2-Δtp1时到达。 

图4c示出了第三通道138所提供的信号。 

第一通道130在第一通道端口134处所提供的信号与第二通道132在第二通道端口136处所提供的信号之间的时间差为 

-Δt2+Δtp1 

第三通道138在第三通道端口139处所提供的信号与第二通道132在第二通道端口136处所提供的信号之间的时间差为 

-((Δtp2+Δtp1)+Δt3-Δt2)。 

图4d、4e和4f描述了另一种有优势的定时设置。这里应当注意为了提供第一待测试器件150和第二待测试器件160的输入信号的足够同步，定时计算器需要知道传输延迟差信息112，即，Δtp2-Δtp1。在基础性实施例中，定时计算器110可以提供定时信息114，该定时信息114指导通道模块配置器120在第三通道138和第二通道132的定时之间引入等于传输延迟差信息的时移。因而，定时计算器110向通道模块配置器120提供导 致对第三通道138和第二通道132进行定时配置的定时信息，从而使得第三通道138提供与第二通道132相同的信号模式，其中第三通道138所提供的信号模式相对于第二通道132所提供的信号模式被延迟了(Δtp2-Δtp1)。这种情况在图4d中被示出。在实施例中，关系Δt2＝Δt3可以被实现。然而，如果定时计算器110还接收(可选地)关于Δt2和Δt3的信息，则定时计算器可以优选地提供将Δt2和Δt3考虑在内的定时信息114。在这种情况下，第二通道132和第三通道138所提供的信号模式之间的时移被优选地调节为 

Δtp2-Δtp1+Δt2-Δt3。 

在更高级的实施例中，定时计算器110还可以适用于提供定时信息以设置第一通道130与第二通道132之间的定时关系。为了此设置，需要定时计算器接收关于传输延迟Δtp1和传输延迟Δt2的信息。然而，值得注意的是通过仅仅利用传输延迟差信息Δtp2-Δtp1(以及可选地利用传输延迟时间信息Δt2-Δt3)来调节第二通道132和第三通道138的相对定时，第二通道132和第三通道138的定时可以被调节以使得待测试器件150和160接收到具有相同定时关系的相应信号。 

在本发明的实施例中，定时计算器110适用于接收传输延迟差信息Δtp2-Δtp1、传输延迟信息Δtp1、传输延迟信息Δt2以及关于Δt2-Δt3的信息或信息Δt3本身。基于该信息，定时计算器110适用于将三个通道130、132、138设置为如图4d中所示。换言之，定时计算器适用于提供定时信息以将第二通道132相对于第一通道130延迟Δtp1-Δt2。此外，并且更重要的是，定时计算器110适用于提供定时信息114以调节第三通道138和第二通道132的定时，以使得第三通道的定时相对于第二通道的定时被延迟Δtp2-Δtp1或Δtp2-Δtp1+Δt2-Δt3。 

这种对通道130、132、138的定时的设置具有如下效果：第一通道和第二通道所输出的波形同时到达第一待测试器件150并且第一通道和第三通道所输出的波形同时到达第二待测试器件160。 

这里应当注意图4d的图形化表示描述了作为时间的函数的第一通道130、第二通道132和第三通道138所输出的波形。横坐标410描述时间， 并且纵坐标412、414、416描述任意单位的相应信号。第一通道130、第二通道132和第三通道138的输出信号之间的时移也在图4d的图形化表示中被示出。 

图4e示出了响应于图4d中所示的第一通道130、第二通道132和第三通道138的输出波形到达第一待测试器件150处的波形的图形化表示。 

横坐标420描述时间并且纵坐标422、424描述任意单位的出现在第一待测试器件150的输入端子152、154处的信号。 

这里应当注意针对如图4d中所示的第一通道130和第二通道132的输出信号的定时，相应的信号同时到达第一待测试器件150的输入端子152、154。换言之，第一待测试器件150的输入端子152、154处的信号具有特定的相对定时关系(这里是：同时到达)。 

现在参考图4f，将描述在第二待测试器件160的输入端子162、164处的定时。横坐标430描述时间并且纵坐标432、434描述在第二待测试器件160的输入端子162、164处的信号。这里应当注意针对如图4d中所示的第一通道130和第三通道138的定时，第二待测试器件160的输入端子162、164处的信号同时到达。换言之，到达输入端子162、164的信号具有特定的相对定时关系(这里是：同时到达)。然而，应当注意在第二通道132与第三通道138之间的相对定时关系按上述方式被调节的情况下，一方面在第一待测试器件150的输入端子处的信号与另一方面在第二待测试器件160的输入端子处的相应信号之间的相对定时关系是相同的。换言之，如果例如第一待测试器件被配置为接收相对于彼此被延迟了给定时间的两个不同信号上的两个沿，则第二待测试器件将也接收相对于彼此被延迟了相同给定时间的两个不同信号上的两个沿。 

总结以上内容，应当注意根据本发明的一个实施例，在芯片测试器的两个通道(这里为：第二通道132和第三通道138)的相对定时根据传输延迟差信息112(这里为：Δtp2-Δtp1)被调节的情况下，到达两个不同待测试器件的信号的相对定时为相同的是确实可能的。在调节两个通道(一个向第一待测试器件150提供非共享信号，另一个向第二待测试器件160的输入端子提供非共享信号)的相对定时时，考虑关于被连接到待测试器 件150、160的共享线路上的传输延迟的差的传输延迟差信息可以消除传输延迟差对共享线路的影响。因此，出现在第一待测试器件150处的信号的相对信号定时与出现在第二待测试器件160处的信号的相对信号定时相同。因而，两个待测试器件150、160在相同的(相对)定时条件下被测试。因此，在待测试器件150、160相同的情况下，可以预期对于第一待测试器件150和第二待测试器件160而言有相同的测试结果。 

因此，本发明的实施例允许对利用共享输入和非共享输入或非共享输出的两个器件的准同时(即，几乎同时但有Δtp2-Δtp1的时移)测试。根据本发明的实施例，即使是高速器件也可以利用本发明的概念模型被测试。 

参考图4d、4e和4f，描述了其中第二通道和第三通道用作输出通道或测试器驱动通道的配置。然而，如果第二通道132和第三通道138用作输入通道，则相似的配置也是可用的。 

下面，从而假定第一待测试器件150的第二端子154是输出端子并且第二待测试器件160的第二端子164也是输出端子。 

此外，在实施例中，第二通道132和第三通道138的定时由通道模块配置器120响应于定时计算器110所提供的定时信息来调节。应当注意，在本发明的实施例中，第三通道138的定时相对于第二通道132的定时被延迟了Δtp2-Δtp1。在另一实施例中，第三通道138的定时相对于第二通道132的定时被延迟了Δtp2-Δtp1+Δt3-Δt2。换言之，第三通道138的定时基于传输延迟差信息相对于第二通道的定时被延迟。相应的芯片测试设施的示例定时在图5中被示出。换言之，图5示出了根据本发明的实施例可能出现在图3的芯片测试器300中的信号和定时的图形化表示。这里假定第一通道130提供其中信号跳变在时间t1处到达第一通道端口134的信号。该信号跳变在时间t1+Δtp1处到达第一待测试器件150，并且在时间t1+Δtp2处到达第二待测试器件160。此外，第二通道132适用于在时间t1+Δtp1+Δt2+tD处对第一待测试器件150的输出信号进行采样。类似地，第三通道138被配置为在时间t1+Δtp2+Δt3+tD处对第二待测试器件160所提供的信号进行采样。这里应当注意，第二通道132与第三通道138之间 的定时偏移已经由定时计算器110和通道模块配置器120基于传输延迟差信息112配置了。 

因此，第二通道有效地确定了在第一待测试器件150的输入信号的跳变之后又经过了时间tD时出现在第一待测试器件150的输出154处的信号。类似地，第三通道138估计到了在第二待测试器件160的输入信号的跳变之后又经过了时间tD时出现在第二待测试器件160的输出164处的信号。 

换言之，上述对第二通道132和第三通道138的定时的偏移具有如下效果，即待测试器件150、160的相应输出信号在相对于待测试器件150、160的相应输入信号的相同相对定时位置处被采样。 

因而，上述对第二通道132和第三通道138的配置具有如下效果，即，即使在高速测试环境下，相同的待测试器件150、160也产生相同的测试结果，而不管是否存在传输延迟差Δtp2-Δtp1。 

下面，将描述利用传统夹具延迟校准来实现对共享线路测试体系结构中多个通道的定时的调节的概念。为了便于理解本发明的实施例，下面将概述夹具延迟校准的概念。 

夹具延迟校准是用于补偿沿接口或待测试器件板的信号路径(例如，测试器通道的通道端口与待测试器件端子之间或者测试器通道的通道端口与用于待测试器件的连接的待测试器件连接元件之间的路径)的延迟的专用工具。因此，本发明的实施例包括基于夹具延迟校准的概念(即，方法或装置)。 

夹具延迟校准的原本目的是在待测试器件联接元件处(即，在DUT插槽的管脚处)建立时间参考(t＝0)。然而，当驱动共享被实现时(例如，当多个待测试器件的输入端子被连接到一个芯片测试器输出通道时)，只能针对被连接到共享总线的一个待测试器件实现该校准。换言之，在本发明的实施例中，只能针对被连接到共享线路的多个待测试器件中的一个待测试器件建立t＝0的定时参考。 

然而，已经发现为了测试共享总线上的器件，不需要为所有待测试器件单独在待测试器件联接元件处(例如在器件插槽的管脚处)建立定时参 考t＝0。相反，根据本发明的实施例，只要保证同步就足够了，就是说一个待测试器件的所有输入的激励在同一时间点(该时间点可以不等于0)到达，并且针对一个待测试器件执行相对于该时间点的对比操作。 

有了这个简化，就不再需要为共享输入保存若干个不同的夹具延迟值。相反，可以针对所有待测试器件中的每个共享输入仅使用一个夹具延迟值。然而，根据一个实施例，用于每个待测试器件的输出和非共享输入的定时被适配以使得它们与共享输入保持同步。这就等价于在任意位置处为与一个共享总线连接的所有待测试器件建立一个相同的定时参考。因此，即使在驱动共享被实行时，夹具延迟校准仍然可以被用来补偿待测试器件接口所引起的传输延迟。根据本发明的实施例，只需要夹具延迟值被修改为确保所有待测试器件的同步就够了。这可以通过对夹具延迟校准文件执行后处理的附加工具来实现。 

关于夹具延迟校准，应当注意根据本发明的一个实施例，芯片测试器适用于获得关于测试器的通道端口与待测试器件的端子之间的传输延迟的信息。如果芯片测试器获得关于在特定通道端口与特定待测试器件端子之间有特定延迟的信息，则芯片测试器相应地对相应芯片测试器通道的定时进行配置。如芯片测试器通道是输出通道，则芯片测试器将相对于参考定时提前相应通道的定时以补偿传输延迟。如果通道是输入通道，则芯片测试器将相对于参考定时延迟输入通道的定时以补偿传输延迟。这里应当注意参考定时例如可以是假定在通道端口与待测试器件端子之间不存在延迟的情况下的定时。 

下面，将描述根据本发明实施例所提出的夹具延迟校准方法的细节。首先，将描述根据本发明实施例的对传输延迟的补偿。当测试利用驱动共享的任意待测试器件时(例如当测试存储器件时)，使用被插入待测试器件插槽(或待测试器件连接元件)中的短路器件来代替实际器件执行夹具延迟测量。接下来，通过向待测试器件板的芯片测试器端口(或芯片测试器连接元件)提供刺激信号并测量在待测试器件端口(或待测试器件连接元件)处的响应信号来进行时域反射测量。使用短路(或短路器件)而非开路来进行测量有两个原因。第一个原因是DQ线路(或共享线路，或数 据线路)被配置为双向传输线路并且待测试器件端子(或待测试器件管脚或待测试器件连接元件)的位置只能用在该点处的短路来标识。第二个原因是当我们从一个待测试器件的角度来看共享总线时，共享总线也像双向传输线路那样工作。 

按照前述方式为驱动共享接口(或待测试器件板)测量夹具延迟值意味着将短路器件插入第一待测试器件或待测试器件插槽，测量夹具延迟并将其存储到第一文件(文件1)中，然后将该短路器件插入第二待测试器件(待测试器件2)中(或第二待测试器件插槽中)来测量夹具延迟并将其存储到第二文件(文件2)中。在优选实施例中，顺序将短路器件插入不同的待测试器件插槽中重复测量，直到第N个待测试器件(待测试器件N)的测量值被存储在第N个文件(文件N)中为止。取决于哪个待测试器件插槽被装载短路器件以及属于同一待测试器件的输出和非共享输入的延迟，不同的夹具延迟校准文件代表针对共享输入的不同延迟。 

然而，应当注意不需要将所有测量的结果都存在不同的文件中。相反，可以使用一个文件或者任何其它合适的数据结构。 

根据本发明的实施例，用单个夹具延迟文件补偿针对共享总线上的各个待测试器件的不同信号路径的方式如下： 

首先，针对所有待测试器件(或者至少针对感兴趣的一组待测试器件)的传统夹具延迟校准的结果被存储在N个夹具延迟校准文件中(或者任何其它适当的数据结构中)，其中N是共享因子。根据本发明的实施例，这些文件由在制造(接口或待测试器件板)后利用时域反射(TDR)设备执行所述测量的接口制造商提供。然而，N个夹具延迟校准文件也可以用申请人提供的“SmarTest”软件中所包含的夹具延迟校准工具来生成。 

下一步是用传统方式补偿到第一待测试器件的信号路径，保持第一待测试器件(DUT 1)的夹具延迟数据不动。 

第三步是通过修改输出和非共享输入的夹具延迟值来补偿到共享总线上的其它待测试器件(DUT 2…DUT N)的信号路径。 

最后，结果被全部放在单个夹具延迟校准文件中。 

该方法为所有待测试器件有效地建立了到第一待测试器件插槽(或待 测试器件连接器)(DUT1)的管脚或待测试器件联接元件的参考时间(T＝0)。当参考时间被选为激励信号到达第一待测试器件的共享输入的时间时，相同的信号到达第二待测试器件会有由于从待测试器件1到待测试器件2的信号传输所引起的附加延迟Δt12(其中可存在关系Δt12＝Δtp2-Δtp1)。 

然而，并不必须使参考T＝0被选在第一待测试器件150(DUT 1)的管脚处。另一实施例可以调节参考T＝0为DUT 2、DUT3或DUT N，或者为另一任意时间点。 

为了确保DUT 2的非共享输入的激励信号与共享输入的激励信号同时到达，DUT 2的非共享输入的信号必须被延迟相同的时间量Δt12。由于所有的输入信号现在相对于信号到达DUT 1处的时间被延迟了相同的时间量，所以DUT 2的输出也将被延迟相同的时间量Δt12。因此，发生在接收器通道中的对比动作需要相应地被延迟。当在DUT 2的输出和非共享输入上实现延迟Δt12时，也就保证了针对DUT 2的同步，并且器件可以按正常情况被测试。 

输出信号和非共享输入信号的延迟可以通过修改每个待测试器件的相应夹具延迟校准值来实现。这是可行的是因为与共享输入相比，每个待测试器件的输出和非共享输入被连接到单独的测试器通道。在后处理步骤中，所测得的输出和非共享输入的夹具延迟值被修改以说明相对于第一待测试器件的附加延迟Δt12(如果在一个共享总线上有N个器件则为Δt12、Δt13…Δt1N)。 

为了将非共享输入上的信号延迟时间量Δt12，相应的夹具延迟值必须被减去Δt12。假定较短的信号路径必须被补偿，则减小后的夹具延迟值产生的后果是测试器驱动器较晚发送它们的激励信号。为了延迟待测试输出上的信号，相应的夹具延迟值必须被增加Δt12。假定较长的信号路径必须被补偿，则增加后的夹具延迟值产生的后果是测试器接收器较晚执行它们的对比动作。 

在本发明的实施例中，上述后处理首先分析N个夹具延迟校准文件(或者其中相应的传输延迟值被提供的任何其它数据结构)并针对每个共 享输入计算第二待测试器件(DUT 2)与第一待测试器件(DUT 1)之间的差值(或传输延迟差)。通过平均所有共享输入上的差值来得到延迟Δt12。因为该平均，在本发明的实施例中，第二待测试器件(DUT 2)和第一待测试器(DUT 1)之间的共享总线的长度被精确地进行长度匹配。在下一步中，该后处理从第二待测试器件(DUT 2)的每个非共享输入的夹具延迟值中减去值Δt12。然后再将值Δt12与第二待测试器件(DUT 2)的每个输出的夹具延迟值相加并将其存储为新的夹具延迟值。所测得的第一待测试器件(DUT 1)的夹具延迟值被保持不变。用于共享总线的夹具延迟值是通过测量第一待测试器件(DUT 1)所获得的那些值。该后处理最后将针对所有待测试器件的新的和未改变的夹具延迟值合并，并将其存储到新的夹具延迟校准文件中(或者提供任意其它合适的数据结构)。如果在共享总线上有N个器件，则该过程被应用于从第二待测试器件(DUT2)到第N个待测试器件(DUT N)的所有待测试器件(即该过程被应用于DUT 2、DUT 3、…DUT N)，以相同方式处理针对每个待测试器件的相应延迟Δt12、Δt13、…Δt1N。 

对于典型的接口，在夹具延迟校准期间针对非共享输入所测得的值主要是连接插槽板(或待测试期间板)与母板的电线的传输延迟。当这些值在后处理期间被减小以描述共享总线上的第一待测试器件(DUT 1)和第N待测试器件(DUT N)之间的延迟时，结果通常是正值，因为电线上的延迟值通常比共享板的迹线上的延迟大。然而，当大的共享因子N被实行时，共享总线上的延迟可能会超过电线上的延迟并且后处理的结果可能是负值。在这种情况下，在应用以上修改过程之前可以可选地将所有输入的夹具延迟值加上附加偏移并且将所有输出的夹具延迟值减去附加偏移。 

使用附加偏移的结果仅仅是改变了参考时间，而并不影响同步。 

当K个共享总线被应用在接口上以测试并联的M＝K×N个器件时，可以利用K个短路器件针对并行的K个总线执行传统夹具延迟校准和上述后处理过程。这意味着所有共享总线的第一待测试器件(DUT 1)被首先测量，然后是第二待测试器件(DUT 2)到第N待测试器件(DUT N)。同样，包含所有K个总线的测量数据的夹具延迟校准文件被生成。然而，任 何其它合适的数据结构都可以被生成。在后处理期间，针对所有K个总线+的Δt12在第一步骤中被处理，之后是Δt13…Δt1N。后处理的结果是对整个接口(或对整个待测试器件板)有效的一个新的夹具延迟校准文件。然而，任何其它合适的数据结构都可以被创建。 

上述后处理以及将N个夹具延迟校准文件合并到对驱动共享接口有效的一个夹具延迟校准文件中目前是通过用“HSM 3600”软件提供的基于脚本的UNIX工具来执行的。或者，任何其它的软件或硬件都可以被用于实现所述后处理。 

下面，将描述用于对原始传输延迟值进行后处理的装置的总体概念。为此，图6示出了根据本发明实施例的用于对原始传输延迟值进行后处理的装置的示意框图。图6的装置整体用600来表示。装置600适用于对用于芯片测试器的待测试器件接口(或待测试器件板)的多个传输延迟值进行后处理。 

这里假定待测试器件接口(或待测试器件板)适用于提供芯片测试器与至少两个待测试器件之间的电连接，并且待测试器件板包括用于提供待测试器件板与第一待测试器件之间的可拆卸电联接的第一待测试器件联接元件、用于提供待测试器件板与第二待测试器件之间的可拆卸电联接的第二待测试器件联接元件、用于提供待测试器件板与第一待测试器件之间的可拆卸电联接的第三待测试器件联接元件、用于提供待测试器件板与第二待测试器件之间的可拆卸电联接的第四待测试器件联接元件。此外，假定待测试器件板包括用于提供待测试器件板与芯片测试器之间的可拆卸电联接的第一芯片测试器联接元件。此外，假定待测试器件板包括用于提供待测试器件板与芯片测试器之间的可拆卸电联接的第二芯片测试器联接元件，以及用于提供待测试器件板与芯片测试器之间的可拆卸电联接的第三芯片测试器联接元件。此外，假定第一待测试器件联接元件和第二待测试器件联接元件都被电连接到第一芯片测试器联接元件。第三待测试器件联接元件被电连接到第二芯片测试器联接元件，并且第四待测试器件联接元件被电连接到第三芯片测试器联接元件。关于可能待测试器件接口配置的细节在图7a到7c中被示出。 

应当注意在本说明书中，待测试器件板被描述为待测试器件接口的示例。然而，用于提供芯片测试器与一个或多个待测试器件之间的连接的其它类型的待测试器件接口也可以被使用。 

装置600包括传输延迟确定器610，适用于获得描述第四待测试器件联接元件与第三芯片测试器联接元件之间的传输延迟的原始(或实际)传输延迟值。传输延迟确定器610适用于提供所获得的传输延迟值作为原始传输延迟值612。此外，装置600包括传输延迟差值确定器620，适用于获得并提供传输延迟差622，该传输延迟差622描述一方面第一芯片测试器联接元件与第一待测试器件联接元件之间的传输延迟与另一方面第一芯片测试器联接元件与第二待测试器件联接元件之间的传输延迟之间的差。此外，装置600包括传输延迟修改器630，适用于利用传输延迟差值622修改原始传输延迟值612。因此，传输延迟修改器630适用于提供经修改的有效传输延迟值632。 

在本发明的实施例中，经修改的有效传输延迟值622可以取代原始传输延迟值612。在本发明的另一实施例中，经修改的有效传输延迟值622例如可以被用作定时信息140，该定时信息140用作针对芯片测试器100中的通道模块配置120的输入信息。还应当注意装置600可以被考虑来配置芯片测试器100的定时计算器110。 

此外，应当注意在实施例中，装置600适用于基于一个或多个经修改的有效传输延迟值632生成数据结构(例如文件)。此外，在实施例中，装置600可以适用于处理作为输入信息的一个或多个上述夹具延迟校准文件并基于一个或多个经修改的有效传输延迟值生成新的夹具延迟校准文件(该文件也可以被称为经修改的夹具延迟校准文件或有效夹具延迟校准文件)。 

下面，将描述典型的待测试器件板和相应的待测试器件板传输延迟数据结构。接下来，将示出处理后的经修改(或有效)待测试器件板传输延迟数据结构。图7a示出了用于至少两个待测试器件的驱动共享测试的待测试器件板的示例。图7a的待测试器件板整体用700来表示。此外，图7a示出了用720和730表示的两个可能的待测试器件板传输延迟数据结构的 图形化表示。待测试器件板700包括三个芯片测试器联接元件702、704、706。芯片测试器联接元件(或者芯片测试器连接器或芯片测试器端口)适用于提供芯片测试器与待测试器件板700之间的电连接。芯片测试器联接元件例如可以是适用于与芯片测试器的POGO接口交互的联接元件。此外，待测试器件板700包括四个待测试器件板联接元件710、711、712、713。待测试器件联接元件适用于提供待测试器件板700与两个待测试器件之间的电联接。具体而言，第一待测试器件联接710和第三待测试器件联接元件712适用于提供与第一待测试器件的两个不同端子的电联接，并且第二待测试器件联接元件711和第四待测试器件联接元件713适用于提供到第二待测试器件的两个不同端子的电联接。 

第一和第三待测试器件联接元件710、712例如可以是用于第一待测试器件的第一待测试器件插槽的一部分，并且第二和第四待测试器件联接元件711、713例如可以是用于第二待测试器件的第二待测试器件插槽的一部分。 

此外，第一和第二待测试器件联接元件710、711经由共享线路被电连接到第一芯片测试器联接元件702。换言之，第一待测试器件联接元件710和第二待测试器件联接元件711被连接到相同的芯片测试器联接元件。该连接优选地用待测试器件板上的传输线来实现。此外，第三待测试器件联接元件712被电连接到第二芯片测试器联接元件704，并且第四待测试器件连接元件713被电连接到第三芯片测试器联接元件706。 

此外，还有描述待测试器件板700的物理特性的原始数据结构(例如原始文件)。例如，该数据结构可以包括如针对文件720所示出的信息。具体而言，该原始数据结构或文件可以包括关于第一芯片测试器联接元件702与第一待测试器件联接元件710之间的传输延迟的信息，该信息用Δtp1表示。此外，该原始数据结构可以包括关于第一芯片测试器联接元件702与第二待测试器件联接元件711之间的传输延迟的信息，该信息用Δtp2表示。该原始数据结构还可以包括用Δt2表示的关于第三待测试器件联接元件712与第二芯片测试器联接元件704之间的传输延迟的信息，以及用Δt3表示的关于第四待测试器件联接元件713与第三芯片测试器联接 元件706之间的传输延迟的信息。或者，关于第一待测试器件的信息(即Δtp1、Δtp2)和关于第二待测试器件的信息(即Δt2、Δt3)可以被包括在不同的数据结构或不同的文件中，如标号730所示。 

然而，在本发明的实施例中，包括修改后的(或有效)传输延迟值的经修改的数据结构被提供给待测试器件板。待测试器件板和经修改的数据结构可以被考虑为待测试器件板设置或测试夹具套装。在本发明的实施例中，经修改的数据结构(或经修改的文件)包括关于第一芯片测试器联接元件702与第一待测试器件联接元件710之间的传输延迟的信息，例如值Δtp1。此外，经修改的数据结构包括关于第三待测试器件联接元件712与第二芯片测试器联接元件704之间的传输延迟的信息，例如值Δt2。另外，经修改的数据结构包括关于第四待测试器件联接元件713与第三芯片测试器联接元件706之间的传输延迟的经修改的(或有效)信息。在本发明的实施例中，所述经修改的或有效传输延迟值是基于实际传输延迟值Δt3并且基于传输延迟差信息被修改的，所述传输延迟差信息描述一方面第一芯片测试器联接元件702与第一待测试器件联接元件710之间的传输延迟和另一方面第一芯片测试器联接元件702与第二待测试器件联接元件711之间的传输延迟之间的差。例如，该经修改的传输延迟值可以被计算为Δt3-(Δtp2-Δtp1)。 

然而，也可以使用替代的计算方法。根据本发明的一般实施例，第三待测试器件联接元件与第二芯片测试器联接元件之间的原始传输延迟值(Δt2)和第四待测试器件联接元件与第三芯片测试器联接元件之间的原始传输延迟值(Δt3)以这样的方式被修改以使得经修改的(或有效)传输延迟值之间的差(Δt3，有效-Δt2，有效)与原始传输延迟值之间的差(Δt3-Δt2)相差针对共享线路的传输延迟差(Δtp2-Δtp1)。 

换言之： 

Δt3，有效-Δt2，有效＝Δt3-Δt2+Δtp2-Δtp1。 

例如，以下关系可存在： 

Δt2，有效＝Δt2 

Δt3，有效＝Δt3-(Δtp2-Δtp1) 

Δt3，有效-Δt2，有效＝(Δt3-Δt2)-(Δtp2-Δtp1)。 

或者，以下关系可存在： 

Δt2，有效＝Δt2 

Δt3，有效＝Δt3+(Δtp2-Δtp1) 

Δt3，有效-Δt2，有效＝(Δt3-Δt2)+(Δtp2-Δtp1)。 

经修改的或有效传输延迟值可以被包括在一个或多个数据结构中。示例性数据结构被示出在图7b中，描述有效待测试器件板740。在本发明的实施例中，经修改的数据结构(或有效数据结构)例如可以包括传输延迟值Δtp1、传输延迟值Δt2，有效、以及传输延迟值Δt3，有效。如上所述，在本发明的实施例中可存在以下关系： 

Δt2，有效＝Δt2； 

Δt3，有效＝Δt3-(Δtp2-Δtp1)。 

在替代实施例中，两个数据结构或两个单独的文件可以被提供，第一文件包括传输延迟值Δtp1和Δtp2，有效并且第二文件包括传输延迟值Δtp1和Δt3，有效。 

这里应当注意如果待测试器件联接元件712、713要被连接到待测试器件的输入端口，则参考图7b描述的经修改的传输延迟数据结构例如可以被应用。 

接下来，将参考图7c描述表征待测试器件板的替代的经修改数据结构或有效数据结构。为此，图7c示出了有效待测试器件板和表征该有效待测试器件板的相应数据结构的图形化表示。 

这里应当注意参考图7c描述的数据结构类似于参考图7b描述的数据结构。然而，在第三芯片测试器联接元件与第四待测试器件联接元件之间有效的有效传输延迟Δt3被选择为Δt3+(Δtp2-Δtp1)。 

应当注意根据本发明的实施例，如果第三待测试器件联接元件和第四待测试器件联接元件要被连接到两个待测试器件的输出端口，则参考图7c描述的数据结构例如可以被使用。 

图7d示出了用于测试两个待测试器件的扩展配置的示例。图7d的配置包括第一待测试器件790和第二待测试器件792。第一待测试器件790 的输入790a和第二待测试器件792的输入792a可以被配置为共享输入。所述第一和第二待测试器件790、792的输入790a、792a因此可以被连接到芯片测试器的共享输出。此外，第一待测试器件790可以包括至少一个非共享输入790b和至少一个非共享输出790c。第二待测试器件792还可以包括至少一个非共享输入792b和至少一个非共享输出792c。 

换言之，在实施例中，器件具有共享输入、非共享输入和非共享输出。 

在很多测试情况下，存在不止一个共享线路。在这种情况下，定时延迟计算器110或传输延迟差值确定器720可以适用于通过平均得到关于到待测试器件的不同共享输入的传输延迟差的信息。这一概念将在后面参考图8来描述，图8示出了包括至少两个待测试器件的测试环境的示意框图，每个待测试器件包括至少两个共享输入。图8的测试环境整体用800来表示。第一待测试器件用810表示并且第二待测试器件用820表示。第一待测试器件810包括第一共享输入812和第二共享输入814。此外，第一待测试器件812包括附加输入或输出816。第二待测试器件820包括相应的第一共享输入822、第二共享输入824和另一输入或输出826。第一待测试器件的第一共享输入812和第二待测试器件的第一共享输入822都被连接到共享的类似总线的传输线830。第一待测试器件的第二共享输入814和第二待测试器件的第二共享输入824都被连接到第二共享的类似总线的传输线832。第一共享传输线830包括芯片测试器联接元件834，并且第二共享传输线832包括相应的芯片测试器联接元件836。芯片测试器联接元件834与第一共享输入812之间的传输延迟用Δtp1，1表示。芯片测试器联接元件834与第二待测试器件的第一共享输入822之间的传输延迟用Δtp1，2表示。芯片测试器联接元件836与第二共享输入814之间的传输延迟用Δtp2，1表示并且第二芯片测试器联接元件836与第二共享输入824之间的传输延迟用Δtp2，2表示。因此，针对第一共享传输线的传输延迟差值Δtp1，2-Δtp1，1可以被确定。类似地，针对第二共享传输线的传输延迟差值Δtp2，2-Δtp2，1可以被确定。为了进一步的计算，例如，为了计算定时信息114或者为了计算经修改的数据结构，平均值可以被使用，该平均值可 以通过平均针对各个传输线的传输延迟差值来得到。 

平均公式在图8中被给出，如果需要可以用针对其它共享传输线的传输延迟差值来扩展该公式。 

图9示出了根据本发明实施例的测试夹具套装的图形化表示。该测试夹具套装整体用900来表示。测试夹具套装900包括待测试器件板910，该待测试器件板910可以与参考图7a描述的待测试器件板700一样。为此，要参考以上的描述。 

测试夹具套装900还包括数据交换介质或数据载体920，其包括例如参考图7b和7c描述的经修改的(或有效)传输延迟信息。换言之，数据交换介质或数据载体920可以表示参考图7b和7c描述的一个或多个数据结构或文件。换言之，数据交换介质或数据载体可以包括针对待测试器件板910的传输线中的至少一个传输线的经修改的或有效传输延迟值。因此，数据交换介质或数据载体920对应于待测试器件板910。然而，数据交换介质920不包括或者不仅包括关于待测试器件板910的传输线的传输延迟的实际或物理信息，而且(或者排他地)包括经修改的(或有效)传输延迟值，该传输延迟值的生成例如是参考图7b和7c描述的。 

数据交换介质920例如可以是包括所述经修改的传输延迟值的硬盘、软磁盘、CD ROM、DVD、ROM、PROM、EPROM、EEPROM或存储器。然而，数据交换介质或数据载体也可以是包括所述经修改后的传输延迟值的任何其它易失性或非易失性数据载体。 

此外，适用于通过数据传输网络传输的数据包也被考虑为数据载体或数据交换介质。因此，测试夹具套装也可以采用物理待测试器件板以及对相应的修改后的传输延迟值的在线传输的形式。 

下面，将描述允许对器件装载效应进行补偿的概念。该器件装载效应补偿的概念可以可选地与上述用于调节芯片测试器通道的定时的概念结合起来使用。然而，下面描述的器件装载效应补偿的概念也可以与上述方法相独立地被使用。 

基于以下考虑，可以假定至少两个待测试器件被连接到至少一个共享线路上。然而，为了便于理解，图10示出了包含四个待测试器件的测试 设施。共享因子是N＝4。换言之，图10示出了包含四个待测试器件的测试设施的示意框图。另外，图10示出了用于四路共享的共享总线上的传输延迟。图10中的测试设施整体用1000来表示。测试设施1000包括四个待测试器件1010、1012、1014、1016。这些待测试器件中的每一个例如包括用1010a、1010b、1010c、1012a、1012b、1012c、1014a、1014b、1014c、1016a、1016b、1016c表示的三个共享输入。共享输入1010a、1012a、1014a、1016a都被连接到由芯片测试器的第一通道1022a驱动的第一共享线路1020a。共享输入1010b、1012b、1014b、1016b都被连接到由芯片测试器的第二通道1022b驱动的共享线路1020b。共享输入1010c、1012c、1014c、1016c都被连接到由芯片测试器的第一通道1022c驱动的第三共享线路1020c。 

此外，应当注意在本发明的实施例中，共享传输线1020a、1020b、1020c(可选地)用传输线末端1024a、1024b、1024c来终结。 

此外，应当注意在本发明的实施例中，共享传输线是长度匹配的。共享传输线包括分支点(例如，分支点1030a、1030b、1030c)，在分支点处各个待测试器件传输线从共享传输线路分支出来。这里应当注意相应分支点之间的共享传输线的长度是(至少近似)相等的。例如，第一传输线1020a在分支点1030a与分支点1032a之间的分段的长度至少近似地等于第二传输线1020b在分支点1030b与分支点1032b之间的分段的长度。因此，分支点1030a与分支点1032a之间的传输延迟至少近似等于分支点1030b与分支点1032b之间的传输延迟，并且也等于分支点1030c与1032c之间的传输延迟。然而，长度L₂₃可以不同于长度L₁₂。另外，长度L₃₄也可以不同于长度L₂₃。在另一实施例中，长度L₁₂、L₂₃和L₃₄可以至少近似相等。 

下面，在给出技术方案之前，将描述用于补偿器件装载效应的动机。 

当待测试器件(例如存储器件)基于仅补偿了包括上述共享总线的信号路径的传输延迟的夹具延迟校准被测试时，就会发现一些测量的定时相关结果(例如，建立和保持时间)仍然依赖于共享总线上的待测试器件的位置。此外，当共享总线上的一些待测试器件插槽未被装载器件时，得到 不同的测量结果。该依赖性的原因在于共享总线上的信号的延迟不仅由插槽板迹线(或者待测试器件板迹线)上的有限的传输速率所引起，而且由被连接到共享总线的待测试器件的寄生负载所引起。该负载主要受共享输入的输入电容的支配，并且引起包括对信号跳变的特定延迟在内的信号变形。为了在驱动共享接口上进行准确测量，器件装载效应可以被考虑。器件装载对于共享总线上的总信号延迟的影响例如可以被包括在夹具延迟校准中。为了实现该目的，可以通过将短路器件插入一个待测试器件插槽中并且在该短路插槽之前的待测试器件插槽被装载常规器件来实现夹具延迟校准。利用被装载的器件一直到短路器件执行夹具延迟校准产生第二组N个夹具延迟校准文件，这些文件具有针对DUT 2、…DUT N的共享输入的相当大的值。 

为了去掉器件装载效应，可以将无器件时测得的值减去有器件时测得的值。 

对于DUT 2，附加负载仅由DUT 1引起，而对于待测试器件N，附加负载由DUT 1，…DUT(N-1)引起。对于每个附加待测试器件，负载效应从待测试器件2到待测试器件N不断增加。 

假设每个待测试器件的负载效应是恒定的，则负载效应随着待测试器件数目的增加是线性的。DUT 1对于有器件和无器件显示同样的结果，因为在被测量的待测试器件之前没有器件(即，没有比DUT 1更靠近芯片测试器通道的器件)。这实现了对每个待测试器件的负载效应的去除过程的简化。在器件被装载到DUT 1到DUT(N-1)的电路中的情况下，仅针对DUT N的夹具延迟测量被执行即可。每个待测试器件的负载效应用tL来表示并且可以根据以下公式来确定： 

t_L＝(Δt_1N[有器件]-Δt_1N)/(N-1)。 

为了计算Δt_1N[有器件]，针对DUT 1的夹具延迟值(例如Δtp1)可以根据无器件的测量来得到，因为没有区别。而且仅根据一个共享总线(或根据一个插槽板或待测试器件板)来确定每个待测试器件的负载效应就够了。 

一旦每个待测试器件的负载效应被确定，对于所有n＝2，…，(N-1)的值 Δt_1n[有器件]可以根据以下公式被计算： 

Δt_1n[有器件]＝Δt_1n+(n-1)*t_L，对于n＝2，…，(N-1)。 

最后，在后处理期间，值Δt_1n[有器件]代替Δt_1n被使用，所述后处理被执行以生成对整个接口有效的最终夹具延迟校准文件。 

在实施例中，以下关系可被实现： 

Δt₁₂＝Δt_p2-Δt_p1以及Δt_1N＝Δt_pN-Δt_p1。 

在另一实施例中，用于负载效应的值t_L可以根据仿真来得到或者根据一些其它计算来得到。 

下面，将参考图11总结用于获得器件负载补偿传输延迟值的上述算法。为此，图11示出了用于执行测量以准备进行器件负载补偿的创造性方法的流程图。图11的方法整体用1100来表示。第一步骤1110包括确定针对第一待测试器件的传输延迟Δtp1(即，针对第一待测试器件的待测试器件板的芯片测试器联接元件与待测试器件板的待测试器件联接元件之间的传输延迟)。这里应当注意，待测试器件的编号(第一待测试器件、第二待测试器件、…)被选择以使得待测试器件的编号越小表示待测试器件板的芯片测试器联接元件与待测试器件之间或者芯片测试器通道与待测试器件之间的传输延迟越小。 

在第二步骤1112中，针对第二待测试器件(索引n＞1)的无负载传输延迟被确定。为此，针对第一待测试器件的待测试器件插槽保持开路，并且短路元件被置于第二待测试器件的待测试器件插槽中。因此，例如通过执行时域反射测量来测量传输延迟Δtp2。 

在第三步骤1114中，针对第三待测试器件的无负载传输延迟被确定。为此，针对第一待测试器件和第二待测试器件的待测试器件插槽保持开路，并且短路元件被置于针对第三待测试器件的待测试器件插槽中。因此，例如通过执行时域反射测量来测量传输延迟Δtp3。 

自然地，该测量可以被可选地扩展到覆盖三个以上的待测试器件。 

应当注意第一步骤1110、第二步骤1112和第三步骤1114被执行的顺序可以是任意选择的。然而，还应当注意第一步骤1110、第二步骤1112和第三步骤1114可以在待测试器件可用之前或者甚至在知道实际的待测 试器件会给共享线路带来什么负载之前已经被执行了。还应当注意根据本发明的一个实施例，步骤1110、1112、1114由待测试器件板的制造者执行。 

在第四步骤1120中，在待测试器件板的负载状态下确定传输延迟值。为此，待测试器件或者给共享线路带来的负载近似等于待测试器件所带来的负载的等效负载器件被置于至少一个待测试器件插槽中。此外，短路器件被置于更大编号的待测试器件插槽中。因此，在待测试器件板的芯片测试器连接元件与其中放置了短路器件的待测试器件插槽之间至少有一个待测试器件或负载器件被(电联地)置于插槽中。在优选实施例中，芯片测试器联接元件与有短路器件的待测试器件插槽之间的所有插槽都被装载了待测试器件或负载器件，但这不是必要的。相反，只要至少一个待测试器件或负载器件被使用就够了。 

因此，负载状态下的传输延迟Δt13例如可以通过进行时域反射测量来确定。 

此外，应当注意每个待测试器件(或每个负载)的传输延迟贡献例如可以通过将其它待测试器件位置的负载状态下的传输延迟测量结果与针对非共享状态下的相同待测试器件位置的传输延迟测量结果进行比较来得到，考虑有多少待测试器件或负载器件在所述测量中是有效的。 

此外，应当注意根据本发明的实施例，为了获得针对不同器件位置和/或不同负载状态的负载状态传输延迟，只有在负载状态下的一个传输延迟测量是必要的。 

例如，如果有N个待测试器件位置，则负载状态下的传输延迟测量只需要针对一个负载情形被执行以确定每个待测试器件的传输延迟贡献。然后可以通过预测或推测来计算针对其它负载情形的负载状态传输延迟，假定每个待测试器件线性地增加传输延迟。 

此外，针对各种负载状态的传输延迟可以被计算。例如，传输延迟可以针对如下情形被计算，其中第一待测试器件和第三待测试器件被置于待测试器件板上但是其中第二待测试器件插槽保持开路。因此，不同的负载状态可以被相应地处理，而不需要对每一个负载状态进行测量。换言之， 根据本发明的实施例，基于每个负载待测试器件插槽贡献特定的预定传输延迟的假设并且基于无负载待测试器件插槽不提供对传输延迟的贡献的假设，可以计算针对其中至少一个待测试器件插槽无负载的负载情形的传输延迟。 

此外，应当注意在本发明的实施例中，对芯片测试器通道的定时的重新配置可以响应于待测试器件插槽的负载状态的变化而被执行。例如，在对具有共享线路的多插槽布置中的多个待测试器件进行测试期间，可以发现特定的待测试期间插槽引起特别高的故障率。在这种情况下，例如可以假定该特定插槽是有缺陷的。因此，可以决定不再在该特定待测试器件插槽中放置任何待测试器件。因此，在决定不在该特定待测试器件插槽中装载待测试器件之后，后续测试在其中至少一个待测试器件插槽无负载的负载配置下被执行。换言之，该不装载特定待测试器件插槽的决定引起了共享线路的待测试器件负载的变化。因此，可以预期会发生定时变化，因为待测试器件插槽的负载对到达在无负载的特定待测试器件插槽之后的待测试器件插槽的信号的定时有影响。因此，在本发明的实施例中，芯片测试器通道或者至少一个芯片测试器通道的定时可以响应于改变特定待测试器件插槽的负载状态的决定被重新计算。对芯片测试器通道的定时的改变被执行以补偿由于负载状态的变化所引起的定时变化。 

以上机制可以总结如下： 

执行多点(multi-site)测试的半导体制造商的普通策略是禁用永久性故障的位置点。如果某个位置点被禁用了，则其将不会再被装载器件处理器并且从而不再显示负载效应。该策略的结果是对Δt_1i[有器件]的计算应当优选考虑被禁用的位置点。处理器将对位置点的禁用通知给测试器，因此，该信息是可用的。然而，由于该信息是在测试运行期间被动态创建的，而夹具延迟校准数据是在测试流程开始时被静态装载的，所以当夹具延迟校准数据被更新时，测试可能必须要被暂停。然而，可以预期上述策略将引起测试时间的减少。 

图12示出了用于提供用于调节芯片测试器的定时的定时信息的创造性方法的流程图。在本发明的实施例中，假定芯片测试器工作在这样的配 置下，其中至少第一待测试器件的第一端子和第二待测试器件的第一端子经由共享线路被连接到芯片测试器的第一通道。此外，假定第一待测试器件的第二端子经由非共享线路被连接到芯片测试器的第二通道并且第二待测试器件的第二端子经由非共享线路被连接到芯片测试器的第三通道。图12的方法1200包括第一步骤1210：获得传输延迟差信息，该信息描述一方面从芯片测试器的第一通道端口到第一待测试器件的第一端子的传输延迟与另一方面从芯片测试器的第一通道端口到第二待测试器件的第一端子的传输延迟之间的传输时间差。方法1200包括第二步骤：基于传输时间差信息提供定时信息以调节芯片测试器的第二通道和芯片测试器的第三通道的定时之间的定时偏移。 

应当注意图12的方法1200可以用针对这里的其它方式和方法描述的任意功能来补充。此外，本发明包括用于执行这里所描述的任意方法的计算机程序。 

取决于本发明的方法的特定实现要求，本发明的方法可以用硬件或软件来实现。可以用例如其上存储有电可读控制信号的硬盘、软磁盘、DVD、CD、ROM、PROM、EPROM、EEPROM或闪存形式的数字存储介质来实现本发明的方法，所述数字存储介质与可编程的计算机系统协同工作以实现本发明的方法。因此一般来说，本发明是具有存储在机器可读载体上的程序代码的计算机程序产品，所述程序代码可操作用于在计算机程序产品在计算机上运行时执行本发明的方法。因此换言之，本发明的方法是具有用于在计算机程序在计算机上运行时执行本发明的方法的计算机程序。 

在下面的章节中，将利用伪码来描述针对驱动共享的夹具延迟校准的算法的可能实现方式。应当注意根据本发明的实施例，如进程fixture_delay_calibration中所描述的夹具延迟校准文件的生成是由接口制造商来完成的。根据本发明的实施例，夹具延迟校准文件fd[1:N]是与接口一起被提供的。 

该算法可以利用以下例程来描述，其中符号“//”表示注释，其中要针对多个值进行重复的循环用“loop for…end loop”来描述。此外，还通 过在循环内缩进指令来进一步图示循环。 

Fixture_Delay_Calibration( 

N＝每个共享总线的待测试器件数目 

K＝每个接口的共享总线数目){ 

//分析管脚配置 

确定P＝每个待测试器件的管脚数目 

Loop for n＝1 to N 

  插入K个短路器件到DUT[n，1:K]插槽 

  为DUT[n，1:K]创建夹具延迟校准文件fd[n] 

  Loop for k＝1 to K 

    Loop for p＝1t o P 

    测量bus[k]和DUT[n，k]的pin[p]的夹具延迟fxdl_val[n，k，p] 

    End loop p 

  End loop k 

  将夹具延迟值fxdl_val[n，1:K，1:P]存储到文件fd[n] 

End loop n 

} 

Post_Processing_Procedure( 

N＝每个共享总线的待测试器件数目 

K＝每个接口的共享总线数目 

fd[1:N]＝来自DUT[1:N，1:K]的夹具延迟校准文件{ 

//分析管脚配置 

确定SI＝每个待测试器件的共享输入数目 

确定UI＝每个待测试器件的非共享输入数目 

确定OP＝每个待测试器件的输出数目 

为整个接口创建新的夹具延迟校准文件fd_merge 

//在没有补偿的情况下处理DUT[1，1:K]数据 

打开DUT[1，1:K]的夹具延迟校准文件fd[1] 

Loop for k＝1 to K 

  Loop for si＝1 to SI 

    从fd[1]读取共享输入的夹具延迟值si_fxdl_val[1，k，si] 

    将共享输入的夹具延迟值si_fxdl_val[1，k，si]写入fd_merge 

  End loop si 

  Loop for ui＝1 to UI 

    从fd[1]读取共享输入的夹具延迟值ui_fxdl_val[1，k，ui] 

    将共享输入的夹具延迟值ui_fxdl_val[1，k，ui]写入fd_merge 

  End loop ui 

  Loop for op＝1 to OP 

    从fd[1]读取输出的夹具延迟值op_fxdl_val[1，k，op] 

    将输出的夹具延迟值op_fxdl_val[1，k，op]写入fd_merge 

  End loop op 

End loop k 

//在非共享输入和输出管脚上执行对DUT[2:N，1:K]的补偿 

Loop for n＝2 to N 

  打开DUT[n，1:K]的夹具延迟校准文件fd[n] 

  Loop for k＝1 to K 

    //计算补偿值 

  Loop for si＝1 to SI 

    从fd[n]读取共享输入的夹具延迟值si_fxdl_val[n，k，si] 

      Si_delta_t[n，k，si]＝si_fxdl_val[n，k，si]-si_fxdl_val[1，k，si] 

    End loop si 

    Delta_t1[n，k]＝对si的平均(Si_delta_t[n，k，si]) 

    //补偿非共享输入 

     Loop for ui＝1 to UI 

      读取非共享输入的夹具延迟值ui_fxdl_val[n，k，ui] 

      New_ui_fxdl_val[n，k，ui]＝ui_fxdl_val[n，k，ui]-Delta_t1[n，k] 

      将非共享输入的新夹具延迟数据New_ui_fxdl_val[n，k，ui]写入 

      fd_merge 

    End loop ui 

    //补偿输出 

    Loop for op＝1 to OP 

      读取输出的夹具延迟值op_fxdl_val[n，k，op] 

      New_ui_fxdl_val[n，k，op]＝ui_fxdl_val[n，k，op]+Delta_t1[n，k] 

      将输出的新夹具延迟值New_ui_fxdl_val[n，k，op]写入fd_merge 

    End loop op 

  End loop k 

End loop N 

} 

Fixture_Delay_Calibration_for_Driver_Sharing( 

N＝每个共享总线的待测试器件数目 

K＝每个接口的共享总线数目 

fd[1:N]＝来自DUT[1:N，1:K]的夹具延迟校准文件){ 

Fixture_Delay_Calibration(N，K) 

Post_Processing_Procedure(N，K，fd[1:N]) 

} 

此外，下面将描述用于补偿器件负载效应的算法。下面所描述的算法考虑器件负载并且利用伪码来描述。如下表格示出了文字中的符号与伪码中所使用的变量的对应关系： 

文字中使用的符号	伪码中使用的变量
		共享总线k上的DUTn	DUT[n，k]
Δt1n	Delta_t1[n，k]
		tL	Loading_effect
Δt1N[有器件]	Delta_t1_L[N，1]
		Δt1n[有器件]	Delta_t1[n，k]

下面的列表描述了根据本发明的一些实施例的一些程序例程。 

Correction_Procedure_for_Loading_Effect(N＝每个共享总线的DUT的数目) 

{ 

//仅测量总线k＝1和DUT[n＝N，k＝1]即可 

//分析管脚配置 

确定P＝每个DUT的管脚数目 

将短路器件插入DUT[N，1]bus[1]的插槽 

将N-1个常规器件插入DUT[1:N-1，1]bus[1]的插槽 

bus[1] 

为DUT[N，1]bus[1]创建夹具延迟校准文件fd_L 

Loop for p＝1 to P 

  测量bus[1]和DUT[N，1]的管脚[p]的夹具延迟fxdl_val[p，1，N] 

End loop p 

将夹具延迟值fxdl_val[1:P，1，N]写入文件fd_L 

} 

Post_Processing_Procedure_Including_Loading_Effect( 

N＝每个共享总线的DUT的数目 

K＝每个接口的共享总线的数目 

fd[1:N]＝来自DUT[1:N，1:K]的夹具延迟校准文件 

fd_L＝有负载情况下针对DUT[N，1]bus[1]的夹具延迟校准文件){ 

//分析管脚配置 

确定SI＝每个DUT的共享输入的数目 

确定UI＝每个DUT的非共享输入的数目 

确定OP＝每个DUT的输出的数目 

//去除器件负载效应 

打开DUT[N，1]的夹具延迟校准文件fd_L 

打开DUT[N，1:K]的夹具延迟校准文件fd[N] 

Loop for si＝1 to SI 

  从fd_L读取共享输入的夹具延迟值si_fxdl_val_L[N，1，si] 

  从fd[N]读取共享输入的夹具延迟值si_fxdl_val[N，1，si] 

  Si_delta_t_L[N，1，si]＝si_fxdl_val_L[N，1，si]-si_fxdl_val[N，1，si] 

End Loop si 

Delta_t1_L[N，1]＝对si(Si_delta_t_L[N，1，si])的平均 

Loading_effect＝(Delta_t1_L[N，1])/(N-1) 

针对整个接口创建新的夹具延迟校准文件fd_merge 

//在无补偿的情况下处理DUT[1，1:K]数据 

打开DUT[1，1:K]的夹具延迟校准文件fd[1] 

Loop for k＝1 to K 

  Loop for si＝1 to SI 

    从fd[1]读取共享输入的夹具延迟值si_fxdl_val[1，k，si] 

    将共享输入的夹具延迟值si_fxdl_val[1，k，si]写入fd_merge 

  End loop si 

  Loop for ui＝1 to UI 

    从fd[1]读取共享输入的夹具延迟值ui_fxdl_val[1，k，ui] 

    将共享输入的夹具延迟值ui_fxdl_val[1，k，ui]写入fd_merge 

  End loop ui 

  Loop for op＝1 to OP 

    从fd[1]读取输出的夹具延迟值op_fxdl_val[1，k，op] 

    将输出的夹具延迟值op_fxdl_val[1，k，op]写入fd_merge 

  End loop op 

End loop k 

//在非共享输入和输出管脚上执行对DUT[2:N，1:K]的补偿 

Loop for n＝2to N 

  打开DUT[n，1:K]的夹具延迟校准文件fd[n] 

  Loop for k＝1 to K 

    //计算补偿值 

   Loop for si＝1 to SI 

  从fd[n]读取共享输入的夹具延迟值si_fxdl_val[n，k，si] 

  Si_delta_t[n，k，si]＝si_fxdl_val[n，k，si]-si_fxdl_val[1，k，si] 

End Loop si 

Delta_t1[n，k]＝对si(Si_delta_t[n，k，si])的平均+Loading_effect*(n-1) 

//补偿非共享输入 

Loop for ui＝1 to UI 

  读取非共享输入的夹具延迟值ui_fxdl_val[n，k，ui] 

    New_ui_fxdl_val[n，k，ui]＝ui_fxdl_val[n，k，ui]-Delta_t1[n，k] 

    将非共享输入的新的夹具延迟数据New_ui_fxdl_val[n，k，ui]写入 

    fd_merge 

  End loop ui 

  //补偿输出 

  Loop for op＝1 to OP 

    读取输出的夹具延迟值op_fxdl_val[n，k，op] 

    New_ui_fxdl_val[n，k，op]＝ui_fxdl_val[n，k，op]+Delta_t1[n，k] 

    将输出的新的夹具延迟值New_ui_fxdl_val[n，k，op]写入fd_merge 

  End loop op 

End loop k 

End loop N 

} 

Fixture_Delay_Calibration_for_Driver_Sharing_Including_Loading_Effect( 

N＝每个共享总线的DUT的数目 

K＝每个接口的共享总线的数目){ 

Fixture_Delay_Calibration(N，K) 

Correction_Procedure_for_Loading_Effect(N) 

Post_Processing_Procedure(N，K，fd[1:N]，fd_L) 

} 

为了总结以上描述，可以说该描述提供了对在使用驱动共享接口时用于夹具延迟校准的解决方案提案的概述。本发明存在的问题可以总结如下：由于对用于多个器件输入的单个测试驱动通道的共享，接口中的多个不同传输延迟可能需要针对每个共享驱动来补偿。该补偿应当考虑从pogo 接口到被连接到共享总线的各个待测试器件的信号路径。由于夹具延迟校准只补偿到一个待测试器件板的单个路径，所以上述新的解决方案已被扩展为还补偿被连接到一个共享总线的其它待测试器件的信号路径。上述发明的实施例实现了高效校准并且还使得可以在高速驱动共享的情况下操作测试设施，同时不影响测试结果的可靠性。 

Claims (25)

1.一种芯片测试器(100；300)，用于测试被连接到所述芯片测试器的至少两个待测试器件(150，160)，其中至少第一待测试器件(150)的第一端子(152)和第二待测试器件(160)的第一端子(162)经由共享线路被连接到所述芯片测试器的第一通道(130)，其中所述第一待测试器件(150)的第二端子(154)经由非共享线路被连接到所述芯片测试器的第二通道(132)，并且其中所述第二待测试器件(160)的第二端子(164)经由非共享线路被连接到所述芯片测试器的第三通道(138)，该芯片测试器包括：

定时计算器(110)，用于生成用于所述芯片测试器的通道(130，132)的定时信息，

其中所述定时计算器适用于获得传输延迟差信息(112)，该传输延迟差信息描述一方面从所述芯片测试器的第一通道端口(134)到所述第一待测试器件的第一端子(152)的传输延迟与另一方面从所述芯片测试器的第一通道端口(134)到所述第二待测试器件的第一端子(162)的传输延迟之间的差，并且

其中所述定时计算器适用于基于所述传输延迟差信息提供定时信息(114)以调节所述第二通道(132)和所述第三通道(138)的定时之间的定时偏移；以及

通道模块配置器(120)，适用于基于所述定时信息配置所述芯片测试器的第二通道或配置第二通道和第三通道两者，

其中，所述芯片测试器的第二通道(132)被配置为输入通道，

所述芯片测试器的第三通道(138)被配置为输入通道，并且

所述定时计算器(110)和所述通道模块配置器(120)适用于调节所述第二通道和所述第三通道的输入定时以使得到达所述第一待测试器件(150)的第一端子(152)的信号与所述第二通道(132)的有效待测试器件信号值采样时间之间的相对定时至少近似等于到达所述第二待测试器件(160)的第一端子(162)的信号与所述第三通道(138)的有效待测试器件信号值采样时间之间的相对定时，

其中，所述有效待测试器件信号值采样时间定义了在通道中被采样的信号被呈现在待测试器件端子处的时间。

2.如权利要求1所述的芯片测试器(100；300)，其中所述定时计算器(110)适用于提供用于所述第二通道(132)以及所述第三通道(138)两者的定时信息。

3.如权利要求1所述的芯片测试器(100；300)，其中所述第二通道(132)和所述第三通道(138)适用于向所述第一待测试器件(150)的第二端子(154)和所述第二待测试器件(160)的第二端子(164)提供相对于彼此有时移的同样的数据模式。

4.如权利要求1所述的芯片测试器(100；300)，其中所述定时计算器和所述通道模块配置器适用于调节所述第二通道和所述第三通道的输入时钟，以设置所述有效待测试器件信号值采样时间，其中所述第二通道(132)的输入时钟定义所述第一待测试器件(150)的第二端子(154)所提供的信号被采样或与参考值相比较的时刻，并且其中所述第三通道(138)的输入时钟定义所述第二待测试器件(160)的第二端子(164)所提供的信号被采样或与参考值相比较的时刻。

5.如权利要求1所述的芯片测试器(100；300)，其中所述芯片测试器的第二通道(132)和所述芯片测试器的第三通道(138)被配置为将相对于彼此有时移的所述第一待测试器件的第二端子(154)所提供的数据模式和所述第二待测试器件(160)的第二端子(164)所提供的数据模式与同样的参考数据模式进行比较。

6.如权利要求1所述的芯片测试器(100；300)，其中所述定时计算器(110)和所述通道模块配置器(120)适用于如果从所述芯片测试器的第一通道端口(134)到所述第一待测试器件(150)的第一端子(152)的传输延迟大于从所述芯片测试器的第一通道端口(134)到所述第二待测试器件(160)的第一端子(162)的传输延迟，则相对于所述第二通道(132)的定时延迟所述第三通道(138)的定时。

7.如权利要求1所述的芯片测试器(100；300)，其中所述芯片测试器适用于单独调节不同通道的定时。

8.如权利要求1所述的芯片测试器(100；300)，其中所述芯片测试器适用于通过执行至少一次时域反射测量来获得所述传输延迟差信息(112)。

9.如权利要求1所述的芯片测试器(100；300)，其中所述芯片测试器适用于通过从文件中读取所述传输延迟差信息获得所述传输延迟差信息(112)。

10.如权利要求1所述的芯片测试器(100；300)，其中所述定时计算器(110)适用于通过平均针对多个共享通道的传输延迟差信息来获得平均传输延迟差信息，所述多个共享通道中的每个共享通道连接到所述第一待测试器件的端子和所述第二待测试器件的端子。

11.如权利要求1所述的芯片测试器(100；300)，其中所述芯片测试器适用于根据待测试器件是否被装载在另一待测试器件插槽中来调节被耦接到给定待测试器件的至少一个通道(132，138)的定时。

12.如权利要求11所述的芯片测试器(100；300)，其中所述芯片测试器适用于在连接通道端口(134)和给定待测试器件的线路的不同装载状态下获得取决于装载状态的传输延迟信息，并且应用所述取决于装载状态的传输延迟信息来调节被耦接到所述给定待测试器件的所述至少一个通道(130)的定时，所述取决于装载状态的传输延迟信息描述所述给定待测试器件的所述通道端口(134)与端子连接(152，162)之间的传输延迟。

13.如权利要求12所述的芯片测试器(100；300)，其中所述芯片测试器适用于针对可经由共享线路连接到所述通道端口(134)的至少第一待测试器件(150)、第二待测试器件(160)和第三待测试器件获得描述所述通道端口(134)与端子连接(152，162)之间的传输延迟的未装载状态传输延迟信息；

在至少一个待测试器件负载被电布置在所述通道端口与待考虑端子连接之间的情况下，获得所述通道端口(134)与所述待考虑端子连接之间的负载状态传输延迟；以及

通过基于计算被执行所针对的被电布置在所述通道端口和所述待测试器件连接之间的每个待测试器件负载贡献相等的传输延迟的假设所进行的计算来为所述通道端口和至少一个其它端子连接之间的负载状态传输延迟提供估计值。

14.如权利要求11所述的芯片测试器(100；300)，其中所述芯片测试器适用于响应于指示待测试器件插槽将不再通过待测试器件插槽装载机制被装载的信号，来在执行测试期间调节至少一个通道的定时。

15.一种测试夹具套装(900)，包括：

待测试器件板(700；910)，用于提供芯片测试器与至少两个待测试器件之间的电连接，所述待测试器件板包括：

第一待测试器件联接元件(710)，用于提供所述待测试器件板与第一待测试器件之间的可拆卸电联接，

第二待测试器件联接元件(711)，用于提供所述待测试器件板与第二待测试器件之间的可拆卸电联接，

第三待测试器件联接元件(712)，用于提供所述待测试器件板与所述第一待测试器件之间的可拆卸电联接，

第四待测试器件联接元件(713)，用于提供所述待测试器件板与所述第二待测试器件之间的可拆卸电联接，

第一芯片测试器联接元件(702)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接，

第二芯片测试器联接元件(704)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接，以及

第三芯片测试器联接元件(706)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接，

其中所述第一待测试器件联接元件(710)和所述第二待测试器件联接元件(711)都经由第一共享线路被电连接到所述第一芯片测试器联接元件(702)；

其中所述第三待测试器件联接元件(712)被电连接到所述第二芯片测试器联接元件(704)；

其中所述第四待测试器件联接元件(713)被电连接到所述第三芯片测试器联接元件(706)；以及

与所述芯片测试器一起使用的数据交换介质(920)或数据流，所述数据交换介质或数据流包括有效传输延迟信息，该信息描述所述第三待测试器件联接元件与所述第二芯片测试器联接元件之间的有效传输延迟以及所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的有效传输延迟，

其中所述有效传输延迟基于实际传输延迟，并且其中所述有效传输延迟中的至少一个相对于相应的实际传输延迟被改变，从而所述有效传输延迟相对于所述实际传输延迟的偏离反映了一方面所述第一芯片测试器联接元件与所述第一待测试器件联接元件之间的传输延迟和另一方面所述第一芯片测试器联接元件与所述第二待测试器件联接元件之间的传输延迟之间的差。

16.如权利要求15所述的测试夹具套装(900)，还包括：用于提供所述待测试器件板与所述第一待测试器件之间的电联接的第五待测试器件联接元件、用于提供所述待测试器件板与所述第二待测试器件之间的电联接的第六待测试器件联接元件以及用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第四芯片测试器联接元件；

其中所述第五待测试器件联接元件和所述第六待测试器件联接元件都经由第二共享线路被电耦接到第四芯片测试器联接元件，

其中所述第一待测试器件联接元件与所述第二待测试器件联接元件之间的所述第一共享线路的一部分与所述第五待测试器件联接元件与所述第六待测试器件联接元件之间的所述第二共享线路的一部分的长度匹配。

17.一种用于对用于芯片测试器的待测试器件板的多个传输延迟值进行后处理的装置(600)，其中所述待测试器件板适用于提供芯片测试器与至少两个待测试器件之间的电连接，并且其中所述待测试器件板包括用于提供所述待测试器件板与第一待测试器件之间的可拆卸电联接的第一待测试器件联接元件(710)，用于提供所述待测试器件板与第二待测试器件之间的可拆卸电联接的第二待测试器件联接元件(711)，用于提供所述待测试器件板与所述第一待测试器件之间的可拆卸电联接的第三待测试器件联接元件(712)，用于提供所述待测试器件板与所述第二待测试器件之间的可拆卸电联接的第四待测试器件联接元件(713)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第一芯片测试器联接元件(702)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第二芯片测试器联接元件(704)和用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第三芯片测试器联接元件(706)，其中所述第一待测试器件联接元件(710)和所述第二待测试器件联接元件(711)都经由共享线路被电连接到所述第一芯片测试器联接元件(702)，所述装置包括：

传输延迟确定器(612)，用于获得描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的传输延迟的原始传输延迟值；

传输延迟差值确定器(620)，用于获得传输延迟差值，该差值描述一方面所述第一芯片测试器联接元件与所述第一待测试器件联接元件之间的传输延迟和另一方面所述第一芯片测试器联接元件与所述第二待测试器件联接元件之间的传输延迟之间的差；以及

传输延迟修改器(630)，用于基于所述传输延迟差值修改所述原始传输延迟值。

18.如权利要求17所述的装置(600)，其中所述装置适用于使描述所述待测试器件板的所述第一芯片测试器联接元件与用于在电方面位置最接近所述第一芯片测试器联接元件的第一待测试器件的所述第一待测试器件联接元件之间的传输延迟的原始传输延迟值保持不变。

19.如权利要求17所述的装置(600)，其中所述用于后处理的装置适用于通过将至少近似地描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的实际传输延迟的所述原始传输延迟值减去所述一方面所述第一芯片测试器联接元件与所述第一待测试器件联接元件之间的传输延迟和另一方面所述第一芯片测试器联接元件与所述第二待测试器件联接元件之间的传输延迟之间的差，来提供描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的有效传输延迟的有效传输延迟值。

20.如权利要求17所述的装置(600)，其中所述用于后处理的装置适用于通过将所述一方面所述第一芯片测试器联接元件与所述第一待测试器件联接元件之间的传输延迟和另一方面所述第一芯片测试器联接元件与所述第二待测试器件联接元件之间的传输延迟之间的差与至少近似地描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的实际传输延迟的所述原始传输延迟值相加，来提供描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的有效传输延迟的有效传输延迟值。

21.如权利要求19所述的装置(600)，其中所述用于后处理的装置适用于接收描述所述第二待测试器件的第二端子被用于输入端子还是用作输出端子的端子方向信息，并且根据所述端子方向信息确定通过加还是减来得到所述有效传输延迟。

22.如权利要求17所述的装置(600)，其中所述用于后处理的装置适用于将描述针对多个待测试器件位置的传输延迟值的多个文件合并为一个文件。

23.如权利要求21所述的装置(600)，其中所述用于后处理的装置适用于通过将附加偏移值应用于所述有效传输延迟值来避免提供负的有效传输延迟值。

24.一种用于提供用于调节芯片测试器(100；300)的定时的定时信息(114)的方法(1200)，所述芯片测试器工作在以下配置中，在该配置中：至少第一待测试器件(150)的第一端子(152)和第二待测试器件(160)的第一端子(162)经由共享线路被连接到所述芯片测试器的第一通道(130)并且所述第一待测试器件(150)的第二端子(154)经由非共享线路被连接到所述芯片测试器的第二通道(132)并且其中所述第二待测试器件(160)的第二端子(164)经由非共享线路被连接到所述芯片测试器的第三通道(138)，所述芯片测试器的第二通道(132)被配置为输入通道，所述芯片测试器的第三通道(138)被配置为输入通道，所述方法包括：

获得(1210)传输延迟差信息(112)，该信息描述一方面从所述芯片测试器的第一通道端口到所述第一待测试器件的第一端子的传输延迟与另一方面从所述芯片测试器的第一通道端口到所述第二待测试器的第一端子的传输延迟之间的传输时间差；以及

基于所述传输时间差信息提供所述定时信息(114)以调节所述第二通道(132)与所述第三通道(138)的定时之间的定时偏移，其中，所述第二通道和所述第三通道的输入定时被调节以使得到达所述第一待测试器件(150)的第一端子(152)的信号与所述第二通道(132)的有效待测试器件信号值采样时间之间的相对定时至少近似等于到达所述第二待测试器件(160)的第一端子(162)的信号与所述第三通道(138)的有效待测试器件信号值采样时间之间的相对定时，

其中，所述有效待测试器件信号值采样时间定义了在通道中被采样的信号被呈现在待测试器件端子处的时间。

25.一种用于对用于芯片测试器的待测试器件板的多个传输延迟值进行后处理的方法，其中所述待测试器件板适用于提供所述芯片测试器与至少两个待测试器件之间的电连接，并且其中所述待测试器件板包括用于提供所述待测试器件板与第一待测试器件之间的可拆卸电联接的第一待测试器件联接元件(710)，用于提供所述待测试器件板与第二待测试器件之间的可拆卸电联接的第二待测试器件联接元件(711)，用于提供所述待测试器件板与所述第一待测试器件之间的可拆卸电联接的第三待测试器件联接元件(712)，用于提供所述待测试器件板与所述第二待测试器件之间的可拆卸电联接的第四待测试器件联接元件(713)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第一芯片测试器联接元件(702)，用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第二芯片测试器联接元件(704)和用于提供所述待测试器件板与所述芯片测试器之间的可拆卸电联接的第三芯片测试器联接元件(706)，其中所述第一待测试器件联接元件(710)和所述第二待测试器件联接元件(711)都经由共享线路被连接到所述第一芯片测试器联接元件，所述方法包括：

获得描述所述第四待测试器件联接元件与所述第三芯片测试器联接元件之间的传输延迟的原始传输延迟值；

获得传输延迟差值，该差值描述一方面所述第一芯片测试器联接元件与所述第一待测试器件联接元件之间的传输延迟和另一方面所述第一芯片测试器联接元件与所述第二待测试器件联接元件之间的传输延迟之间的差；以及

利用所述传输延迟差值修改所述原始传输延迟值。

Images