JP2010537174A - チップテスタ、タイミング情報を提供する方法、試験機器セット、伝搬遅延情報を後処理する装置、遅延情報を後処理する方法、チップ試験構成、及び被検体を試験する方法。 - Google Patents

チップテスタ、タイミング情報を提供する方法、試験機器セット、伝搬遅延情報を後処理する装置、遅延情報を後処理する方法、チップ試験構成、及び被検体を試験する方法。 Download PDF

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Abstract

チップテスタに接続された少なくとも２つの被検体を試験するチップテスタは、チップテスタのチャネルについてタイミング情報を生成するタイミング計算部を備える。タイミング計算部は、チップテスタの第１のチャネルポートから第１の被検体の第１の端子までの伝搬遅延と、チップテスタの第１のチャネルポートから第２の被検体の第２の端子までの伝搬遅延との差を表す伝搬遅延差情報を取得するように構成される。タイミング計算部は、伝搬遅延差情報に基づいて、第１の被検体、あるいは第２の被検体へ接続されたチップテスタの第２のチャネルについてタイミング情報を提供するように構成される。チャネルモジュール構成部は、タイミング情報に基づいて、チップテスタの第２のチャネルを構成される。
【選択図】図１

Description

本発明は、概してチップテスタと、タイミング情報を提供する方法と、試験機器セットと、伝搬遅延情報を後処理する装置と、遅延情報を後処理する方法と、チップ試験構成と、被検体を試験する方法と、に関する。
本発明は、一実施形態において駆動部共用試験環境における機器遅延較正に関する。
装置試験の分野では、複数の被検体を共通の線に接続することが好ましい場合がある。この場合、少なくとも２つの被検体の端子はチップテスタの共通チャネルに接続されることになる。通常これらの端子は共用端子と称される。ただし、好ましくは一部の被検体端子は個別の（不共有又は非共有の）線を通じてチップテスタのチャネルに接続される。従って、典型的構成における被検体には、共用線を通じてチップテスタに接続される共用端子と、非共用線を通じてチップテスタのチャネルに接続される非共用端子の両方がある。
ただし、複数の被検体で線を共用して１つのチャネルに接続すると、信頼性の高い試験結果を得るにおいて多大な困難をともなう。
従って、本発明のいくつかの実施形態の目的は、被検体の試験の概念を改善することにある。
かかる目的は、請求項１に係るチップテスタ、請求項２２に係るチップテスタのタイミングを調整するための情報を提供する方法、請求項２４に係る複数の伝搬遅延値を後処理する装置、請求項３２に係る複数の伝搬遅延値を後処理する方法、請求項３３に係るチップ試験構成、及び請求項３６に係る２つの被検体を同時に試験する方法、によって解決される。
本発明の一実施形態では、少なくとも２つの被検体を試験するチップテスタを作製する。このチップテスタは、第１のチャネルと、第２のチャネルと、チップテスタのチャネルについてタイミング情報を生成するタイミング計算部と、チャネルモジュール構成部を備える。タイミング計算部は、チップテスタのチャネルについてタイミング情報を生成するように構成され、更にチップテスタの第１のチャネルポートから第１の被検体（ＤＵＴ）の第１の端子までの伝搬遅延と、チップテスタの第１のチャネルポートから第２の被検体の第１の端子までの伝搬遅延との差を表す伝搬遅延差情報を取得するように構成される。タイミング計算部は、伝搬遅延差情報に基づいて、第１の被検体、あるいは第２の被検体へ接続されたチップテスタの第２のチャネルについてタイミング情報を提供するように構成される。チャネルモジュール構成部は、タイミング情報に基づいて、チップテスタの第２のチャネルを設定するように構成される。
更に、本発明は並行する独立請求項に係る手段及び方法を提供する。さらに、本発明の実施形態は従属請求項により定義される。
添付の図面を参照して、本発明の実施形態を以下に参照する。
本発明の一実施形態に係るチップテスタの概略図である。 本発明の実施形態に係る２つの被検体からなる構成を示す図である。 本発明の実施形態に係る２つの被検体からなる構成を示す図である。 本発明の実施形態に係る２つの被検体からなる構成を示す図である。 本発明の一実施形態に係る２つの被検体に接続されたチップテスタの概略ブロック図である。 本発明の一実施形態に係るチップテスタのチャネルポートに存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係るチップテスタのチャネルポートに存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係るチップテスタのチャネルポートに存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係るチップテスタの複数のチャネルポートに存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係る第１の被検体の端子に存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係る第２の被検体の端子に存在する例示的波形のグラフ表示を示す図である。 本発明の一実施形態に係るチップテスタに存在する出力波形とサンプル基準時間のグラフ表示を示す図である。 本発明の一実施形態に係る伝搬遅延値を後処理する装置の概略ブロック図である。 本発明の一実施形態に係る実ｄｕｔボードとこれに対応する原伝搬遅延値ファイルのグラフ表示を示す図である。 本発明の一実施形態に係る有効ｄｕｔボードとこれに対応する有効伝搬遅延値ファイルのグラフ表示を示す図である。 本発明の一実施形態に係る別の有効被検体ボードとこれに対応する有効伝搬遅延値ファイルのグラフ表示を示す図である。 ２つのｄｕｔを試験する拡張構成の一例を示す図である。 本発明の一実施形態に係る平均化伝搬遅延差値を算出する平均化手法のグラフ表示を示す図である。 本発明の一実施形態に係るｄｕｔボードセットのグラフ表示を示す図である。 本発明の一実施形態に係る３つ以上の被検体を含むｄｕｔボードのグラフ表示を示す図である。 ｄｕｔボードの特性を表す本発明の方法のフローチャートである。 本発明の一実施形態に係るチップテスタのタイミングを調整するためタイミング情報を提供する方法のフローチャートである。
図１は、本発明の一実施形態に係るチップテスタの概略ブロック図である。図１のチップテスタは、その全体を１００と称する。チップテスタ１００は、伝搬遅延差情報１１２を取得する（読み取る、又は測定する等）ように構成されたタイミング計算部１１０を備える。タイミング計算部１１０は更に、チャネルモジュール構成部１２０へタイミング情報１１４を提供するように構成される。チップテスタ１００は更に、第１のチャネル１３０と第２のチャネル１３２を備え、第１のチャネル１３０のｄｕｔ端子は第１のチャネルポート１３４へ配線され、第２のチャネル１３２のｄｕｔ端子は第２のチャネルポート１３６へ配線される。また、第２のチャネル１３２はチャネルモジュール構成部１２０からタイミング設定情報１４０を受信するため、ケーブルによりチャネルモジュール構成部１２０に接続される。必要に応じて、第１のチャネル１３０もまたチャネルモジュール構成部１２０に接続できる。
更に、チップテスタ１００に接続された第１の被検体１５０と第２の被検体１６０とが図１のグラフ表示に示されていることに留意されたい。ただし、当然ながら被検体１５０、１６０がチップテスタの一部ではないことに留意されたい。しかし、第１の被検体１５０の第１の端子１５２はチップテスタ１００の第１の端子ポートに接続され、第２の被検体１６０の第１の端子１６２もまたチップテスタ１００の第１のチャネルポート１３４に接続されている。更に好ましくは（ただし必須ではなく）、第２の被検体１６０の第２の端子１６４（入力端子、又は出力端子、又は入／出力端子）は、ケーブルによりチップテスタ１００の第２のチャネルポート１３６に接続される。あるいは、第１の被検体１５０の第２の端子１５４（入力端子、又は出力端子、又は入／出力端子）が第２のチャネルポート１３６に接続される。
以上の構造的説明に基づいて、チップテスタ１００の機能性を引き続き説明する。伝搬遅延差情報１１２は好ましくは、チップテスタの第１のチャネルポート１３４から第１の被検体１５０の第１の端子１５２までの伝搬遅延と、チップテスタの第１のチャネルポート１３４から第２の被検体の第１の端子１６２までの伝搬遅延との差を表す。つまり、チップテスタのタイミング計算部は、第１のチャネルポート１３４で出力され第１の被検体１５０と第２の被検体１６０への信号の伝搬遅延の差に関する情報を処理する。例えば、被検体１５０、１６０がバス状構造で第１のチャネルポート１３４に接続されるとすれば（例えばタップを有する共通伝送路を使用し被検体１５０、１６０の端子１５２、１６２へ信号を提供、第１のチャネルポートから各タップの距離はそれぞれ異なる）、第１のチャネルポート１３４と被検体１５０、１６０の端子１５２、１６２との伝搬時間に差が生じるため、この情報が意味を持つことになる。タイミング計算部１１０は、この伝搬遅延差情報１１２に基づいて、チップテスタの第２のチャネル１３２についてタイミング情報を提供するように構成される。チャネルモジュール構成部は、このタイミング情報１１４に基づいて、チップテスタ１００の第２のチャネル１３２を構成する。その結果、第２のチャネル１３２のタイミングは伝搬遅延差情報１１２次第で調整できる。従って、第１のチャネルポートと、第１の被検体１５０及び第２の被検体１６０の端子１５２、１６２との伝搬遅延時間に差が生じても、被検体に達する信号で適切なタイミングを達成できる。
ここで、第２のチャネル１３２が入力チャネル、出力チャネル（駆動チャネルとも称する）、又は入／出力チャネルのいずれかになり得ることに留意されたい。また、第２のチャネル１３２は入力チャネル専用として、あるいは出力チャネル専用として機能するように設定される入／出力チャネルであってもよい。
本発明の特定の実施形態に使用可能な被検体の種々の構造について以下で説明する。
図２ａは、第１のｄｕｔ構成の概略ブロック図である。第１のｄｕｔ１５０ａは第１の入力端子１５２ａと第２の入力端子１５４ａを備える。第２の被検体１６０ａは、第１の入力端子１６２ａと第２の入力端子１６４ａを備える。ここで、第１のｄｕｔ１５０ａの第１の入力端子１５２ａと第２のｄｕｔ１６０ａの第１の入力端子１６２ａが、いずれもチップテスタの出力チャネル（駆動チャネル）１３０ａに接続されていることに留意されたい。また、第１のｄｕｔ１５０ａの第２の入力ポート１５４ａはチップテスタの第２の出力ポート１３２ａへケーブルにより接続（又は電気的に接続）されている。第２のｄｕｔ１６０ａの第２の入力ポート１６４ａは、更にチップテスタの第３の出力ポート１３８ａに接続されている。また、出力チャネル（駆動チャネル）１３０ａ（又はチャネルポート）と第１のｄｕｔ１５０の入力端子１５２ａとの間の伝搬遅延はΔｔｐ１と称する。また、出力チャネル（駆動チャネル）１３０ａ（又はチャネルポート）と第２のｄｕｔ１６０ａの第１の入力端子１６２ａとの間の伝搬遅延はΔｔｐ２と称する。
当然ながら、ｄｕｔ１５０ａ、１６０ａは出力を備えることもあるが、ここでは簡潔さを図るため図示していない。それらのｄｕｔ出力に存在する信号は、例えばチップテスタへ入力され、それを元にｄｕｔが所望の仕様を満たすか否かを判断することができる。
ここで、第１の出力チャネル（駆動チャネル）１３０ａは、一実施形態において第１のチャネル１３０と同じであってもよいことに留意されたい。また、第２の出力チャネル（駆動チャネル）１３２ａは第２のチャネル１３２と同じであってもよい。
図２ｂは別のｄｕｔ構成の概略ブロック図である。第１のｄｕｔ１５０ｂは入力端子１５２ｂと出力端子１５４ｂを備える。第２のｄｕｔ１６０ｂは入力端子１６２ｂと出力端子１６４ｂを備える。第１及び第２のｄｕｔ１５０ｂ、１６０ｂの入力端子１５２ｂ、１６２ｂは、いずれもチップテスタの出力チャネル１３０ｂに接続されている。出力チャネル１３０ｂと入力端子１５２ｂ、１６２ｂとの間の伝搬遅延もまたΔｔｐ１及びΔｔｐ２と称する。
また、第１のｄｕｔ１５０ｂの出力端子１５４ｂは、チップテスタの第１の入力チャネル１３２ｂ（又は入力として構成された入／出力チャネル）と結合される（又は電気的に接続される）。同様に、第２のｄｕｔ１６０の出力端子１６４ｂは、チップテスタの入力チャネル（又は入力として構成された入／出力チャネル）１３８ｂと結合される（又は電気的に接続される）。
出力チャネル１３０ｂは第１のチャネル１３０と同じであってもよく、入力チャネル１３２ｂが第２のチャネル１３２と同じであってもよいことに留意されたい。
図２ｃは、別のｄｕｔ構成のグラフ表示を示す図であり、それは例えば高速ｄｕｔ試験に使用できる。図２ｃに示す構成ではｄｕｔ入力ピンの一部が共用され、それぞれのｄｕｔは更に、少なくとも１つの非共用入力と少なくとも１つの非共用出力を備える。第１のｄｕｔ１５０ｃは第１の共用入力１５２ｃ、第２の共用入力１５３ｃ、第１の非共用入力１５４ｃ、第２の非共用入力１５５ｃ、第１の出力１５６ｃ、及び第２の出力１５７ｃを備える。同様に、第２のｄｕｔ１６０ｃは第１の共用入力１６２ｃ、第２の共用入力１６３ｃ、第１の非共用入力１６４ｃ、第２の非共用入力１６５ｃ、第１の出力１６６ｃ、及び第２の出力１６７ｃを備える。第１のｄｕｔ１５０ｃの第１の共用入力１５２ｃと第２のｄｕｔ１６０ｃの第１の共用入力１６２ｃは、いずれも第１の共用バス線１７０ｃによりチップテスタの第１の出力チャネル１３４ｃに接続される。同様に、第１のｄｕｔ１５０ｃの第２の共用入力１５３ｃと第２のｄｕｔ１６０ｃの第２の共用入力１６３ｃは、いずれも第２の共用バス線１７１ｃによりチップテスタの第１の出力チャネル１３５ｃに接続される。また、第１のｄｕｔ１５０ｃの第１の出力１５６ｃはチップテスタの第１の入力チャネル１７２ｃに接続され、第１のｄｕｔ１５０ｃの第２の出力１５７ｃはチップテスタの第２の入力チャネル１７３ｃに接続され、第２のｄｕｔ１６０ｃの第１の出力１６６ｃはチップテスタの第３の入力チャネル１７４ｃに接続され、第２のｄｕｔ１６０ｃの第２の出力１６７ｃはチップテスタの第４の入力チャネル１７５ｃに接続される。第１のｄｕｔ１５０ｃの第１の非共用入力１５４ｃはチップテスタの第３の出力チャネル１７６ｃに接続され、第１のｄｕｔ１５０ｃの第２の非共用入力１５５ｃはチップテスタの第４の出力チャネル１７７ｃに接続され、第２のｄｕｔ１６０ｃの第１の非共用入力１６４ｃはチップテスタの第５の出力チャネル１７８ｃに接続され、第２のｄｕｔ１６０ｃの第２の非共用入力１６５ｃはチップテスタの第６の出力チャネル１７９ｃに接続される。
要約すると、ｄｕｔ１５０ｃ、１６０ｃはそれぞれ少なくとも１つの（この例では２つの）共用入力を備え、第１のｄｕｔ１５０ｃの共用入力と第２のｄｕｔ１６０ｃの共用入力はチップテスタの同じ出力チャネルに接続される。ｄｕｔ１５０ｃ、１６０ｃの出力は、チップテスタの入力チャネルへ個別に接続される。入力チャネルはテスタ受信部を備える。通常であれば第１のｄｕｔ１５０ｃの少なくとも１つの出力がチップテスタの入力チャネルに接続されることに留意されたい。また、ｄｕｔ１５０ｃ、１６０ｃは、チップテスタの出力チャネルへ個別に接続された少なくとも１つの（この例では２つの）非共用入力を備える。換言すると、第１の被検体と第２の被検体との内いずれか一方の被検体の入力へケーブルにより接続される、チップテスタの出力チャネルが少なくとも１つは存在する。以下において、かかるチップテスタの出力チャネルを非共用試験チャネルと称することがある。チップテスタの第１の非共用試験チャネルが第２の被検体１６０ｃの入力端子ではなく第１の被検体１５０ｃの入力端子に接続されていること、そしてチップテスタの第２の非共用試験チャネルが第１のｄｕｔ１５０ｃの入力端子ではなく第２の被検体１６０ｃの入力端子に接続されていることに留意されたい。
本明細書においては、テスタ出力チャネルを簡潔にテスタ駆動部と称することがある。テスタ入力チャネルは簡潔にテスタ受信部と称する。
また、共用バス線１７０ｃ、１７１ｃは必要に応じて終端される。共用バス線１７０ｃ、１７１ｃの終端は、例えば終端抵抗１８０ｃ、１８２ｃを備える。同終端は必要に応じて終端電圧源１８１ｃ、１８３ｃを更に備える。
駆動部共用が機器遅延較正に与える構造的影響を、図２ｃを参照しつつ以下に説明する。
好適な実施形態においては、図２ａ、２ｂ、及び２ｃに示す構造が被検体ボード（ｄｕｔボード）上に実装され、チップテスタのチャネルとｄｕｔとの接続が、ｄｕｔボード上に配線された伝送路と、ｄｕｔボードとｄｕｔ端子との間に電気的接続を提供するように構成された電気コネクタとからなることに留意されたい。電気コネクタは、例えば取り外し可能な電気的接点を提供する試験ソケットでもよい。電気コネクタはまた、電気的接続を提供するように構成されたネイルまたはチップを備えてもよい。ただし、それとはタイプの異なるコネクタを使用することもできる。ｄｕｔインターフェイス（ｄｕｔボード）で駆動部共用（つまり、複数ｄｕｔの入力端子をチップテスタの１つの共用出力チャネルに接続すること）を実装する場合は、デバイス入力ピン又はデバイス入力端子を２種類に区別できる。すなわち、非共用テスタ駆動チャネル又は非共用テスタ出力チャネルに接続される入力ピン（入力端子）（いわゆる非共用ｄｕｔ入力）と、共用テスタ駆動チャネル又は共用テスタ出力チャネルに接続される入力ピン（入力端子）（いわゆる共用ｄｕｔ入力）である。受信チャネルは一実施形態では共用されない。デバイス（ｄｕｔ）の非共用入力は、テスタ駆動チャネル又はテスタ出力チャネルへ１対１で接続される従来の入力ピンである。いわゆる「デイジーチェーン共用」の場合は、１デバイスの共用入力が共用バスの線に接続される。一実施形態においては、Ｎ個のデバイスからなる１群の共用入力が１本の共用バス（共用バス線）に接続される。一実施形態においては、共用バスの各線が１つのテスタ駆動チャネルに接続される。従って、一実施形態においては、１つのテスタ駆動チャネルでＮ個の共用入力を駆動することになる。別の実施形態においては、Ｍ個のデバイスの並列試験に対処するため、多数の共用バスがｄｕｔインターフェイス（ｄｕｔボード）上に存在する。従って、インターフェイス（ｄｕｔボード）上にあるＫ本の共用バスはＫ＝Ｍ／Ｎである。Ｎは「共用率」と称することもある。
一実施形態においては、高速を実現するため共用バスの線を終端伝送路として運用する。バスの１つの線に接続するＮ個の共用入力によって伝送路に至るタップが形成される。本発明の一実施形態では、共用入力が高インピーダンスモードで運用される場合でも（例えば共用入力オンダイ終端ＯＤＴデバイスでオンダイ終端オフ）、それぞれの入力は寄生負荷をともない、共用バスに沿って伝搬する信号に歪が生じる。従って、駆動部共用を実装してメモリデバイスを試験する本発明の一実施形態では、コマンド入力や制御入力等、低速信号のみ共用入力として運用する。ただし、この概念は他の装置にも応用できる。
上述の原理を実装した２倍率駆動部共用を図２ａ、２ｂ、及び２ｃに示す。
本発明の一実施形態によれば、メモリデバイスで駆動部共用を実装するｄｕｔインターフェイス又はｄｕｔボードは、Ｎ個のデバイスに対してＫ個のソケットボードを各ボードに具備する。つまり、各ソケットボードにつき１本の共用バスを実装する。共用バスとデバイスの非共用入力はケーブルによりマザーボードに接続される（ケーブルとチップテスタのチャネルモジュールとの接続はマザーボードから提供）。ｄｕｔの高データ転送速度と比較的長い信号経路のため、好ましくは機器遅延較正を実施し、インターフェイス（ｄｕｔボード）上の長い信号経路によって生じる伝搬遅延を補償する。ただし、機器遅延較正の実施においてはソケットボード（ｄｕｔボード）上の共用バスの存在を考慮に入れなければならない。例えば、第１のｄｕｔ（ＤＵＴ１）の共用・非共用入力と出力について機器遅延を測定し、記憶する場合は、共用バスを駆動する駆動チャネルの機器遅延値は第１のｄｕｔ（ＤＵＴ１）に限り有効である。この文脈における用語「機器遅延値」は、ｄｕｔボードのチップテスタポート（チップテスタ接触素子とも称する）と、ｄｕｔボードのｄｕｔ端子（ｄｕｔ接触素子）との間の伝搬遅延を指す。用語「機器遅延値」は、チップテスタチャネルポートとｄｕｔボードのｄｕｔ端子（ｄｕｔ接触素子）との総伝搬遅延を指すこともある。しかし、第２の被検体（ＤＵＴ２）の場合には共用バスに沿って第１の被検体（ＤＵＴ１）から第２の被検体（ＤＵＴ２）に至る信号の伝搬遅延によって更なる遅延が生じる。
ただし、第１のデバイスの機器遅延を使用する必要はない。第２、第３、あるいは第Ｎのデバイスの機器遅延を使用することもできる。
チップテスタの一実施形態では、共用バスを駆動する駆動チャネルでただ１つの機器遅延値が可能であり、バスに沿った更なる遅延は、好ましくは別の手段で補償する。
共用線に沿った伝搬遅延を補償する概念を以下に説明する。本説明においては図３に示すアーキテクチャを参照する。図３は、３つの被検体に接続されたチップテスタの概略ブロック図である。図３のチップテスタは、その全体を３００と称する。チップテスタ３００が図１のチップテスタ１００に類似していることに留意されたい。このため、同じ手段・信号は同じ参照番号によって示し、繰り返しの説明は省略する。代わりに図１の説明を参照する。ただし、チップテスタ３００は第３のチャネル１３８をも備える。第３のチャネル１３８には第３のチャネルポート１３９が対応する。また、第２のチャネルポート１３６が一実施形態において、第１のｄｕｔ１５０の第２の端子１５４に接続されることに留意されたい。同様に、第３のチャネルポート１３９は第２のｄｕｔ１６０の第２の端子１６４に接続されている。好適な実施形態においては、第１のｄｕｔ１５０が第２のｄｕｔ１６０と同じタイプのものとなることに留意されたい。換言すると、第１のｄｕｔ１５０と第２のｄｕｔ１６０は、例えば１組のチップの内、理想的な状況下で同一と想定される２つのサンプルである。また、第２のチャネル１３２と第３のチャネル１３８は両方とも入力チャネルであってよく、あるいは両方とも出力チャネルであってもよいことに留意されたい。定義「出力チャネル」は、出力ポートとして機能するよう（ソフトウェアにより、又はハードウェアスイッチ等により）構成された入／出力チャネルを含む。同様に、用語「入力チャネル」は入力ポートとして機能するように構成された入／出力チャネルを含む。
更に、第１のチャネルポート１３４と第１のｄｕｔ１５０の第１の端子１５２との間の伝搬遅延は、Δｔｐ１と称する。第１のチャネルポート１３４と第２のｄｕｔ１６０の第１の端子１６２との間の伝搬遅延は、Δｔｐ２と称する。第２のチャネルポート１３６と第１のｄｕｔ１５０の第２の端子１５４との間の伝搬遅延は、Δｔ２と称する。第３のチャネルポート１３９と第２のｄｕｔ１６０の第２の端子１６４との間の伝搬遅延は、Δｔ３と称する。
第１のｄｕｔ１５０の第２のｄｕｔ端子１５４と第２のｄｕｔ１６０の第２の端子１６４は、以下では入力端子と仮定する。当然ながら、ｄｕｔ１５０、１６０は出力端子を備えることもあるが、ここでは簡潔さを図るため出力端子は図示しない。このことを受けて、第２のチャネル１３２と第３のチャネル１３８は駆動チャネルと仮定する。また、伝搬遅延Δｔｐ１、Δｔｐ２、Δｔ２、Δｔ３はチップテスタにとって既知と仮定する。例えばチップテスタは、前記伝搬遅延値を含むファイルを読み取るように構成できる。あるいは、例えば時間領域反射（ＴＤＲ）測定を行って前記伝搬遅延値を算出するようチップテスタを構成することもできる。ただし、本発明の好適な実施形態に係るチップテスタは、主として伝搬遅延差情報１１２を取得するように構成される。伝搬遅延差情報１１２は、伝搬遅延Δｔｐ２と伝搬遅延Δｔｐ１との差を表すものである。そこで、タイミング計算部１１０は、第２のチャネル１３２と第３のチャネル１３８の相対的タイミングを定めるタイミング情報１１４を計算する。第２のチャネル１３２と第３のチャネル１３８のタイミングにおけるタイムシフトは、好ましくは伝搬遅延差情報１１２に応じて調整される。換言すると、第２のチャネル１３２と第３のチャネル１３８の信号出力における相対的タイムシフトは、伝搬遅延差情報、すなわち差Δｔｐ２−Δｔｐ１を考慮に入れて調整する。ただしタイミング計算部１１０は、別の実施形態において、第２のチャネル１３２と第３のチャネル１３８の相対的タイミングについてタイミング情報１４０を計算するにあたり、更なる情報、例えば伝搬遅延値Δｔ２及びΔｔ３を考慮に入れることもできる。ただし、例えば第１のｄｕｔ１５０の第２の端子１５４と第２のｄｕｔ１６０の第２の端子１６４の適当な非共用接続配線により、伝搬遅延値Δｔ２及びΔｔ３がほぼ同じになるとすれば、第２のチャネルと第３のチャネルとの相対的タイミングの算出において、伝搬遅延値Δｔ２及びΔｔ３は無視できる。また、第１のチャネル１３０のタイミング情報を計算するようタイミング計算部１１０を任意に（ただし必須でない）構成することもできる。チャネル１３０、１３２、１３８のタイミング情報を用意することにより、第１のｄｕｔ１５０と第２のｄｕｔ１６０に至る入力信号の相対的タイミングを調整できる。
図４ａ、４ｂ、及び４ｃは、本発明の一実施形態に使用できるタイミング設定を説明する図である。
以下において、信号が第１のｄｕｔ１５０に到達する時間を示すため、時間基準ｔ＝０を設定すると仮定する。ただし、これは当然ながら任意な選択であって、別の時間基準を選んでもよい。
例示的な一実施形態においては、全ての信号（エッジ、遷移等）が時間ｔ＝０に第１のｄｕｔ１５０に到達するものとする。それに応じて、テスタはそれよりも前に該当する信号を送信する。図４ａに示すように、テスタは第１のチャネルポート１３４で時間ｔ＝−Δｔｐ１に信号遷移を提供する。図４ｂに示すように、テスタは第２のチャネルポート１３６で時間ｔ＝−Δｔｐ２に信号遷移を提供する。
第２のｄｕｔ１６０では、共用駆動部１３０からの信号がｔ＝Δｔｐ２−Δｔｐ１に到達する。換言すると、共用駆動部１３０からの信号は、第１のｄｕｔ１５０より伝搬遅延差（Δｔｐ２−Δｔｐ１）の分だけ遅れて第２のｄｕｔ１６０に到達する。
通常、チップテスタは第３のチャネル１３８でｔ＝−Δｔ３に信号（信号遷移）を提供し、これを時間ｔ＝０に第２のｄｕｔ１６０に到達させる。ただし、本発明の一実施形態によれば、第３のチャネル１３８から提供される信号は（Δｔｐ２−Δｔｐ１）遅延されるため、この信号は共用駆動部１３０からの共用信号と同じ時間に、具体的にはｔ＝Δｔｐ２−Δｔｐ１に到達する。
図４ｃは、第３のチャネル１３８により提供される信号を示す。
第１のチャネル１３０により第１のチャネルポート１３４にて提供される信号と、第２のチャネル１３２により第２のチャネルポート１３６にて提供される信号との時間差は次の通りである。
−Δｔ２＋Δｔｐ１
第３のチャネル１３８により第３のチャネルポート１３９にて提供される信号と、第２のチャネル１３２により第２のチャネルポート１３６にて提供される信号との時間差は次の通りである。
−（（Δｔｐ２＋Δｔｐ１）＋Δｔ３−Δｔ２）
図４ｄ、４ｅ、及び４ｆは、さらなる有利なタイミング設定を説明するものである。第１のｄｕｔ１５０と第２のｄｕｔ１６０の入力信号を十分に同期させるには、タイミング計算部で伝搬遅延差情報１１２が、すなわちΔｔｐ２−Δｔｐ１が分かれば十分である。基本的な実施形態においては、タイミング計算部１１０からタイミング情報１１４が提供され、チャネルモジュール構成部１２０はこのタイミング情報に従い、第３のチャネル１３８と第２のチャネル１３２との伝搬遅延差情報に相当するタイムシフトを導入する。つまり、タイミング計算部１１０からチャネルモジュール構成部１２０へ提供されるタイミング情報によって、第３のチャネル１３８と第２のチャネル１３２のタイミングが設定され、第３のチャネル１３８は第２のチャネル１３２と同じ信号パターンを提供し、第３のチャネル１３８から提供される信号パターンは、第２のチャネル１３２から提供される信号パターンに対して（Δｔｐ２−Δｔｐ１）遅延される。一実施形態においては、関係Δｔ２＝Δｔ３が満たされる。ただし、タイミング計算部１１０がΔｔ２及びΔｔ３に関する（任意な）情報を更に受け付ける場合は、好ましくはΔｔ２及びΔｔ３を考慮に入れてタイミング情報１１４を提供する。この場合は、第２のチャネル１３２と第３のチャネル１３８から提供される信号パターンのタイムシフトを、好ましくは次の通りに調整する。
Δｔｐ２−Δｔｐ１＋Δｔ２−Δｔ３
より進歩した実施形態においては、第１のチャネル１３０と第２のチャネル１３２とのタイミング関係を設定するためのタイミング情報を提供するようにタイミング計算部１１０が構成される。この設定においては、伝搬遅延Δｔｐ１と伝搬遅延Δｔ２に関する情報をタイミング計算部で受け付ける必要がある。ただし、伝搬遅延差情報Δｔｐ２−Δｔｐ１（ならびに必要に応じて伝搬遅延時間情報Δｔ２−Δｔ３）を元に第２のチャネル１３２と第３のチャネル１３８の相対的タイミングを調整すれば、ｄｕｔ１５０及び１６０で同じタイミング関係により信号を受信できる点に留意されたい。
タイミング計算部１１０は本発明の一実施形態において、伝搬遅延差情報Δｔｐ２−Δｔｐ１、伝搬遅延情報Δｔｐ１、及び伝搬遅延情報Δｔ２を受け付ける他、Δｔ２−Δｔ３かΔｔ３そのものの情報を受け付けるように構成される。図４ｄに示すように、タイミング計算部１１０はこれらの情報を元に３つのチャネル１３０、１３２、１３８のタイミングを設定するように構成される。換言すると、第２のチャネル１３２を第１のチャネル１３０に対してΔｔｐ１−Δｔｐ２遅延させるためのタイミング情報を提供するようタイミング計算部を構成する。更に重要なこととして、タイミング計算部１１０は第３のチャネル１３８と第２のチャネル１３２のタイミングを調整するためのタイミング情報１１４を提供するように構成され、この調整により、第３のチャネルのタイミングは第２のチャネルのタイミングに対してΔｔｐ２−Δｔｐ１遅延され、もしくはΔｔｐ２−Δｔｐ１＋Δｔ２−Δｔ３遅延される。
このようなチャネル１３０、１３２、１３８のタイミング設定には、第１のチャネルと第２のチャネルによって出力される波形を第１のｄｕｔ１５０に同時に到達させ、第１のチャネルと第３のチャネルによって出力される波形を第２のｄｕｔ１６０に同時に到達させるという効果がある。
図４ｄのグラフ表示が、第１のチャネル１３０、第２のチャネル１３２、及び第３のチャネル１３８によって出力される波形を時間との関係で説明するものであることに留意されたい。横座標４１０は時間を表し、縦座標４１２、４１４、４１６は信号を任意の単位により表す。図４ｄのグラフ表示には、第１のチャネル１３０、第２のチャネル１３２、及び第３のチャネル１３８の出力信号におけるタイミングシフトも示してある。
図４ｅは、図４ｄに示す第１のチャネル１３０、第２のチャネル１３２、及び第３のチャネル１３８の出力波形に応じて第１の被検体１５０に到達する波形のグラフ表示を示す。
横座標４２０は時間を表し、縦座標４２２、４２４は第１のｄｕｔ１５０の入力端子１５２、１５４に存在する信号を任意の単位により表す。
ここで、第１のチャネル１３０と第２のチャネル１３２の出力信号のタイミングが図４ｄに示す通りであれば、信号が第１のｄｕｔ１５０の入力端子１５２、１５４に同時に到達することに留意されたい。換言すると、第１のｄｕｔ１５０の入力端子１５２、１５４においては、それぞれの信号が特定の相対的タイミング関係（ここでは同時到達）にある。
第２のｄｕｔ１６０の入力端子１６２、１６４におけるタイミングを図４ｆを参照して説明する。横座標４３０は時間を表し、縦座標４３２、４３４は第２のｄｕｔ１６０の入力端子１６２、１６４に存在する信号を表す。ここで、第１のチャネル１３０と第３のチャネル１３８のタイミングが図４ｄに示す通りであれば、信号が第２のｄｕｔ１６０の入力端子１６２、１６４に同時に到達することに留意されたい。換言すると、入力端子１６２、１６４に到達する信号は特定の相対的タイミング関係（ここでは同時到達）にある。ただし、第２のチャネル１３２と第３のチャネル１３８との相対的タイミング関係が上記の通りに調整されるとすれば、第１のｄｕｔ１５０の入力端子における信号と、第２のｄｕｔ１６０の入力端子における信号との相対的タイミング関係が同じになることに留意されたい。換言すると、例えば所定の時間により互いに遅延される２つの異なる信号で２つのエッジを受信するように第１のｄｕｔが構成されるとすれば、第２のｄｕｔもまた、同じ時間により互いに遅延される２つの異なる信号で２つのエッジを受信する。
以上を要約すると、本発明の一実施形態により、チップテスタの２つのチャネル（ここでは第２のチャネル１３２と第３のチャネル１３８）の相対的タイミングが伝搬遅延差情報１１２（ここではΔｔｐ２−Δｔｐ１）に応じて調整されるとすれば、２つのｄｕｔに到達する信号の相対的タイミングを同じにすることが実際に可能であることが分かる。第１のｄｕｔ１５０に非共用信号を提供する１チャネルと、第２のｄｕｔ１６０の入力端子へ非共用信号を提供する１チャネルとからなる２つのチャネルの相対的タイミングを、ｄｕｔ１５０、１６０に接続された共用線に沿った伝搬遅延差に関する伝搬遅延差情報を考慮に入れて調整すれば、共用線に沿った伝搬遅延差の影響は解消できる。その結果、第１のｄｕｔ１５０における相対的信号タイミングは、第２のｄｕｔ１６０における相対的信号タイミングと同じになる。この場合、両ｄｕｔ１５０、１６０は同じ（相対的）タイミング条件下で試験される。このため、ｄｕｔ１５０、１６０が同じであれば、第１のｄｕｔ１５０と第２のｄｕｔ１６０とで同じ試験結果を期待できる。
結果的に、本発明の一実施形態は、共用入力と非共用入力又は非共用出力の両方を利用する２つのデバイスで準同時（Δｔｐ２−Δｔｐ１によりシフトされるがほぼ同時）試験を可能にする。本発明の一実施形態によれば、この発明の概念を利用することで高速デバイスであっても試験できる。
第２のチャネルと第３のチャネルが出力チャネル又はテスタ駆動チャネルとして機能する構成を図４ｄ、４ｅ、及び４ｆを参照してここまで説明してきたが、第２のチャネル１３２と第３のチャネル１３８が入力チャネルとして機能する場合にも同様の構成は可能である。
そこで、以降は第１のｄｕｔ１５０の第２の端子１５４を出力端子と仮定し、第２のｄｕｔ１６０の第２の端子１６４も出力端子と仮定する。
更に、一実施形態においては、チャネルモジュール構成部１２０が、タイミング計算部１１０から提供されるタイミング情報１４０に応じて第２のチャネル１３２と第３のチャネル１３８のタイミングを調整する。本発明の一実施形態においては、第３のチャネル１３８のタイミングが第２のチャネル１３２のタイミングに対してΔｔｐ２−Δｔｐ１遅延されることに留意されたい。別の実施形態においては、第３のチャネル１３８のタイミングが第２のチャネル１３２のタイミングに対してΔｔｐ２−Δｔｐ１＋Δｔ３−Δｔ２遅延される。換言すると、第２のチャネルのタイミングに対する第３のチャネル１３８のタイミングを伝搬遅延差情報に基づいて遅延する。これに相当するチップ試験構成のタイミング例を図５に示す。換言すると、図５は本発明の一実施形態に係る図３のチップテスタ３００に示す信号及びタイミングのグラフ表示を示すものである。ここでは第１のチャネル１３０から信号が提供され、信号遷移は時間ｔ１に第１のチャネルポート１３４に到達すると仮定する。この信号遷移は時間ｔ１＋Δｔｐ１に第１のｄｕｔ１５０に到達し、時間ｔ１＋Δｔｐ２に第２のｄｕｔに到達する。また、第２のチャネル１３２は第１のｄｕｔ１５０の出力信号を時間ｔ１＋Δｔｐ１＋Δｔ２＋ｔＤにサンプルするように構成される。第３のチャネル１３８も同様に、第２のｄｕｔ１６０から提供される信号を時間ｔ１＋Δｔｐ２＋Δｔ３＋ｔＤにサンプルするように構成される。ここで、第２のチャネル１３２と第３のチャネル１３８のタイミングシフトが、伝搬遅延差情報１１２に基づいて、タイミング計算部１１０とチャネルモジュール構成部１２０とによって構成されることに留意されたい。
結果的に、第２のチャネルは、事実上第１のｄｕｔ１５０の入力信号の遷移から時間ｔＤが経過した時点に第１のｄｕｔ１５０の出力１５４に存在する信号を評価することになる。同様に、第３のチャネル１３８は、第２のｄｕｔ１６０の入力信号の遷移から時間ｔＤが経過した時点に第２のｄｕｔ１６０の出力１６４に存在する信号を評価する。
換言すると、上述の第２のチャネル１３２と第３のチャネル１３８のタイミングシフトにより、ｄｕｔ１５０、１６０の出力信号はｄｕｔ１５０、１６０の入力信号に対して同じ相対的タイミングでサンプルされる。
従って、上述の第２のチャネル１３２と第３のチャネル１３８の構成であれば、たとえ高速試験環境であっても、伝搬遅延差Δｔｐ２−Δｔｐ１に関わりなく、同じｄｕｔ１５０、１６０から同じ試験結果が得られる。
従来型の機器遅延較正を使用して共用線試験アーキテクチャで複数チャネルのタイミング調整を可能にする概念を以下に説明する。本発明の一実施形態に対する理解を支援するため、機器遅延較正の概念を概説する。
機器遅延較正は、インターフェイス又はｄｕｔボードの信号経路（例えばテスタチャネルのチャネルポートとｄｕｔ端子との間、あるいはテスタチャネルのチャネルポートとｄｕｔ接続用ｄｕｔ接続素子との間）に沿った遅延を補償する専用ツールである。このため、本発明の一実施形態は機器遅延較正に基づく概念（すなわち、方法又は装置）を含む。
機器遅延較正の本来の目的は、ｄｕｔ接触素子（ＤＵＴソケットのピン等）でタイミング基準（ｔ＝０）を確立することにある。ただし、駆動部共用を実装する場合（複数ｄｕｔの入力端子が１つのチップテスタ出力チャネルに接続される場合等）にこの目的を達成するのは、共用バスに接続された１ｄｕｔのみである。換言すると、本発明の一実施形態でｔ＝０のタイミング基準を確立できるのは、共用線に接続された複数ｄｕｔの内のただ１つである。
ただし、共用バス上でデバイスを試験する場合、全ｄｕｔのｄｕｔ接触素子（デバイスソケットのピン等）でｔ＝０のタイミング基準を逐一確立する必要がないことが分かっている。むしろ、本発明の一実施形態によれば同期の保証のみでよい。つまり、１ｄｕｔの全入力の刺激が同じ時間（ゼロと異なる場合がある）に到達し、この時間を基準に１ｄｕｔの比較操作を行えばよい。
かかる簡素化により、共用入力で数通りの機器遅延値を維持する必要はなくなる。代わりに、全ｄｕｔの各共用入力につき、ただ１つの機器遅延値を使用することができる。ただし、一実施形態によれば、各ｄｕｔの非共用入力と出力のタイミングは、共用入力と同期するよう調整される。これは、１本の共用バスに接続された全ｄｕｔに対して同一のタイミング基準を確立することと同じである。従って、駆動部共用を実装する場合でも、ｄｕｔインターフェイスによって生じる伝搬遅延を機器遅延較正で補償することができる。本発明の一実施形態によれば、全ｄｕｔで同期を確保するには測定された機器遅延値を修正するだけでよい。このことは、機器遅延較正ファイルの後処理を実行する更なるツールによって達成することができる。
機器遅延較正との関係で、本発明の一実施形態に係るチップテスタが、テスタのチャネルポートとｄｕｔ端子との間の伝搬遅延について情報を取得する形に構成されることに留意されたい。ある特定のチャネルポートとある特定のｄｕｔ端子との間である程度の遅延があると、チップテスタは該当するチップテスタチャネルのタイミングをそれに応じて設定する。チップテスタチャネルが出力チャネルであれば、チップテスタはそのチャネルのタイミングを基準となるタイミングより早めることで、伝搬遅延を補償する。チャネルが入力チャネルであれば、チップテスタは入力チャネルのタイミングを基準となるタイミングより遅らせることで、伝搬遅延を補償する。ここで基準タイミングは、例えばチャネルポートとｄｕｔ端子との間には遅延がない、という仮定の下でのタイミングであることに留意されたい。
本発明の一実施形態に従って提案する機器遅延較正法の詳細を以下に説明する。最初に、本発明の一実施形態に係る伝搬遅延補償について説明する。何らかの被検体（メモリデバイス等）を駆動部共用によって試験する時には、実際のデバイスの代わりに短絡デバイスをｄｕｔソケット（ｄｕｔ接触素子）に挿入して機器遅延測定を行う。次に、ｄｕｔボードのチップテスタポート（チップテスタ接続素子）へ励起信号を提供し、ｄｕｔポート（ｄｕｔ接触素子）で応答信号を測定することにより、時間領域反射測定を行う。開路（開回路）の代わりに短絡（短絡デバイス）を測定に使用することには２つの理由がある。第１の理由は、ＤＱ線（共用線、データ線）が二重伝送路として構成されており、ｄｕｔ端子（ｄｕｔピン、ｄｕｔ接触素子）の位置を特定するには、当該位置での短絡によるしかないためである。第２の理由は、共用バスもまた１ｄｕｔから見た場合には二重伝送路のように働くためである。
従って、駆動部共用インターフェイス（ｄｕｔボード）で機器遅延値を前記のように測定するということは、第１のｄｕｔ又はｄｕｔソケットに短絡デバイスを挿入し、機器遅延を測定し、測定したものを第１のファイル（ファイル１）に記憶し、次に第２のｄｕｔ（ｄｕｔ２）（第２のｄｕｔソケット）に短絡デバイスを挿入し、機器遅延を測定し、測定したものを第２のファイル（ファイル２）に記憶することを意味する。好適な実施形態においては、Ｎ番目のｄｕｔ（ＤＵＴＮ）の測定値がＮ番目のファイル（ファイルＮ）に記憶されるまで、それぞれのｄｕｔソケットに短絡デバイスを順次挿入しつつ測定を繰り返す。これらの機器遅延較正ファイルには、短絡デバイスがどのｄｕｔソケットに挿入されるかによって異なる共用入力の遅延の他に、同一ｄｕｔの非共用入力及び出力の遅延が入る。
ただし、全ての測定結果を別々のファイルに保存する必要がないことに留意されたい。対照的に、１つのファイルや他の何らかの適当なデータ構造を使用することもできる。
本発明の一実施形態によれば、共用バスに沿ったある各ｄｕｔの信号経路を１つの機器遅延ファイルで補償する方法は次の通りである。
最初に、全ｄｕｔ（あるいは少なくとも対象となるｄｕｔの一部）の従来型の機器遅延較正結果をＮ個の機器遅延較正ファイル（あるいは他の何らかの適当なデータ構造）に記憶する。ここでＮは共用率である。本発明の一実施形態によれば、インターフェイス製造業者が製造後（インターフェイス、ｄｕｔボードの製造後）に時間領域反射（ＴＤＲ）機器を用いてこの測定を行い、これらのファイルを提供する。ただし、本出願人により提供されるソフトウェア「ＳｍａｒｔＴｅｓｔ」に含まれる機器遅延較正ツールを使用し、Ｎ個の機器遅延較正ファイルを生成することもできる。
次のステップでは、第１のｄｕｔに至る信号経路を従来の方法で補償するが、第１のｄｕｔ（ＤＵＴ１）の機器遅延データはそのまま残す。
第３のステップでは、非共用入力と出力の機器遅延値を修正することによって共用バスに沿った他のｄｕｔ（ＤＵＴ２．．．ＤＵＴＮ）に至る信号経路を補償する。
最後に、１つの機器遅延較正ファイルに結果をまとめる。
この手法は実質的に、第１のｄｕｔソケット（ｄｕｔコネクタ）（ＤＵＴ１）のピン又はｄｕｔ接触素子に至る全ｄｕｔのための基準時間（Ｔ＝０）を確立するものである。第１のｄｕｔの共用入力に刺激信号が到達する時間が基準時間として選ばれるとすれば、第２のｄｕｔには、ＤＵＴ１からＤＵＴ２までの信号伝搬によって生じる更なる遅延Δｔ１２を伴い同信号が到達する（関係Δｔ１２＝Δｔｐ２−Δｔｐ１が成立する）。
ただし、必ずしも第１のｄｕｔ１５０（ＤＵＴ１）のピンで基準Ｔ＝０を選ぶ必要はない。別の実施形態では、ＤＵＴ２、ＤＵＴ３、ＤＵＴＮに、あるいは任意の時間に基準Ｔ＝０を調整できる。
ｄｕｔ２の非共用入力の刺激信号を共用入力の刺激信号と同時に到達させるには、ＤＵＴ２の非共用入力の信号を同じ量Δｔ１２で遅延させなければならない。ＤＵＴ１における信号到達を基準に全ての入力信号が同じ量で遅延されるとすれば、ＤＵＴ２の出力もまた同じ量Δｔ１２で遅延させなければならない。そこで、受信チャネルで行われる比較操作をそれに応じて遅延させなければならない。ＤＵＴ２の非共用入力と出力で遅延Δｔ１２が達成されると、ＤＵＴ２の同期も保証されてデバイスは通常通りに試験できる。
非共用入力信号と出力信号の遅延は、各ｄｕｔの機器遅延較正値の修正によって達成することができる。それは、各ｄｕｔの非共用入力と出力は、共用入力と違って個別のテスタチャネルに接続されているためである。後処理ステップでは、第１のｄｕｔを基準とする更なる遅延Δｔ１２（共用バスに沿ってＮ個のデバイスがあるとすれば、Δｔ１２、Δｔ１３、．．．Δｔ１Ｎ）を計上するため、非共用入力と出力の測定機器遅延値を修正する。
非共用入力の信号を量Δｔ１２により遅延させるには、その機器遅延値をΔｔ１２減らさなければならない。かかる機器遅延値の減少により、テスタ駆動部は補償すべき信号経路が短いと想定して刺激信号の送信を遅らせる。ｄｕｔ出力で信号を遅延させるには、その機器遅延値をΔｔ１２増やさなければならない。かかる機器遅延値の増加により、テスタ受信部は補償すべき信号経路が長いと想定して比較操作を遅らせる。
上記の後処理は、本発明の一実施形態において、最初にＮ個の機器遅延較正ファイル（あるいは伝搬遅延値を含む他の何らかのデータ構造）を解析し、各共用入力につき、第２のｄｕｔ（ＤＵＴ２）と第１のｄｕｔ（ＤＵＴ１）との差（伝搬遅延差）を計算する。全共用入力の差を平均化することにより、遅延Δｔ１２を求める。本発明の一実施形態によれば、この平均化のため、第２のｄｕｔ（ＤＵＴ２）と第１のｄｕｔ（ＤＵＴ１）との間の共用バスの長さは精密に長さ整合される。後処理の次のステップでは、第２のデバイス（ＤＵＴ２）の非共用入力の機器遅延値から値Δｔ１２を引く。更に第２のｄｕｔ（ＤＵＴ２）の出力の機器遅延値に値Δｔ１２を加え、これを新規な機器遅延値として記憶する。第１のｄｕｔ（ＤＵＴ１）の測定機器遅延値は変わらない。共用バスに用いる機器遅延値は、第１のｄｕｔ（ＤＵＴ１）の測定から得た機器遅延値である。最後に、新しい機器遅延値と不変の機器遅延値を集約し、新規な機器遅延較正ファイルに記憶する（あるいは他の何らかの適当なデータ構造を用意する）。共用バスに沿ってＮ個のデバイスがあるとすれば、各ｄｕｔにつき、遅延Δｔ１２、Δｔ１３、．．．Δｔ１Ｎを同様に処理しつつ、第２のｄｕｔ（ＤＵＴ２）からＮ番目のｄｕｔ（ＤＵＴＮ）に至る全ｄｕｔを対象にこの手順を適用する（つまり、ＤＵＴ２、ＤＵＴ３、．．．ＤＵＴＮに手順を適用する）。
典型的なインターフェイスの場合は、機器遅延較正の時に測定される非共用入力の値が、ソケットボード（ｄｕｔボード）をマザーボードに接続するケーブルの伝搬遅延によって左右される。ケーブルに沿った遅延は、通常であれば共用ボードのトレースに沿った遅延より大きいため、第１のｄｕｔ（ＤＵＴ１）とＮ番目のｄｕｔ（ＤＵＴＮ）との遅延を計上するため、後処理の時にこの値が減らされると、その結果は通常であれば正になる。ただし、共用率Ｎが大きい場合は共用バスに沿った遅延がケーブルに沿った遅延を上回り、後処理の結果は負の値になることがある。この場合は、上記の修正手順を適用する前に、必要に応じて更なるオフセットを全入力の機器遅延値に加え、全出力の機器遅延値から引くことができる。
更なるオフセットの使用により基準時間は変化するが、同期に支障をきたすことはない。
Ｍ＝Ｋ＊Ｎ個のデバイスを並行して試験するためＫ本の共用バスをインターフェイス上に実装する場合は、Ｋ個の短絡デバイスを使用し、従来の機器遅延較正と上述の後処理を実施できる。つまり、全共用バスの第１のｄｕｔ（ＤＵＴ１）を最初に測定し、その後に第２のｄｕｔ（ＤＵＴ２）からＮ番目のｄｕｔ（ＤＵＴＮ）を測定する。ここでも、全Ｋ本のバスの測定データを含むＮ個の機器遅延較正ファイルが生成される。ただし、これとは別の何らかの適当なデータ構造を生成することもできる。後処理の最初のステップでは、全Ｋ本のバスにつき、Δｔ１２を処理し、その後にΔｔ１３．．．ΔｔＮを処理する。この後処理の結果、インターフェイス全体（ｄｕｔボード全体）に通用する１つの新規なな機器遅延較正ファイルが完成する。ただし、これとは別の何らかの適当なデータ構造を生成することもできる。
上述の後処理と、Ｎ個の機器遅延較正ファイルを駆動部共用インターフェイスに使える１つの機器遅延較正ファイルに併合する作業は、現在「ＨＳＭ３６００」ソフトウェアに付属のスクリプト方式ＵＮＩＸツールで行われている。代替的に、それとは別のソフトウェアやハードウェアを後処理に使用してもよい。
原伝搬遅延値を後処理する装置の概要を以下に説明する。かかる説明のため、本発明の一実施形態により原伝搬遅延値を後処理する装置の概略ブロック図を図６に示す。図６の装置は、その全体を６００と称する。装置６００は、チップテスタのｄｕｔインターフェイス（ｄｕｔボード）で複数の伝搬遅延値を後処理するように構成される。
ここで、ｄｕｔインターフェイス（ｄｕｔボード）はチップテスタと少なくとも２つのｄｕｔとの間に電気的接続を提供するように構成されると仮定し、更にｄｕｔボードはｄｕｔボードと第１のｄｕｔとの間に取り外し可能な電気的接点を提供する第１のｄｕｔ接触素子と、ｄｕｔボードと第２のｄｕｔとの間に取り外し可能な電気的接点を提供する第２のｄｕｔ接触素子と、ｄｕｔボードと第１のｄｕｔとの間に取り外し可能な電気的接点を提供する第３のｄｕｔ接触素子と、ｄｕｔボードと第２のｄｕｔとの間に取り外し可能な電気的接点を提供する第４のｄｕｔ接触素子を備えると仮定する。また、ｄｕｔボードは、ｄｕｔボードとチップテスタとの間に取り外し可能な電気的接点を提供する第１のチップテスタ接触素子を備えると仮定する。また、ｄｕｔボードはｄｕｔボードとチップテスタとの間に取り外し可能な電気的接点を提供する第２のチップテスタ接触素子と、ｄｕｔボードとチップテスタとの間に取り外し可能な電気的接点を提供する第３のチップテスタ接触素子を備えると仮定する。また、第１のｄｕｔ接触素子と第２のｄｕｔ接触素子は、いずれも第１のチップテスタ接触素子へ電気的に接続されると仮定する。第３のｄｕｔ接触素子は第２のチップテスタ接触素子へ電気的に接続され、第４のｄｕｔ接触素子は第３のチップテスタ接触素子へ電気的に接続される。ｄｕｔインターフェイス構成に関する詳細を図７ａ乃至７ｃに示す。
本明細書においてはｄｕｔインターフェイスの一例としてｄｕｔボードを説明することに留意されたい。ただし、チップテスタと１つ以上のｄｕｔとの接続においては、タイプの異なるｄｕｔインターフェイスを使用してもよい。
装置６００は伝搬遅延判定部６１０を備え、同伝搬遅延判定部は第４のｄｕｔ接触素子と第３のチップテスタ接触素子との間の伝搬遅延を表す原（実）伝搬遅延値を取得するように構成される。伝搬遅延判定部６１０は、取得した伝搬遅延値を原伝搬遅延値６１２として提供するように構成される。また、装置６００は伝搬遅延差値判定部６２０を備え、同伝搬遅延差値判定部は第１のチップテスタ接触素子と第１のｄｕｔ接触素子との間の伝搬遅延と、第１のチップテスタ接触素子と第２のｄｕｔ接触素子との間の伝搬遅延との差を表す伝搬遅延差６２２を取得し、且つ提供するように構成される。また、装置６００は伝搬遅延修正部６３０を備え、同伝搬遅延修正部は伝搬遅延差値６２２を用いて原伝搬遅延値６１２を修正するように構成される。そのため、伝搬遅延修正部６３０は、修正済みの有効伝搬遅延値６３２を提供するように構成される。
本発明の一実施形態においては、修正済みの有効伝搬遅延値６２２が原伝搬値６１２に取って代わる。本発明の別の実施形態では、例えば修正済み有効伝搬遅延値６２２がタイミング情報１４０として使用され、チップテスタ１００のチャネルモジュール構成部１２０に対する入力情報として役立てられる。尚、チップテスタ１００のタイミング計算部１１０を構成するものとして装置６００をみなしてもよいことに留意されたい。
更に、一実施形態においては、１つ以上の修正済み有効伝搬遅延値６３２に基づいてデータ構造（ファイル等）を生成するよう装置６００が構成されることに留意されたい。また、一実施形態においては、上述の１つ以上の機器遅延較正ファイルを入力情報として処理し、１つ以上の修正済み有効伝搬遅延値に基づいて新規な機器遅延較正ファイル（修正済み機器遅延較正ファイル、有効機器遅延較正ファイルとも称する）を生成するように装置６００を構成してもよい。
典型的なｄｕｔボードとｄｕｔボード伝搬遅延データ構造を以下で説明する。その後、処理され修正された（有効）ｄｕｔボード伝搬遅延データ構造を説明する。図７ａは、少なくとも２つのｄｕｔの駆動部共用試験に用いるｄｕｔボードの一例を示す図である。図７ａのｄｕｔボードは、その全体を７００と称する。図７ａはまた、７２０及び７３０と称される２通りのｄｕｔボード伝搬遅延データ構造のグラフ表示を示す。ｄｕｔボード７００は３つのチップテスタ接触素子７０２、７０４、７０６を備える。これらのチップテスタ接触素子（チップテスタコネクタ、チップテスタポート）は、チップテスタとｄｕｔボード７００との間に電気的接続を提供するように構成される。チップテスタ接触素子は、例えばチップテスタのポゴ・インターフェイスと連動するように構成された接触素子であってもよい。また、ｄｕｔボード７００は４つのｄｕｔ接触素子７１０、７１１、７１２、７１３を備える。これらのｄｕｔ接触素子は、ｄｕｔボード７００と２つのｄｕｔとの間に電気的接続を提供するように構成される。具体的には、第１のｄｕｔ接触素子７１０と第３のｄｕｔ接触素子７１２は、第１のｄｕｔの端子２個との電気的接点を提供するように構成され、第２のｄｕｔ接触素子７１１と第４のｄｕｔ接触素子７１３は、第２のｄｕｔの端子２個との電気的接点を提供するように構成される。
第１及び第３のｄｕｔ接触素子７１０、７１２は、例えば第１のｄｕｔの第１のｄｕｔソケットの一部をなし、第２及び第４のｄｕｔ接触素子７１１、７１３は、例えば第２のｄｕｔの第２のｄｕｔソケットの一部をなしてもよい。
更に、第１及び第２のｄｕｔ接触素子７１０、７１１は、共用線を通じて第１のチップテスタ接触素子７０２へ電気的に接続される。換言すると、第１のｄｕｔ接触素子７１０と第２のｄｕｔ接触素子７１１は、いずれも同じチップテスタ接触素子に接続される。この接続は、好ましくはｄｕｔボード上の伝送路によって達成される。また、第３のｄｕｔ接触素子７１２は第２のチップテスタ接触素子７０４へ電気的に接続され、第４のｄｕｔ接触素子７１３は第３のチップテスタ接触素子７０６へ電気的に接続される。
更に、ｄｕｔボード７００の物理的特性を記述する原データ構造（原ファイル等）が存在する。例えば、このデータ構造はファイル７２０に示す情報を含む。原データ構造又はファイルは、具体的には、第１のチップテスタ接触素子７０２と第１のｄｕｔ接触素子７１０との間の伝搬遅延Δｔｐ１に関する情報を含む。原データ構造はまた、第１のチップテスタ接触素子７０２と第２のｄｕｔ接触素子７１１との間の伝搬遅延Δｔｐ２に関する情報を含む。原データ構造は更に、第３のｄｕｔ接触素子７１２と第２のチップテスタ接触素子７０４との間の伝搬遅延Δｔ２に関する情報と、第４のｄｕｔ接触素子７１３と第３のチップテスタ接触素子７０６との間の伝搬遅延Δｔ３に関する情報を含む。代替的に、第１のｄｕｔに関する情報（具体的にはΔｔｐ１、Δｔ２）と第２のｄｕｔに関する情報（具体的にはΔｔｐ２、Δｔ３）を、参照番号７３０で示すように別々のデータ構造に、あるいは別々のファイルに含めることもできる。
ただし、本発明の一実施形態では、修正済み（有効）伝搬遅延値を含む修正済みデータ構造が、ｄｕｔボードとともに提供される。このｄｕｔボードと修正済みデータ構造は、ｄｕｔボードセット、あるいは試験機器セットとみなすこともできる。修正済みデータ構造（修正済みファイル）は、本発明の一実施形態において、第１のチップテスタ接触素子７０２と第１のｄｕｔ接触素子７１０との間の伝搬遅延に関する情報、例えば値Δｔｐ１を含む。また、修正済みデータ構造は第３のｄｕｔ接触素子７１２と第２のチップテスタ接触素子７０４との間の伝搬遅延に関する情報、例えば値Δｔｐ２を含む。加えて、修正済みデータ構造は、第４のｄｕｔ接触素子７１３と第３のチップテスタ接触素子７０６との間の伝搬遅延に関する修正済み（有効）情報を含む。この修正済み又は有効伝搬遅延値は、本発明の一実施形態において、実伝搬遅延値Δｔ３から、第１のチップテスタ接触素子７０２と第１のｄｕｔ接触素子７１０との伝搬遅延と、第１のチップテスタ接触素子７０２と第２のｄｕｔ接触素子７１１との間の伝搬遅延との差を表す伝搬遅延差情報に基づいて修正されたものである。例えば、修正済みの伝搬遅延値は次の通りに計算できる。
Δｔ３−（Δｔｐ２−Δｔｐ１）
ただし、上記とは別の計算方法を用いることもできる。本発明の一実施形態によれば、第３のｄｕｔ接触素子と第２のチップテスタ接触素子との間の原伝搬遅延値（Δｔ２）と、第４のｄｕｔ接触素子と第３のチップテスタ接触素子との間の原伝搬遅延値（Δｔ３）の修正においては、修正された（有効）伝搬遅延値間の差（Δｔ３，ｅｆｆｅｃｔｉｖｅ−Δｔ２，ｅｆｆｅｃｔｉｖｅ）が、共用線の伝搬遅延差（Δｔｐ２−Δｔｐ１）の分だけ、原伝搬値間の差（Δｔ３−Δｔ２）から外れるようにする。
すなわち次の通りである。
Δｔ３，ｅｆｆｅｃｔｉｖｅ−Δｔ２，ｅｆｆｅｃｔｉｖｅ＝Δｔ３−Δｔ２＋Δｔｐ２−Δｔｐ１
例えば以下の関係が成立する。
Δｔ２，ｅｆｆｅｃｔｉｖｅ＝Δｔ２
Δｔ３，ｅｆｆｅｃｔｉｖｅ＝Δｔ３−（Δｔｐ２−Δｔｐ１）
Δｔ３，ｅｆｆｅｃｔｉｖｅ−Δｔ２，ｅｆｆｅｃｔｉｖｅ＝（Δｔ３−Δｔ２）−（Δｔｐ２−Δｔｐ１）
あるいは以下の関係が成立する。
Δｔ２，ｅｆｆｅｃｔｉｖｅ＝Δｔ２
Δｔ３，ｅｆｆｅｃｔｉｖｅ＝Δｔ３＋（Δｔｐ２−Δｔｐ１）
Δｔ３，ｅｆｆｅｃｔｉｖｅ−Δｔ２，ｅｆｆｅｃｔｉｖｅ＝（Δｔ３−Δｔ２）＋（Δｔｐ２−Δｔｐ１）
修正された有効伝搬遅延値は１つ以上のデータ構造に含めることができる。有効ｄｕｔボード７４０を説明する例示的データ構造を図７ｂに示す。修正済みデータ構造（有効データ構造）は、本発明の一実施形態において、例えば伝搬遅延値Δｔｐ１、伝搬遅延値Δｔ２，ｅｆｆｅｃｔｉｖｅ、及び伝搬遅延値Δｔ３，ｅｆｆｅｃｔｉｖｅを含む。上述の通り本発明の一実施形態においては以下の関係が成立する。
Δｔ２，ｅｆｆｅｃｔｉｖｅ＝Δｔ２；
Δｔ３，ｅｆｆｅｃｔｉｖｅ＝Δｔ３−（Δｔｐ２−Δｔｐ１）
代替的な実施形態では、２つのデータ構造、あるいは２つの別々のファイルを用意し、第１のファイルは伝搬遅延値Δｔｐ１及びΔｔｐ２，ｅｆｆｅｃｔｉｖｅを含み、第２のファイルは伝搬遅延値Δｔｐ１及びΔｔ３，ｅｆｆｅｃｔｉｖｅを含む。
ここで、例えばｄｕｔ接触素子７１２、７１３がｄｕｔの入力ポートに接続される場合、図７ｂを参照して説明した修正済み伝搬遅延データ構造を適用できることに留意されたい。
図７ｃを参照して、ｄｕｔボードの特性を記述する別の修正済みデータ構造又は有効データ構造について以下に説明する。この説明のため、有効ｄｕｔボードのグラフ表示と同有効ｄｕｔボードの特性を記述するデータ構造のグラフ表示を図７ｃに示す。
ここで、図７ｃを参照して説明するデータ構造が、図７ｂを参照して説明したデータ構造に類似していることに留意されたい。ただし、第３のチップテスタ接触素子と第４のｄｕｔ接触素子との間の有効伝搬遅延Δｔ３，ｅｆｆｅｃｔｉｖｅは次の通りに選択されている。
Δｔ３＋（Δｔｐ２−Δｔｐ１）
本発明の一実施形態によれば、例えば第３のｄｕｔ接触素子と第４のｄｕｔ接触素子が２つのｄｕｔの出力ポートに接続される場合に、図７ｃを参照しつつ説明したデータ構造を使用できることに留意されたい。
図７ｄは、２つのｄｕｔを試験する拡張構成の一例を示す図である。図７ｄの構成は第１のｄｕｔ７９０と第２のｄｕｔ７９２を含む。第１のｄｕｔ７９０の入力７９０ａと第２のｄｕｔ７９２の入力７９２ａは、共用入力として構成できる。この場合は、第１及び第２のｄｕｔ７９０、７９２の前記入力７９０ａ、７９２ａがチップテスタの共用出力に接続される。また、第１のｄｕｔ７９０は、少なくとも１つの非共用入力７９０ｂと、少なくとも１つの非共用出力７９０ｃを備える。第２のｄｕｔ７９２もまた、少なくとも１つの非共用入力７９２ｂと、少なくとも１つの非共用出力７９２ｃを備える。
換言すると、デバイスは一実施形態において共用入力、非共用入力、及び非共用出力を有する。
多くの試験状況には複数の共用線がある。この場合は、被検体の複数共用入力に至るまでの伝搬遅延差に関する情報を平均化によって取得するよう、タイミング遅延計算部１１０を、あるいは伝搬遅延差値判定部７２０を構成できる。引き続き図８を参照して、この概念を説明する。図８は、少なくとも２つのｄｕｔを含む試験環境の概略ブロック図であって、それぞれのｄｕｔは少なくとも２つの共用入力を備える。図８の試験環境は、その全体を８００と称する。第１のｄｕｔは８１０と、また第２のｄｕｔは８２０と称する。第１のｄｕｔ８１０は、第１の共用入力８１２と第２の共用入力８１４を備える。また、第１のｄｕｔ８１０は更なる入力又は出力８１６を備える。第２のｄｕｔ８２０は、第１の共用入力８２２、第２の共用入力８２４、及び別の入力又は出力８２６を備える。第１のｄｕｔの第１の共用入力８１２と第２のｄｕｔの第１の共用入力８２２は、いずれもバス状共用伝送路８３０に接続される。第１のｄｕｔの第２の共用入力８１４と第２のｄｕｔの第２の共用入力８２４は、いずれも第２のバス状共用伝送路８３２に接続される。第１の共用伝送路８３０はチップテスタ接触素子８３４を備え、第２の共用伝送路８３２はチップテスタ接触素子８３６を備える。チップテスタ接触素子８３４と第１の共用入力８１２との間の伝搬遅延はΔｔｐ１，１と称する。チップテスタ接触素子８３４と第２のｄｕｔの第１の共用入力８２２との間の伝搬遅延はΔｔｐ１，２と称する。チップテスタ接触素子８３６と第２の共用入力８１４との間の伝搬遅延はΔｔｐ２，１と称し、第２のチップテスタ接触素子８３６と第２の共用入力８２４との間の伝搬遅延はΔｔｐ２，２と称する。従って、第１の共用伝送路の伝搬遅延差値Δｔｐ１，２−Δｔｐ１，１を算出できる。同様に、第２の共用伝送路の伝搬遅延差値Δｔｐ２，２−Δｔｐ２，１を算出できる。更なる計算においては、例えばタイミング情報１１４の計算や修正済みデータ構造の計算においては、平均値を使用できる。この平均値は、各伝送路の伝搬遅延差値の平均をとることによって求めることができる。
平均式は図８の通りであり、必要に応じて、更なる共用伝送路の伝搬遅延差値をこれに追加することもできる。
図９は、本発明の一実施形態に係る試験機器セットのグラフ表示を示す図である。かかる試験機器セットは、その全体を９００と称する。試験機器セット９００はｄｕｔボード９１０を備え、同ｄｕｔボードは、図７ａを参照して説明したｄｕｔボード７００と同じであってもよい。このため、上記の説明を参照する。
試験機器セット９００は更にデータ交換媒体又はデータ担体９２０を備え、これは、例えば図７ｂ及び７ｃを参照して説明した修正済み（有効）伝搬遅延情報を含む。換言すると、データ交換媒体又はデータ担体は、ｄｕｔボード９１０の伝送路の内、少なくとも１伝送路の修正済み又は有効伝搬遅延値を含む。つまり、データ交換媒体又はデータ担体９２０はｄｕｔボード９１０に対応する。ただしデータ交換媒体９２０は、ｄｕｔボード９１０の伝送路の伝搬遅延に関する実際の情報を含むばかりでなく、修正済み（有効）伝搬遅延値をも含む（あるいは修正済み（有効）伝搬遅延値のみ含む）。修正済み（有効）伝搬遅延値の生成については、例えば図７ｂ及び７ｃを参照して説明した通りである。
データ交換媒体９２０は、例えばハードディスク、フロッピーディスク、ＣＤＲＯＭ、ＤＶＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又は／メモリであってよく、前記修正済み伝搬遅延値を含む。ただしデータ交換媒体又はデータ担体は、前記修正済み伝搬遅延値を含む他の何らかの揮発性又は不揮発性データ担体であってもよい。
また、データ転送ネットワーク経由で転送されるように構成されたデータパケットも、データ担体又はデータ交換媒体とみなされる。従って、試験機器セットは物理的なｄｕｔボードとオンライン修正済み伝搬遅延値伝送の形態をとる場合もある。
デバイス負荷効果の補償を可能にする概念を以下に説明する。このデバイス負荷効果補償の概念は、必要に応じて上述のチップテスタチャネルのタイミング調整の概念と併せて適用できる。ただし、以下で説明するデバイス負荷効果補償の概念は、上述の手法とは独立して使用することもできる。
以下の検証においては、少なくとも２つのｄｕｔが、少なくとも１本の共用線に接続されていると仮定する。ただし図１０では、理解を支援するため４つのｄｕｔからなる試験構成が示してある。ここで共用率はＮ＝４である。換言すると、図１０は４つのｄｕｔからなる試験構成の概略ブロック図である。また、図１０に示す伝搬遅延は４倍率共用による共用バスの伝搬遅延である。図１０の試験構成は、その全体を１０００と称する。試験構成１０００は４つのｄｕｔ１０１０、１０１２、１０１４、１０１６を備える。それぞれのｄｕｔは、例えば１０１０ａ、１０１０ｂ、１０１０ｃ、１０１２ａ、１０１２ｂ、１０１２ｃ、１０１４ａ、１０１４ｂ、１０１４ｃ、１０１６ａ、１０１６ｂ、１０１６ｃと称する３つの共用入力を備える。共用入力１０１０ａ、１０１２ａ、１０１４ａ、１０１６ａはいずれも、チップテスタの第１のチャネル１０２２ａによって駆動される第１の共用線１０２０ａに接続されている。共用入力１０１０ｂ、１０１２ｂ、１０１４ｂ、１０１６ｂはいずれも、チップテスタの第２のチャネル１０２２ｂによって駆動される共用線１０２０ｂに接続されている。共用入力１０１０ｃ、１０１２ｃ、１０１４ｃ、１０１６ｃはいずれも、チップテスタの第３のチャネル１０２２ｃによって駆動される第３の共用線１０２０ｃに接続されている。
また、本発明の一実施形態においては、共用伝送路１０２０ａ、１０２０ｂ、１０２０ｃが伝送路終端１０２４ａ、１０２４ｂ、１０２４ｃにより（任意に）終端されることに留意されたい。
また、本発明の一実施形態においては、共用伝送路が長さ整合されることに留意されたい。共用伝送路には分岐点（分岐点１０３０ａ、１０３０ｂ、１０３０ｃ等）があり、そこから個々のｄｕｔ伝送路が分岐する。ここで、分岐点から分岐点にかけての共用伝送路の長さが（少なくとも概ね）同じであることに留意されたい。例えば、第１の伝送路１０２０ａの分岐点１０３０ａから分岐点１０３２ａまでの区間の長さは、第２の伝送路１０２０ｂの分岐点１０３０ｂから分岐点１０３２ｂまでの区間の長さと、少なくとも概ね同じである。従って、分岐点１０３０ａと分岐点１０３２ａとの間の伝搬遅延は、少なくとも概ねは分岐点１０３０ｂと分岐点１０３２ｂとの間の伝搬遅延と同じになり、分岐点１０３０ｃ及び１０３２ｃ間の伝搬遅延とも同じになる。ただし、長さＬ２３は長さＬ１２と異なる場合がある。また、長さＬ３４は長さＬ２３と異なる場合がある。長さＬ１２、Ｌ２３、及びＬ３４は、別の実施形態において、少なくとも概ね同じになる。
技術的ソリューションを提示する前に、デバイス負荷効果補償の目的を以下で説明する。
上述したように、機器遅延較正に基づいてｄｕｔ（メモリデバイス等）を試験し、共用バスを含む信号経路の伝搬遅延を補償する場合においても、セットアップ及びホールド時間等、タイミングに関係する一部の測定結果は共用バスに沿ったｄｕｔ位置に左右される。更に、共用バスに沿ったｄｕｔソケットにデバイスが装着されていないものがあると、測定結果に違いが生じる。これは、ソケットボードトレース（ｄｕｔボードトレース）上の有限伝搬速度ばかりでなく、共用バスに接続されたｄｕｔの寄生負荷によって共用バスに沿って信号遅延が生じるためである。この負荷は共用入力の入力キャパシタンスに左右され、信号遷移の遅延等、信号の歪を引き起こす。駆動部共用インターフェイスで正確な測定を行うには、デバイス負荷効果を考慮に入れなければならない。そこで、例えば共用バスに沿った総信号遅延におよぶデバイス負荷の影響を機器遅延較正に盛り込む。それには、１ｄｕｔソケットに短絡デバイスを挿入し、その手前に位置するｄｕｔソケットには通常のデバイスを装着し、機器遅延較正を実行する。短絡デバイスのところまでデバイスが装着された状態で機器遅延較正を行うことで、ＤＵＴ２、．．．ＤＵＴＮの共用入力につき、大幅に大きな値を含むＮ個の不機器遅延較正ファイルからなる第２のファイルセットが完成する。
デバイス負荷効果を抽出するには、デバイスがない状態で測定した値からデバイスがある状態で測定した値を引く。
ＤＵＴ２にとっての負荷はＤＵＴ１のみであるが、ＤＵＴＮにとっての負荷はＤＵＴ１、．．．ＤＵＴ（Ｎ−１）となる。ＤＵＴ２からＤＵＴＮにかけてｄｕｔが加わるごとに負荷効果は増加する。
１ｄｕｔ当たりの負荷効果を一定と仮定する場合、ｄｕｔ数にともない直線的に増加する。ＤＵＴ１の場合は、測定対象ｄｕｔの手前にデバイスが存在しないため（ＤＵＴ１よりチップテスタチャネル寄りのデバイスが存在しないため）、デバイスの有無に関わらず結果は同じである。このため、１ｄｕｔ当たりの負荷効果の抽出手順は簡素化できる。ＤＵＴ１からＤＵＴ（Ｎ−１）に至る回路にデバイスを装着した状態で、ＤＵＴＮの機器遅延測定を行うだけでよい。１ｄｕｔ当たりの負荷効果をｔＬとし、次式で求めることができる。
ｔＬ＝（Δｔ１Ｎ［ｗｉｔｈ ｄｅｖｉｃｅｓ］−Δｔ１Ｎ）／（Ｎ−１）
Δｔ１Ｎ［ｗｉｔｈ ｄｅｖｉｃｅｓ］の計算において、ＤＵＴ１の場合はデバイスの有無から違いが生じないため、これの機器遅延値（Δｔｐ１等）は、デバイスがない状態で行われる測定から取ることができる。また、１ｄｕｔ当たりの負荷効果の算出は１本の共用バス（１つのソケットボード、ｄｕｔボード）で十分である。
１ｄｕｔ当たりの負荷効果を算出すれば、全ｎ＝２，．．．，（Ｎ−１）の値Δｔ１Ｎ［ｗｉｔｈ ｄｅｖｉｃｅｓ］を次の通りに計算できる。
Δｔ１Ｎ［ｗｉｔｈ ｄｅｖｉｃｅｓ］＝Δｔ１Ｎ＋（ｎ−１）×ｔＬ、ｎ＝２，．．．，（Ｎ−１）の場合
最後に、インターフェイス全体に通用する最終機器遅延較正ファイルを生成する後処理の時に、Δｔ１ｎの代わりにΔｔ１Ｎ［ｗｉｔｈ ｄｅｖｉｃｅｓ］を使用する。
一実施形態においては以下の関係が満たされる。
Δｔ１２＝Δｔｐ２−Δｔｐ１ 及び
Δｔ１Ｎ＝ΔｔｐＮ−Δｔｐ１
別の実施形態では、シミュレーションや他の何らかの計算から負荷効果の値ｔＬを得ることができる。
上述のデバイス負荷補償伝搬遅延値を求めるアルゴリズムを、図１１を参照して以下に要約する。図１１は、デバイス負荷補償の準備として測定を行う本発明の方法のフローチャートである。図１１の方法は、その全体を１１００と称する。第１のステップ１１１０では、第１のｄｕｔの伝搬遅延Δｔｐ１を測定する（ｄｕｔボードのチップテスタ接触素子と、ｄｕｔボードの第１のｄｕｔ用ｄｕｔ接触素子との間の伝搬遅延）。尚、ｄｕｔのナンバリング（第１のｄｕｔ、第２のｄｕｔ．．．）において、低いｄｕｔ番号は、ｄｕｔボードのチップテスタ接触素子とｄｕｔとの間の、あるいはチップテスタチャネルとｄｕｔとの間の伝搬遅延が小さいことを意味する。
第２のステップ１１１２では、第２のｄｕｔ（インデックスｎ＞１）で無負荷伝搬遅延を測定する。それには第１のｄｕｔのｄｕｔソケットを開放し、第２のｄｕｔのｄｕｔソケットに短絡素子を設置する。この状態から、例えば時間領域反射測定を実行して伝搬遅延Δｔｐ２を測定する。
第４のステップ１１１４では第３のｄｕｔで無負荷伝搬遅延を測定する。それには第１のｄｕｔと第２のｄｕｔのｄｕｔソケットを開放し、第３のｄｕｔのｄｕｔソケットに短絡素子を設置する。この状態から、例えば時間領域反射測定を実行して伝搬遅延Δｔｐ３を測定する。
当然ながら、４つ以上のｄｕｔに渡って測定を任意に拡張することもできる。
ここで、第１のステップ１１１０、第２のステップ１１１２、及び第３のステップ１１１４を実行する順序は任意に選べることに留意されたい。ただし、ｄｕｔがある前に、あるいは実際のｄｕｔが共用線に与える負荷がどれかが分かる前に、第１のステップ１１１０、第２のステップ１１１２、及び第３のステップ１１１４を実行できることに留意されたい。本発明の一実施形態によれば、ステップ１１１０、１１１２、１１１４がｄｕｔボードの製造業者によって行われることにも留意されたい。
第４のステップ１１２０では、負荷状態のｄｕｔボードで伝搬遅延値を測定する。それには、ｄｕｔか、ｄｕｔとほぼ同じ負荷を共用線にかけるｄｕｔと同等の負荷デバイスを、少なくとも１つのｄｕｔソケットに設置する。また、それよりも番号が高いｄｕｔソケットには短絡デバイスを設置する。つまり、ｄｕｔボードのチップテスタ接触素子と、短絡デバイスが設置されたｄｕｔソケットとの間にあるソケットには、少なくとも１つのｄｕｔ又は負荷デバイスが（電気的に）配置される。好適な実施形態では、チップテスタ接触素子と、短絡デバイスが設置されたｄｕｔソケットとの間にある全てのソケットにｄｕｔ又は負荷デバイスを装着するが、これは必須ではない。むしろ、少なくとも１つのｄｕｔ又は負荷デバイスを使用すればよい。
従って、負荷状態の伝搬遅延Δ１３は、例えば時間領域反射測定で決定することができる。
また、例えば同一ｄｕｔ位置を対象に、他のｄｕｔ位置を負荷状態と無負荷状態にして行われる伝搬遅延測定の結果を、測定に使われたｄｕｔ又は装着デバイス数を考慮に入れて比較することにより、１ｄｕｔ（１負荷）当たりの伝搬遅延寄与率を求めることができることに留意されたい。
また、数通りのデバイス位置及び／又は負荷状態で負荷状態伝搬遅延を求める場合、負荷状態の伝搬遅延測定は１回行うだけでよいことに留意されたい。
例えば、Ｎ個のｄｕｔ位置があっても、１通りの負荷状況で負荷状態伝搬遅延測定を行うだけで、１ｄｕｔ当たりの伝搬遅延寄与率を求めることができる。それ以外の負荷状況については、伝搬遅延がｄｕｔごとに直線的に増加すると仮定し、内挿か外挿により負荷状態伝搬遅延を計算できる。
また、伝搬遅延は様々な負荷状態で計算できる。例えば、第１のｄｕｔと第３のｄｕｔがｄｕｔボード上に配置され、第２のｄｕｔソケットが開放した状態で伝搬遅延を計算できる。つまり、負荷状態を１つずつ測定しなくても様々な負荷状態を処理できる。換言すると、本発明の一実施形態によれば、負荷がかかった各ｄｕｔソケットについては一定量の伝搬遅延が生じ、負荷がかかっていないｄｕｔソケットは伝搬遅延に寄与しないという前提のもと、少なくとも１つのｄｕｔソケットに負荷がかかっていない負荷状況で伝搬遅延を計算する。
また、本発明の一実施形態においては、ｄｕｔソケットの負荷状態変化に応じてチップテスタチャネルのタイミングを再構成できることに留意されたい。例えば、マルチソケット構成と共用線で複数のｄｕｔを試験する時に、ある特定のｄｕｔソケットで格段に高い故障率が判明することがある。この場合は、例えば当該ソケットに欠陥があるとみなす。そこで、当該ｄｕｔソケットにはこれ以上ｄｕｔを設置しないことに決める。当該ｄｕｔソケットにｄｕｔを装着しないと決めた後には、ｄｕｔソケットの内の少なくとも１つは無負荷の状態で試験が行われることになる。換言すると、当該ｄｕｔソケットに負荷をかけないと決めることにより、共用線のｄｕｔ負荷に変化が生じる。無負荷ｄｕｔソケットの後ろに続くｄｕｔソケットに信号が到達するタイミングはｄｕｔソケットの負荷に左右されるため、タイミングに変化が生じることが見込まれる。そこで本発明の一実施形態においては、ｄｕｔソケットの負荷状態変更に応じてチップテスタチャネルの、あるいは少なくとも１つのチップテスタチャネルのタイミングを再計算する。チップテスタチャネルのタイミング変更は、負荷状態の変化によって生じるタイミングの変化を補償する形で行う。
以上のメカニズムは次の通りに要約できる。
マルチサイト試験を行う半導体製造業者では通常、永久的に故障した部位は無効にする。無効になった部位にはそれ以上デバイス処理部から負荷がかからないため、負荷効果は見られなくなる。本方法では、Δｔ１ｉ［ｗｉｔｈ ｄｅｖｉｃｅｓ］の計算で無効になった部位に対処する。処理部は無効になった部位をテスタに伝える。しかし、この情報は試験の実行中に動的に生成され、機器遅延較正データは試験が始まる時に静的にロードされるため、機器遅延較正データを更新する間は試験を中断しなければならない。ただし、上記の方法により試験時間の短縮は期待できる。
図１２は、チップテスタのタイミングを調整するためタイミング情報を提供する本発明の方法のフローチャートである。本発明の一実施形態では、少なくとも第１のｄｕｔの第１の端子と第２のｄｕｔの第１の端子が共用線を通じてチップテスタの第１のチャネルに接続される構成で、チップテスタが作動すると仮定する。また、第１のｄｕｔの第２の端子は非共用線を通じてチップテスタの第２のチャネルに接続され、第２のｄｕｔの第２の端子は非共用線を通じてチップテスタの第３のチャネルに接続されると仮定する。図１２の方法１２００は、チップテスタの第１のチャネルポートから第１のｄｕｔの第１の端子までの伝搬遅延と、チップテスタの第１のチャネルポートから第２のｄｕｔの第１の端子までの伝搬遅延との伝搬時間差を表す、伝搬遅延差情報を取得する第１のステップ１２１０を含む。方法１２００は、伝搬時間差情報に基づいて、チップテスタの第２のチャネルのタイミングとチップテスタの第３のチャネルのタイミングとでタイミングシフトを調整するため、タイミング情報を提供する第２のステップを含む。
図１２の方法１２００には、他の手段及び方法との関係で説明した機能を追加できることに留意されたい。また、本発明は、ここで説明した方法のいずれかを実行するコンピュータプログラムを含む。
本発明の方法は、その実装要求に応じてハードウェアで、あるいはソフトウェアで実装できる。実装はデジタル記憶媒体を用いて果たすことができ、例えば電子的に読み取り可能な制御信号を記憶し、プログラム可能コンピュータシステムと協働して本発明の方法を実行するハードディスク、フロッピーディスク、ＤＶＤ、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュメモリで達成することができる。従って、本発明は、通常であれば機械可読担体にプログラムコードを記憶するコンピュータプログラム製品であって、同プログラムコードは、コンピュータプログラム製品がコンピュータ上で実行する際に本発明の方法を実行する働きをする。換言すると、本発明の方法はプログラムコードを有するコンピュータプログラムであって、同プログラムコードは、同コンピュータプログラムがコンピュータ上で実行する時に本発明の方法を実行する。
以降の欄では、駆動部共用に用いる機器遅延較正アルゴリズムの一実装を擬似コードにより説明する。本発明の一実施形態によれば、手順ｆｉｘｔｕｒｅ＿ｄｅｌａｙ＿ｃａｌｉｂｒａｔｉｏｎ（）に記述された機器遅延較正ファイルの生成がインターフェイス製造業者によって行われることに留意されたい。本発明の一実施形態によれば、機器遅延較正ファイルｆｄ［１：Ｎ］はインターフェイスとともに供給される。
このアルゴリズムを記述するルーチンで式「／／」はコメントを意味し、複数の値に渡って繰り返されるループは「ｌｏｏｐ ｆｏｒ ．．． ｅｎｄ ｌｏｏｐ」と記述される。また、ループを詳述する命令はループの中でインデントされている。
Fixture_Delay_Calibration (
N = number of DUTs per shared bus
K = number of shared buses per interface) {
//Analyze pin configuration
Determine P = number of pins per DUT
Loop for n = 1 to N
Insert K short circuit devices into socket of DUT[n,1:K]
Create fixture delay calibration file fd[n] for
DUT[n,1:K]
Loop for k = 1 to K
Loop for p = 1 to p
Measure fixture delay fxdl_val[n,k,p] of pin[p] of
bus[k] and DUT[n,k]
End loop p
End loop k
Store fixture delay values fxdl_val[n,1:K,1:P] to file
fd[n]
End loop n
}

Post_Processing_Procedure(
N = number of DUTs per shared bus
K = number of shared buses per interface
fd[1:N] = fixture delay calibration files from
DUT[1:N,1:K]) {
//Analyze pin configuration
Determine SI = number of shared input per DUT
Determine UI = number of unshared inputs per DUT
Determine OP = number of outputs per DUT
Create new fixture delay calibration file fd_merge for the
whole interface
//process DUT[1,1:K] data without compensation
Open fixture delay calibration file fd[1] of DUT[1,1:K]
Loop for k = 1 to K
Loop for si = 1 to SI
Read fixture delay value of shared input
si_fxdl_val[1,k,si] from fd[1]
Write fixture delay value of shared input
si_fxdl_val[1,k,si] to fd_merge
End loop si
Loop for ui = 1 to UI
Read fixture delay value of shared input
ui_fxdl_val[1,k,ui] from fd[1]
Write fixture delay value of shared input
ui_fxdl_val[1,k,ui] from fd_merge
End loop ui
Loop for op = 1 to OP
Read fixture delay value of output op_fxdl_val[1,k,op]
from fd[1]
Write fixture delay value of output op_fxdl_val[1,k,op]
to fd_merge
End loop op
End loop k
//perform compensation for DUT[2:N,1:K] on unshared inputs
and output pins
Loop for n = 2 to N
Open fixture delay calibration file fd[n] of DUT[n,1:K]
Loop for k = 1 to K
//calculate compensation value
Loop for si = 1 to SI
Read fixture delay value of shared input
si_fxdl_val[n,k,si] from fd[n]
Si_delta_t[n,k,si] = si_fxdl_val[n,k,si] -
si_fxdl_val[1,k,si]
End loop si
Delta_t1[n,k] = average over si (Si_delta_t[n,k,si])
//compensate unshared inputs
Loop for ui = 1 to UI
Read fixture delay value of unshared input
ui_fxdl_val[n,k,ui]
New_ui_fxdl_val[n,k,ui] = ui_fxdl_val[n,k,ui] -
Delta_t1[n,k]
Write new fixture delay data of unshared input
New_ui_fxdl_val[n,k,ui] to fd_merge
End loop ui
//compensate outputs
Loop for op = 1 to OP
Read fixture delay value of output
op_fxdl_val[n,k,op]
New_ui_fxdl_val[n,k,op] = ui_fxdl_val[n,k,op] +
Delta_t1[n,k]
Write new fixture delay value of output
New_ui_fxdl_val[n,k,op] to fd_merge
End loop op
End loop k
End loop N
}
Fixture_Delay_Calibration_for_Driver_Sharing(
N = number of DUTs per shared bus
K = number of shared buses per interface
fd[1:N] = fixture delay calibration files from
DUT[1:N,1:K]) {
Fixture_Delay_Calibration(N,K)
Post_Processing_Procedure(N,K,fd[1:N])
}
更に、デバイス負荷効果を補償するアルゴリズムを以下に説明する。ここではデバイス負荷を考慮に入れるアルゴリズムを擬似コードによって説明する。以下の表は、本文中の記号と擬似コードに使われている変数との対応を示すものである。
Figure 2010537174
以下のリストは、本発明のいくつかの実施形態に係るプログラムルーチンを記述したものである。
Correction_Procedure_for_Loading_Effect (
N = number of DUTs per shared bus) {
//it is sufficient to only measure the bus k=1 and
DUTs[n=N,k=1]
//Analyze pin configuration
Determine P = number of pins per DUT
Insert short circuit device into socket of DUT[N,1] bus[1]
Insert N-1 regular devices into socket of DUT[1:N-1,1]
bus[1]
Create fixture delay calibration file fd_L for DUT[N,1]
bus[1]
Loop for p = 1 to p
Measure fixture delay fxdl_val[p,1,N] of pin[p] of bus[1]
and DUT[N,1]
End loop p
Write fixture delay values fxdl_val[1:P,1,N] to file fd_L
}
Post_Processing_Procedure_Including_Loading_Effect(
N = number of DUTs per shared bus
K = number of shared buses per interface
fd[1:N] = fixture delay calibration files from DUT[1:N,1:K]
fd_L = fixture delay calibration file for DUT[N,1] bus[1]
with loading) {
//Analyze pin configuration
Determine SI = number of shared input per DUT
Determine UI = number of unshared inputs per DUT
Determine OP = number of outputs per DUT
//extract device loading effect
Open fixture delay calibration file fd_L of DUT[N,1]
Open fixture delay calibration file fd[N] of DUT[N,1:K]
Loop for si = 1 to SI
Read fixture delay value of shared input
si_fxdl_val_L[N,1,si] from fd_L
Read fixture delay value of shared input
si_fxdl_val[N,1,si] from fd[N]
Si_delta_t_L{N,1,si} = si_fxdl_val_L[N,1,si] -
si_fxdl_val[N,1,si]
End loop si
Delta_t1_L[N,1] = average over si (Si_delta_t_L[N,1,si])
Loading_effect = (Delta_t1_L_[N,1])/(N-1)
Create new fixture delay calibration file fd_merge for the
whole interface
//process DUT[1,1:K] data without compensation
Open fixture delay calibration file fd[1] of DUT[1,1:K]
Loop for k = 1 to K
Loop for si = 1 to SI
Read fixture delay value of shared input
si_fxdl_val[1,k,si] from fd[1]
Write fixture delay value of shared input
si_fxdl_val[1,k,si] to fd_merge
End loop si
Loop for ui = 1 to UI
Read fixture delay value of shared input
ui_fxdl_val[1,k,ui] from fd[1]
Write fixture delay value of shared input
ui_fxdl_val[1,k,ui] to fd_merge
End loop ui
Loop for op = 1 to OP
Read fixture delay value of output op_fxdl_val[1,k,op]
from fd[1]
Write fixture delay value of output op_fxdl_val[1,k,op]
to fd_merge
End loop op
End loop k
//perform compensation for DUT[2:N,1:K] on unshared inputs
and output pins
Loop for n = 2 to N
Open fixture delay calibration file fd[n] of DUT[n,1:K]
Loop for k = 1 to K
//calculate compensation value
Loop for si = 1 to SI
Read fixture delay value of shared input
si_fxdl_val[n,k,si] from fd[n]
Si_delta_t[n,k,si] = si_fxdl_val[n,k,si] -
si_fxdl_val[1,k,si]
End loop si
Delta_t1[n,k] = average over si (Si_delta_t[n,k,si]) +
Loading_effect * (n-1)
//compensate unshared inputs
Loop for ui = 1 to UI
Read fixture delay value of unshared input
ui_fxdl_val[n,k,ui]
New_ui_fxdl_val[n,k,ui] = ui_fxdl_val[n,k,ui] -
Delta_t1[n,k]
Write new fixture delay data of unshared input
New_ui_fxdl_val[n,k,ui] to fd_merge
End loop ui
//compensate outputs
Loop for op = 1 to OP
Read fixture delay value of output
op_fxdl_val[n,k,op]
New_ui_fxdl_val[n,k,op] = ui_fxdl_val[n,k,op] +
Delta_t1[n,k]
Write new fixture delay value of output
New_ui_fxdl_val[n,k,op] to fd_merge
End loop op
End loop k
End loop N
}
Fixture_Delay_Calibration_for_Driver_Sharing_Including_Loading_Effect (
N = number of DUTs per shared bus
K = number of shared buses per interface) {
Fixture_Delay_Calibration (N,K)
Correction_Procedure_for_Loading_Effect (N)
Post_Processing_Procedure (N,K,fd[1:N],fd_L)
}
以上の説明を要約すると、かかる説明は、駆動部共用インターフェイスを使用する場合の機器遅延較正について、ソリューションの提案を概説するものと言える。本発明の背景にある問題を要約すると次の通りとなる。１つのテスタ駆動チャネルを多数のデバイス入力で共用するには、インターフェイスにおける多数の伝搬遅延を共用駆動部ごとに補償する必要がある。補償においては、ポゴ・インターフェイスから共用バスに接続された各ｄｕｔに至る信号経路を考慮に入れなければならない。機器遅延較正で補償できるのは１ｄｕｔボードに至る単一の経路のみであるため、１本の共用バスに接続された他のｄｕｔに至る信号経路も補償すべく、新規なソリューションを開発した。上記の発明の実施形態は効率的な較正を可能にする他、試験結果の信頼性を損なうことなく駆動部共用による試験構成の超高速運用の可能性をもたらす。
１００、３００ チップテスタ
１１０ タイミング計算部
１１２ 伝搬遅延差情報
１１４ タイミング情報
１２０ チャネルモジュール構成部
１３０ 第１のチャネル
１３２ 第２のチャネル
１３４ 第１のチャネルポート
１５０ 第１のｄｕｔ
１６０ 第２のｄｕｔ
１７０ 共用バス
１８０ 終端抵抗

Claims (36)

  1. 少なくとも２つの被検体（１５０、１６０）を試験するチップテスタ（１００、３００）であって、前記チップテスタには少なくとも２つの被検体が接続され、前記チップテスタは、
    前記チップテスタの前記チャネル（１３０、１３２）についてタイミング情報を生成するタイミング計算部（１１０）と、
    前記タイミング情報に基づいて、前記チップテスタの第２のチャネルを設定するように構成されたチャネルモジュール構成部（１２０）を備え、
    前記タイミング計算部は、前記チップテスタの第１のチャネルポート（１３４）から第１の被検体の第１の端子（１５２）までの伝搬遅延と、前記チップテスタの前記第１のチャネルポート（１３４）から第２の被検体の第１の端子（１６２）までの伝搬遅延との間の差を表す伝搬遅延差情報（１１２）を取得するように構成され、
    前記タイミング計算部は、前記伝搬遅延差情報に基づいて、前記第１の被検体へ、あるいは前記第２の被検体へ接続された前記チップテスタの第２のチャネル（１３２）について、タイミング情報を提供するように構成されること、
    を特徴とするチップテスタ。
  2. 前記タイミング計算部（１１０）は、前記第１の被検体（１５０）の第２の端子（１５４）に接続された前記チップテスタの第２のチャネル（１３２）と、前記第２の被検体（１６０）の第２の端子（１６４）に接続された前記チップテスタの第３のチャネル（１３８）との両方について、タイミング情報を提供するように構成され、
    これにより、前記第２のチャネルのタイミングと前記第３のチャネルのタイミングは、前記伝搬遅延差情報（１１２）に応じて互いにシフトされ、
    前記チャネルモジュール構成部（１２０）は、前記タイミング情報に基いて、前記チップテスタの第２のチャネルと前記チップテスタの第３のチャネルの両方を構成されること、
    を特徴とする請求項１に記載のチップテスタ（１００、３００）。
  3. 前記第２のチャネル（１３２）と前記第３のチャネル（１３８）は、互いに時間をシフトしつつ、第１の被検体（１５０）の第２の端子（１５４）と第２の被検体（１６０）の第２の端子（１６４）とに同じデータパターンを提供するように構成されること、
    を特徴とする請求項２に記載のチップテスタ（１００、３００）。
  4. 前記チップテスタの第２のチャネル（１３２）は出力チャネルとして構成され、
    前記チップテスタの前記第３のチャネル（１３８）は出力チャネルとして構成され、
    前記タイミング計算部（１１０）と前記チャネルモジュール構成部（１２０）は、前記第２のチャネルと前記第３のチャネルの出力タイミングを調整するように構成され、これにより、前記第１の被検体（１５０）の前記第１の端子（１５２）と前記第２の端子（１５４）とに信号が到達する相対的タイミングは、前記第２の被検体（１６０）の前記第１の端子（１６２）と前記第２の端子（１６４）とに信号が到達するタイミングと、少なくとも概ね同じになること、
    を特徴とする請求項２又は３に記載のチップテスタ（１００、３００）。
  5. 前記タイミング計算部（１１０）と前記チャネルモジュール構成部（１２０）は、前記チップテスタの前記第１のチャネルポート（１３４）から前記第１の被検体（１５０）の前記第１の端子（１５２）までの伝搬遅延が、前記チップテスタの前記第１のチャネルポート（１３４）から前記第２の被検体（１６０）の前記第１の端子（１６２）までの伝搬遅延より大きい場合に、前記第２のチャネル（１３２）の出力タイミングを基準とし、前記第３のチャネル（１３８）の出力タイミングの遅延を達成するように構成されること、
    を特徴とする請求項４に記載のチップテスタ（１００、３００）。
  6. 前記チップテスタの第２のチャネル（１３２）は入力チャネルとして構成され、
    前記チップテスタの第３のチャネル（１３８）は入力チャネルとして構成され、
    前記タイミング計算部（１１０）と前記チャネルモジュール構成部（１２０）は、前記第２のチャネルと前記第３のチャネルの入力タイミングを調整するように構成され、これにより、前記第１の被検体（１５０）の前記第１の端子（１５２）に到達する信号と、前記第２のチャネル（１３２）の有効ｄｕｔ信号値サンプル時間との相対的タイミングは、前記第２の被検体（１６０）の前記第１の端子（１６２）に到達する信号と、前記第３のチャネル（１３８）の有効ｄｕｔ信号値サンプル時間との相対的タイミングと少なくとも概ね同じになり、
    前記有効ｄｕｔ信号値サンプル時間は、チャネルでサンプルされる信号がｄｕｔ端子に存在する時間を決定すること、
    を特徴とする請求項２に記載のチップテスタ（１００、３００）。
  7. 前記タイミング計算部と前記チャネルモジュール構成部は、前記有効ｄｕｔ信号値サンプル時間を設定するため、前記第２のチャネルと前記第３のチャネルの入力クロックを調整するように構成され、前記第２のチャネル（１３２）の入力クロックは、前記第１の被検体（１５０）の前記第２の端子（１５４）から提供される前記信号がサンプルされる、又は基準値に比較される、瞬間を決定し、前記第３のチャネル（１３８）の入力クロックは、前記第２の被検体（１６０）の前記第２の端子（１６４）から提供される前記信号がサンプルされる、又は基準値に比較される、瞬間を決定すること、
    を特徴とする請求項６に記載のチップテスタ（１００、３００）。
  8. 前記チップテスタの前記第２のチャネル（１３２）と前記チップテスタの前記第３のチャネル（１３８）は、互いに時間をシフトしつつ、前記第１の被検体の前記第２の端子（１５４）から提供されるデータパターンと、前記第２の被検体（１６０）の前記第２の端子（１６４）から提供されるデータパターンとを、同じ基準データパターンに比較するように構成されること、
    を特徴とする請求項６又は７に記載のチップテスタ（１００、３００）。
  9. 前記タイミング計算部（１１０）と前記チャネル構成部（１２０）は、前記チップテスタの前記第１のチャネルポート（１３４）から前記第１の被検体（１５０）の前記第１の端子（１５２）までの伝搬遅延が、前記チップテスタの前記第１のチャネルポート（１３４）から前記第２の被検体（１６０）の前記第１の端子（１６２）までの伝搬遅延より大きい場合に、前記第２のチャネル（１３２）のタイミングを基準とし、前記第３のチャネル（１３８）のタイミングを遅延するように構成されること、
    を特徴とする請求項６乃至８のいずれか一項に記載のチップテスタ（１００、３００）。
  10. 前記チップテスタは、異なるチャネルのタイミングを個別に調整するように構成されること、を特徴とする請求項１乃至９のいずれか一項に記載のチップテスタ（１００、３００）。
  11. 前記チップテスタは、少なくとも１回の時間領域反射測定を実行することにより、前記伝搬遅延差情報（１１２）を取得するように構成されること、
    を特徴とする請求項１乃至１０のいずれか一項に記載のチップテスタ（１００、３００）。
  12. 前記チップテスタは、前記伝搬遅延差情報をファイルから読み取ることにより、前記伝搬遅延差情報（１１２）を取得するように構成されること、
    を特徴とする請求項１乃至１０のいずれか一項に記載のチップテスタ（１００、３００）。
  13. 前記チップテスタは、チップテスタ用被検体ボードで複数の伝搬遅延値を取得するように構成され、
    前記被検体ボードは、前記チップテスタと少なくとも２つの被検体との間に電気的接続を提供するように構成され、前記被検体ボードは、前記被検体ボードと前記第１の被検体との間に取り外し可能な電気的接点を提供する第１の被検体接触素子（７１０）と、前記被検体ボードと前記第２の被検体との間に取り外し可能な電気的接点を提供する第２の被検体接触素子（７１１）と、前記被検体ボードと前記第１の被検体との間に取り外し可能な電気的接点を提供する第３の被検体接触素子（７１２）と、前記被検体ボードと前記第２の被検体との間に取り外し可能な電気的接点を提供する第４の被検体接触素子（７１３）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第１のチップテスタ接触素子（７０２）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第２のチップテスタ接触素子（７０４）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第３のチップテスタ接触素子（７０６）を備え、前記第１の被検体接触素子と前記第２の被検体接触素子は、いずれも第１のチップテスタ接触素子へ電気的に接続され、前記第３の被検体接触素子は、前記第２のチップテスタ接触素子へ電気的に接続され、前記第３の被検体接触素子は、前記第３のチップテスタ接触素子へ電気的に接続され、
    前記チップテスタは、請求項２４乃至３１のいずれか一項に記載の前記伝搬遅延値を後処理する装置を備え、
    前記チャネルモジュール構成部は、前記伝搬遅延値を後処理する前記装置によって取得される前記修正済み伝搬遅延値に基づいて、前記チップテスタの前記チャネルを構成されること、
    を特徴とする請求項１乃至１０のいずれか一項に記載のチップテスタ（１００、３００）。
  14. 前記チャネルモジュール構成部（１２０）は、前記被検体（１５０、１６０）の端子（１５２、１６２、１５４、１６４）と前記チップテスタのチャネルポート（１３４、１３６、１３９）との間の、有効伝搬遅延を表す有効遅延情報に基いて前記チップテスタのチャネル（１３０、１３２、１３８）のタイミングを構成し、前記有効遅延情報には前記伝搬遅延差情報（１１２）を考慮に入れること、
    を特徴とする請求項１乃至１３のいずれか一項に記載のチップテスタ（１００、３００）。
  15. 前記チャネルモジュール構成部（１２０）は、特定の出力チャネル（１３２、１３８）の前記有効伝搬遅延が比較的大きい値を有する場合に、前記特定の出力チャネルを早めのタイミングに設定し、且つ前記特定の出力チャネルの前記有効伝搬遅延が比較的小さい値を有する場合に、前記特定の出力チャネルを遅めのタイミングに設定するように構成され、
    前記チャネルモジュール構成部（１２０）は、特定の入力チャネル（１３２、１３８）の前記有効伝搬遅延が比較的小さい値を有する場合に、前記特定の入力チャネルを早めのタイミングに設定し、且つ前記特定の入力チャネルの前記有効伝搬遅延が比較的大きい値を有する場合に、前記特定の入力チャネルを遅めのタイミングに設定するように構成されること、
    を特徴とする請求項１４に記載のチップテスタ（１００、３００）。
  16. 前記タイミング計算部（１１０）は、複数の共用チャネルで伝搬遅延差情報を平均化することにより、平均化伝搬遅延差情報を取得するように構成され、前記共用チャネルの各々は、前記第１の被検体の端子と前記第２の被検体の端子の両方に接続でき、
    前記タイミング計算部は、前記平均化伝搬遅延差情報を用いて前記タイミング情報（１１４）を提供するように構成されること、
    を特徴とする請求項１乃至１５のいずれか一項に記載のチップテスタ（１００、３００）。
  17. 前記チップテスタは、ある特定の被検体に結合された少なくとも１つのチャネル（１３２、１３８）のタイミングを、別の被検体ソケットに被検体が装着されているか否かに応じて調整するように構成されること、
    を特徴とする請求項１乃至１６のいずれか一項に記載のチップテスタ（１００、３００）。
  18. 前記チップテスタは、チャネルポート（１３４）とある特定の被検体とを接続する線の様々な負荷状態において、前記チャネルポート（１３４）と前記特定の被検体の端子接続箇所（１５２、１６２）との間の伝搬遅延を表す負荷状態依拠型伝搬遅延情報を取得し、且つ前記特定の被検体に結合された前記少なくとも１つのチャネル（１３０）のタイミングを調整するため、前記負荷状態依拠型伝搬遅延情報を適用するように構成されること、
    を特徴とする請求項１７に記載のチップテスタ（１００、３００）。
  19. 前記チップテスタは、前記チャネルポート（１３４）、共用線経由で前記チャネルポートに接続できる少なくとも第１の被検体（１５０）、第２の被検体（１６０）、及び第３の被検体の端子接続箇所（１５２、１６２）との間の伝搬遅延を表す無負荷状態伝搬遅延情報を取得し、
    前記チャネルポート（１３４）と検査の対象となる端子接続箇所との間に少なくとも１つの被検体負荷が電気的に配置された状態で、前記チャネルポートと前記検査対象端子接続箇所との間の負荷状態伝搬遅延を取得し、且つ
    前記チャネルポートと少なくとも１つの更なる端子接続箇所との間の負荷状態伝搬遅延の概算を、前記チャネルポートと計算の対象となる前記被検体接続箇所との間に位置する各被検体負荷が電気的に等しい伝搬遅延を付与するとの仮定に基づく計算によって提供するように構成されること、
    を特徴とする請求項１８に記載のチップテスタ（１００、３００）。
  20. 前記チップテスタは、試験運転の実行中に、被検体ソケット負荷機構により被検体ソケットに負荷がかかっていないことを伝える信号に応じて少なくとも１つのチャネルのタイミングを調整するように構成されること、
    を特徴とする請求項１７乃至１９のいずれか一項に記載のチップテスタ（１００、３００）。
  21. チップテスタ（１００、３００）のタイミングを調整するためタイミング情報（１１４）を提供する方法（１２００）であって、同チップテスタは、少なくとも第１の被検体（１５０）の第１の端子（１５２）と第２の被検体（１６０）の第１の端子（１６２）とが共用線を通じて前記チップテスタの第１のチャネル（１３０）に接続され、且つ前記第１の被検体（１５０）の第２の端子（１５４）が共用線を通じて前記チップテスタの第２のチャネル（１３２）に接続され、且つ前記第２の被検体（１６０）の第２の端子（１６４）が共用線を通じて前記チップテスタの第３のチャネル（１３８）に接続される構成で作動し、前記方法は、
    前記チップテスタの第１のチャネルポートから前記第１の被検体の前記第１の端子までの伝搬遅延と、前記チップテスタの第１のチャネルポートから前記第２の被検体の前記第１の端子までの伝搬遅延との伝搬時間差を表す伝搬遅延差情報（１１２）を取得すること（１２１０）と、
    前記伝搬時間差情報に基づいて、前記第２のチャネル（１３２）のタイミングと前記第３のチャネル（１３８）のタイミングとでタイミングシフトを調整するため、前記タイミング情報（１１４）を提供すること（１２２０）を含むこと、
    を特徴とする方法。
  22. 試験機器セット（９００）であって、
    チップテスタと少なくとも２つの被検体との間に電気的接続を提供する被検体ボード（７００、９１０）と、
    前記チップテスタに使用するデータ交換媒体（９２０）又はデータストリームを備え、
    前記被検体ボードは、前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第１の被検体接触素子（７１０）と、
    前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第２の被検体接触素子（７１１）と、
    前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第３の被検体接触素子（７１２）と、
    前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第４の被検体接触素子（７１３）と、
    前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第１のチップテスタ接触素子（７０２）と、
    前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第２のチップテスタ接触素子（７０４）と、
    前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第３のチップテスタ接触素子（７０６）を備え、
    前記第１の被検体接触素子（７１０）と前記第２の被検体接触素子（７１１）は、いずれも前記第１のチップテスタ接触素子（７０２）へ電気的に接続され、
    前記第３の被検体接触素子（７１２）は前記第２のチップテスタ接触素子（７０４）へ電気的に接続され、
    前記第４の被検体接触素子（７１３）は前記第３のチップテスタ接触素子（７０６）へ電気的に接続され、
    前記データ交換媒体又はデータストリームは、前記第３の被検体接触素子と前記第２のチップテスタ接触素子との間の有効伝搬遅延と、前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の有効伝搬遅延と、を記述する有効伝搬遅延情報を含み、
    前記有効伝搬遅延は実伝搬遅延に基づいて、前記有効伝搬遅延の内少なくとも１つの有効伝搬遅延は対応する実伝搬遅延を基準に変更され、これにより、前記実伝搬遅延からの前記有効伝搬遅延の偏差には、前記第１のチップテスタ接触素子と前記第１の被検体接触素子との間の伝搬遅延と、前記第１のチップテスタ接触素子と前記第２の被検体接触素子との間の伝搬遅延との差が反映されること、
    を特徴とする試験機器セット。
  23. 前記被検体ボード（９１０）は複数の共用線を備え、
    前記第１の被検体接触素子（７１０）と前記第２の被検体接触素子（７１１）は、いずれも共用線を通じて前記第１のチップテスタ接触素子（７０２）へ電気的に結合され、
    前記試験機器は、前記被検体ボードと前記第１の被検体との間に電気的接点を提供する第５の被検体接触素子と、前記被検体ボードと前記第２の被検体との間に電気的接点を提供する第６の被検体接触素子と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第４のチップテスタ接触素子を備え、
    前記第５の被検体接触素子と前記第６の被検体接触素子は、いずれも第２の共用線を通じて第４のチップテスタ接触素子へ電気的に結合され、
    前記第１の共用線の、前記第１の被検体接触素子と前記第２の被検体接触素子との間の部分は、前記第２の共用線の、前記第５の被検体接触素子と前記第６の被検体接触素子との間の部分に長さ整合されること、
    を特徴とする請求項２２に記載の試験機器セット（９００）。
  24. チップテスタ用被検体ボードの複数の伝搬遅延値を後処理する装置（６００）であって、前記被検体ボードは、チップテスタと少なくとも２つの被検体との間に電気的接続を提供するように構成され、前記被検体ボードは、前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第１の被検体接触素子（７１０）と、前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第２の被検体接触素子（７１１）と、前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第３の被検体接触素子（７１２）と、前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第４の被検体接触素子（７１３）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な接点を提供する第１のチップテスタ接触素子（７０２）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な接点を提供する第２のチップテスタ接触素子（７０４）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第３のチップテスタ接触素子（７０６）を備え、前記装置は、
    前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の伝搬遅延を表す原伝搬遅延値を取得する伝搬遅延判定部（６１２）と、
    前記第１のチップテスタ接触素子と前記第１の被検体接触素子との間の伝搬遅延と、前記第１のチップテスタ接触素子と前記第２の被検体接触素子との間の伝搬遅延との差を表す伝搬遅延差値を取得する伝搬遅延差値判定部（６２０）と、
    前記伝搬遅延差値に基づいて前記原伝搬遅延値を修正する伝搬遅延修正部（６３０）を備えること、
    を特徴とする装置。
  25. 後処理する前記装置は、非共用線の原伝搬遅延値を修正するように構成されること、を特徴とする請求項２４に記載の装置（６００）。
  26. 前記装置は、前記被検体ボードの第１のチップテスタ接触素子と、前記第１のチップテスタ接触素子の最も近く電気的に位置する第１の被検体の第１の被検体接触素子との間の伝搬遅延を表す原伝搬遅延値を、変えずに残すように構成されること、
    を特徴とする請求項２４又は２５に記載の装置（６００）。
  27. 後処理する前記装置は、前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の前記実伝搬遅延を、少なくとも概ね表す前記原伝搬遅延値から、前記第１のチップテスタ接触素子と前記第１の被検体接触素子との間の伝搬遅延と、前記第１のチップテスタ接触素子と前記第２の被検体接触素子との間の伝搬遅延との差を引くことにより、前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の有効伝搬遅延を表す有効伝搬遅延値を、提供するように構成されること、
    を特徴とする請求項２４乃至２７のいずれか一項に記載の装置（６００）。
  28. 後処理する前記装置は、前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の前記実伝搬遅延を、少なくとも概ね表す前記原伝搬遅延値に、前記第１のチップテスタ接触素子と前記第１の被検体接触素子との間の伝搬遅延と、前記第１のチップテスタ接触素子と前記第２の被検体接触素子との間の伝搬遅延との差を加えることにより、前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の有効伝搬遅延を表す有効伝搬遅延値を、提供するように構成されること、
    を特徴とする請求項２４乃至２７のいずれか一項に記載の装置（６００）。
  29. 後処理する前記装置は、前記第２の被検体の前記第２の端子が入力端子として使われているか、あるいは出力端子として使われているかを表す端末方向情報を受信し、且つ前記端子方向情報に応じて前記有効伝搬遅延を加算により取得するか、あるいは減算により取得するかを決定するように構成されること、
    を特徴とする請求項２７又は２８に記載の装置（６００）。
  30. 後処理する前記装置は、複数の被検体位置について伝搬遅延値を記述する複数のファイルを１つのファイルに併合するように構成されること、
    を特徴とする請求項２４乃至２９のいずれか一項に記載の装置（６００）。
  31. 後処理する前記装置は、前記有効伝搬遅延値に更なるオフセット値を適用することにより、負の有効伝搬遅延値の提供を回避するように構成されること、
    を特徴とする請求項２４乃至３０のいずれか一項に記載の装置（６００）。
  32. チップテスタ用被検体ボードで複数の伝搬遅延値を後処理する方法であって、前記被検体ボードは、チップテスタと少なくとも２つの被検体との間に電気的接続を提供するように構成され、前記被検体ボードは、前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第１の被検体接触素子（７１０）と、前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第２の被検体接触素子（７１１）と、前記被検体ボードと第１の被検体との間に取り外し可能な電気的接点を提供する第３の被検体接触素子（７１２）と、前記被検体ボードと第２の被検体との間に取り外し可能な電気的接点を提供する第４の被検体接触素子（７１３）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第１のチップテスタ接触素子（７０２）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第２のチップテスタ接触素子（７０４）と、前記被検体ボードと前記チップテスタとの間に取り外し可能な電気的接点を提供する第３のチップテスタ接触素子（７０６）を備え、前記方法は、
    前記第４の被検体接触素子と前記第３のチップテスタ接触素子との間の伝搬遅延を表す原伝搬遅延値を取得することと、
    前記第１のチップテスタ接触素子と前記第１の被検体接触素子との間の伝搬遅延と、前記第１のチップテスタ接触素子と前記第２のチップテスタ接触素子との間の伝搬遅延との差を表す伝搬遅延差値を取得することと、
    前記伝搬遅延差値を用いて前記原伝搬遅延値を修正することを含むこと、
    を特徴とする方法。
  33. 少なくとも２つのｄｕｔを試験するチップ試験構成であって、前記チップ試験構成は、
    データを出力する第１のチャネル（１３０）、第２のチャネル（１３２）、及び第３のチャネル（１３８）を備えるチップテスタ（１００）と、
    第１の被検体（１５０）と、
    第２の被検体（１６０）を備え、
    前記第１の被検体（１５０）の第１の端子（１５２）と前記第２の被検体（１６０）の第１の端子（１６２）は、共用線を通じて前記第１のチャネル（１３０）に実質的に結合され、
    前記第１の被検体の第２の端子（１５４）は前記第２のチャネル（１３２）に実質的に結合され、
    前記第２の被検体（１６０）の第２のチャネル（１６４）は前記第３のチャネル（１３２）に実質的に結合され、
    前記第２のチャネルのタイミングと前記第３のチャネルのタイミングは互いにシフトされ、これにより、前記第１のチャネルのチャネルポートと前記第１の被検体の前記第１の端子との間の伝搬遅延と、前記第１のチャネルの前記チャネルポートと前記第２の被検体の前記第１の端子との間の伝搬遅延との差の効果は、前記タイミングシフトによって少なくとも部分的には補償されること、
    を特徴とするチップ試験構成。
  34. 前記第２のチャネルはデータを受信するように構成され、前記第３のチャネルはデータを受信するように構成されること、を特徴とする請求項３３に記載のチップ試験構成。
  35. 前記第２のチャネルはデータを出力するように構成され、前記第３のチャネルはデータを出力するように構成されること、を特徴とする請求項３３に記載のチップ試験構成。
  36. ２つの被検体を同時に試験する方法であって、前記第１の被検体の第１の端子と前記第２の被検体の第１の端子は、チップテスタの第１のチャネルによって駆動される共用線に接続され、前記第１の被検体の第２の端子は前記チップテスタの第２のチャネルに結合され、前記第２の被検体の第２の端子は前記チップテスタの第３のチャネルに接続され、前記方法は、
    前記チップテスタの前記第２のチャネルと前記チップテスタの前記第３のチャネルとを、互いにシフトされた別々のタイミングを用いて作動させることを含み、これにより、前記チップテスタの第１のチャネルポートと前記第１の被検体の前記第１のチャネルとの間の伝搬遅延と、前記チップテスタの前記第１のチャネルポートと前記第２の被検体の前記第１の端子との間の伝搬遅延との差は、前記チャネル相互の前記タイムシフトによって少なくとも部分的には補償されること、
    を特徴とする方法。
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