JP2002296321A

JP2002296321A - 半導体デバイスの試験方法及びロードボード

Info

Publication number: JP2002296321A
Application number: JP2001095825A
Authority: JP
Inventors: Osamu Yamamoto; 修山本; Hiroshi Kaga; 博史加賀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2002-10-09

Abstract

(57)【要約】【課題】ＬＳＩテスタのピン間スキュー精度によらず
セットアップ時間、ホールド時間の測定を可能とした半
導体デバイスの試験方法及びこの試験方法に好適なロー
ドボードを提供する。【解決手段】ＤＵＴ１０は、クロック端子Ｃlk1 ，Ｔ
st及びＴhdの測定対象となるＤin1 ，Ｄout1，ＴＭin，
及びＤcontとを有し、更に、Ｃlk1 と内部回路部１２の
間に、スルーモード試験モードとを、ＴＭinに入力する
第１制御信号により切り換える機能，及びその遅延量を
Ｄcontに入力する第２制御信号に基づき制御する機能を
備えたＤＬＬ回路部１５を含んでいる。又、Ｄin1 ，Ｃ
lk1 及びＤout1は、ロードボード１上の第１接続点３
１，第２接続点３２及び出力接続点４１へそれぞれ接続
し、第１接続点３１及び第２接続点３２を中継接続点３
０と等長配線にて接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩテスタ（以
下、単にテスタとする）によりセットアップ時間及びホ
ールド時間を測定する半導体デバイスの試験方法及びロ
ードボードの関し、特にテスタのピン間スキューの影響
を受けることのない試験方法及びこの試験方法に適した
ロードボードに関する。

【０００２】

【従来の技術】従来の試験方法における、セットアップ
時間、ホールド時間の測定は、一般的に被測定半導体デ
バイス（以下、ＤＵＴとする）のクロック端子、データ
端子それぞれにテスタのピンを個別に接続して測定して
いた。

【０００３】例えば、図８に示すように、ＤＵＴ８０の
データ端子Ｄin3 をロードボードのＤ3Aに、クロック端
子Ｃlk3 をロードボードのＤ3Bにダイレクトに接続す
る。データ出力端子Ｄout3も同様にＤ3Oへ接続する。ロ
ードボードでは、データ端子Ｄ3A及びクロック端子Ｄ3B
は、それぞれダイレクトにＴＤ3AとＴＤ3Bに接続し、同
様にデータ出力端子Ｄ3OもＴC3へ接続する。データ端子
ＴＤ3A、クロック端子ＴＤ3B及びデータ出力端子ＴC3は
それぞれダイレクトにテスタのドライバ７１ａ、ドライ
バ７１ｂ、コンパレータ７５へ接続する。

【０００４】セットアップ時間、ホールド時間は、ドラ
イバ７１ｂから出力する信号の遅延時間をテスタから設
定、即ちＣlk3 の入力タイミングを変化させて、出力結
果をＤout3、即ちテスタのコンパレータ７５で結果を比
較し測定していた。

【０００５】

【発明が解決しようとする課題】テスタにはピン間スキ
ューが存在し、従来の試験方法ではＤＵＴのセットアッ
プ時間、ホールド時間をピン間スキュー誤差を含めて測
定することになるため、これが測定誤差となりセットア
ップ時間、ホールド時間測定精度を劣化させていた。

【０００６】従って、従来の試験方法では、セットアッ
プ時間、ホールド時間の値が使用するテスタのピン間ス
キューよりも充分大きな場合しか測定できない。即ちテ
スタのピン間スキューが測定精度上無視できる場合にの
み測定可能となる。これはテスタのピン間スキュー精度
とセットアップ時間、ホールド時間が同程度となる高速
デバイスに対しては適用不可となり、テスタの精度によ
ってセットアップ時間、ホールド時間を測定することが
できないことを意味する。同様にテスタのピン間スキュ
ー精度に比べセットアップ時間、ホールド時間の測定精
度が高い場合も当然測定不可能である。

【０００７】これら課題の解決は、テスタのピン間スキ
ュー精度以上の測定精度を実現することにより、精度の
劣る低速テスタで高精度の測定が実現可能となることを
意味しており、高価な高精度・高周波テスタへの設備投
資削減、或いは、テスタによる測定が不可能であったデ
バイスの試験や評価を可能とする。

【０００８】本発明の主な目的は、ＬＳＩテスタのピン
間スキュー精度によらずセットアップ時間、ホールド時
間の測定を可能とした半導体デバイスの試験方法及びこ
の試験方法に好適なロードボードを提供することにあ
る。

【０００９】

【課題を解決するための手段】そのため、本発明による
半導体デバイスの試験方法は、少なくともクロック信号
を入力するクロック端子とデータ信号を入力するデータ
端子とデータ信号を出力するデータ出力端子とを有し、
更に、前記クロック端子と内部回路の間に、入力された
信号をそのまま前記内部回路へ出力するスルーモードと
入力された信号を所定量だけ遅延させて前記内部回路へ
出力する試験モードとを第１制御信号により切り換える
機能，及びその遅延量を第２制御信号に基づき制御する
機能を備えた遅延制御手段を有する半導体デバイスのセ
ットアップ時間を測定する際に、所定の試験装置の信号
発生手段により生成された測定信号を送出する中継接続
点を、被測定半導体デバイス（以下、ＤＵＴとする）の
測定対象である第１のデータ端子及び前記クロック端子
がそれぞれ接続する第１接続点及び第２接続点とそれぞ
れ等長配線で接続した第１の測定用ボードを準備する第
１ステップと、この第１の測定用ボードに前記ＤＵＴを
搭載し、前記第１制御信号により前記ＤＵＴの前記遅延
制御手段を試験モードにする第２ステップと、セットア
ップ時間を検出する第３ステップとを含み、この第３ス
テップが、前記測定信号のパルス幅をＴｗ、前記遅延制
御手段の初期遅延量をＴ０としたとき、Ｔfs＝０，Ｔps
＝Ｔｗ，Ｔ（１）＝Ｔ０とする第３１ステップと、前記
測定用ボードの前記第１の接続点から前記測定信号を送
出し、前記クロック端子と前記第１のデータ端子へ入力
する第３２ステップと、前記クロック端子へ入力した前
記測定信号の位相を前記第２制御信号に基づき所定の遅
延量Ｔ（ｉ）（但し，ｉは１≦ｉを満たす整数とする）
だけ前記遅延制御手段により遅らせて前記内部回路へ出
力する第３３ステップと、前記第１のデータ端子に対応
する前記データ出力端子から出力した信号が、前記測定
信号に対応する期待値と一致しているか否かを判定する
第３４ステップと、この第３４ステップの判定結果が期
待値と一致しているときは、Ｔps＝Ｔ（ｉ）とし、前記
第３４ステップの判定結果が期待値と不一致のときは、
Ｔfs＝Ｔ（ｉ）とする第３５ステップと、ｔ（ｉ）＝Ｔ
ps−Ｔfsを算出する第３６ステップと、前記ｔ（ｉ）を
所定の値ｔｓと比較し、ｔ（ｉ）＞ｔｓのとき、ｉ＝ｉ
＋１として遅延量Ｔ（ｉ）をＴps＞Ｔ（ｉ）＞Ｔfsを満
足するように設定し、前記第３２ステップへ戻る第３７
ステップを含み、前記第３２ステップから第３７ステッ
プをｉ＝１から開始して、ｔ（ｉ）≦ｔｓとなるまで繰
り返し、ｔ（ｉ）≦ｔｓとなったときの前記Ｔpsを前記
第１のデータ端子のセットアップ時間とするものである
ことを特徴としている。

【００１０】又、上記半導体デバイスのホールド時間を
測定する際には、所定の試験装置の信号発生手段により
生成された測定信号を送出する中継接続点を、被測定半
導体デバイス（以下、ＤＵＴとする）の測定対象である
第１のデータ端子及び前記クロック端子がそれぞれ接続
する第１接続点及び第２接続点とそれぞれ等長配線で接
続した第１の測定用ボードを準備する第１ステップと、
この第１の測定用ボードに前記ＤＵＴを搭載し、前記第
１制御信号により前記ＤＵＴの前記遅延制御手段を試験
モードにする第２ステップと、ホールド時間を検出する
第４ステップとを含み、この第４ステップが、前記測定
信号のパルス幅をＴｗ、前記遅延制御手段の初期遅延量
をＴ０としたとき、Ｔfh＝Ｔｗ，Ｔph＝０，Ｔ（１）＝
Ｔ０とする第４１ステップと、前記測定用ボードの前記
第１の接続点から前記測定信号を送出し、前記クロック
端子と前記第１のデータ端子へ入力する第４２ステップ
と、前記クロック端子へ入力した前記測定信号の位相を
前記第２制御信号に基づき所定の遅延量Ｔ（ｊ）（但
し，ｊは１≦ｊを満たす整数とする）だけ前記遅延制御
手段により遅らせて前記内部回路へ出力する第４３ステ
ップと、前記第１のデータ端子に対応する前記データ出
力端子から出力した信号が、前記測定信号に対応する期
待値と一致しているか否かを判定する第４４ステップ
と、この第４４ステップの判定結果が期待値と一致して
いるときは、Ｔph＝Ｔ（ｊ）とし、前記第４４ステップ
の判定結果が期待値と不一致のときは、Ｔfh＝Ｔ（ｊ）
とする第４５ステップと、ｔ（ｊ）＝Ｔfh−Ｔphを算出
する第４６ステップと、前記ｔ（ｊ）を所定の値ｔｓと
比較し、ｔ（ｊ）＞ｔｓのとき、ｊ＝ｊ＋１として、遅
延量Ｔ（ｊ）をＴph＜Ｔ（ｊ）＜Ｔfhを満足するように
設定し、前記第４２ステップへ戻る第４７ステップを含
み、前記第４２ステップから第４７ステップをｊ＝１か
ら開始し、ｔ（ｊ）≦ｔｓになるまで繰り返し、ｔ
（ｊ）≦ｔｓになったときの（Ｔｗ−Ｔph）を前記第１
のデータ端子のホールド時間するものであることを特徴
としている。

【００１１】又、本発明の他の半導体デバイスの試験方
法は、少なくともクロック信号を入力するクロック端子
とデータ信号を入力するデータ端子とデータ信号を出力
するデータ出力端子とを有する半導体デバイスのセット
アップ時間を測定する際に、所定の試験装置の信号発生
手段により生成された測定信号を送出する中継接続点
と、入力端，遅延出力端，第１制御入力端及び第２制御
入力端を少なくとも備え、前記入力端から入力した信号
を前記遅延出力端からそのまま出力するスルーモードに
するか，この信号を所定量だけ遅延させて出力する試験
モードにするかを前記第１制御入力端に外部から供給す
る第１制御信号により選択する機能及び信号の位相を変
化させて出力する際の遅延量を前記第２制御入力端から
入力する第２制御信号に基づき制御する機能を有する遅
延制御手段と、を少なくとも含み、前記中継接続点を測
定対象である第１のデータ端子が接続する第１接続点及
び前記遅延制御手段の入力端と接続し、前記遅延制御手
段の出力端を前記クロック端子が接続する第２接続点と
接続し、更に前記中継接続点と前記第１接続点との間の
信号遅延時間と前記遅延制御手段が入力された信号をそ
のまま出力するときの前記中継接続点と前記第２接続点
との間の信号遅延時間との差が所定の値以下になるよう
に接続された構成を有する第２の測定用ボードを準備す
る第１ステップと、この第２の測定用ボードに前記ＤＵ
Ｔを搭載し、前記第１制御信号により前記遅延制御手段
を試験モードにする第２ステップと、セットアップ時間
を検出する第３ステップとを含み、この第３ステップ
が、前記測定信号のパルス幅をＴｗ、前記遅延制御手段
の初期遅延量をＴ０としたとき、Ｔfs＝０，Ｔps＝Ｔ
ｗ，Ｔ（１）＝Ｔ０とする第３１ステップと、前記測定
用ボードの前記第１の接続点から前記測定信号を送出
し、前記クロック端子と前記第１のデータ端子へ入力す
る第３２ステップと、前記クロック端子へ入力した前記
測定信号の位相を前記第２制御信号に基づき所定の遅延
量Ｔ（ｉ）（但し，ｉは１≦ｉを満たす整数とする）だ
け前記遅延制御手段により遅らせて前記内部回路へ出力
する第３３ステップと、前記第１のデータ端子に対応す
る前記データ出力端子から出力した信号が、前記測定信
号に対応する期待値と一致しているか否かを判定する第
３４ステップと、この第３４ステップの判定結果が期待
値と一致しているときは、Ｔps＝Ｔ（ｉ）とし、前記第
３４ステップの判定結果が期待値と不一致のときは、Ｔ
fs＝Ｔ（ｉ）とする第３５ステップと、ｔ（ｉ）＝Ｔps
−Ｔfsを算出する第３６ステップと、前記ｔ（ｉ）を所
定の値ｔｓと比較し、ｔ（ｉ）＞ｔｓのとき、ｉ＝ｉ＋
１として遅延量Ｔ（ｉ）をＴps＞Ｔ（ｉ）＞Ｔfsを満足
するように設定し、前記第３２ステップへ戻る第３７ス
テップを含み、前記第３２ステップから第３７ステップ
をｉ＝１から開始して、ｔ（ｉ）≦ｔｓとなるまで繰り
返し、ｔ（ｉ）≦ｔｓとなったときの前記Ｔpsを前記第
１のデータ端子のセットアップ時間とするものであるこ
とを特徴としている。

【００１２】又、この半導体デバイスのホールド時間を
測定する際には、所定の試験装置の信号発生手段により
生成された測定信号を送出する中継接続点と、入力端，
遅延出力端，第１制御入力端及び第２制御入力端を少な
くとも備え、前記入力端から入力した信号を前記遅延出
力端からそのまま出力するスルーモードにするか，この
信号を所定量だけ遅延させて出力する試験モードにする
かを前記第１制御入力端に外部から供給する第１制御信
号により選択する機能及び信号の位相を変化させて出力
する際の遅延量を前記第２制御入力端から入力する第２
制御信号に基づき制御する機能を有する遅延制御手段
と、を少なくとも含み、前記中継接続点を測定対象であ
る第１のデータ端子が接続する第１接続点及び前記遅延
制御手段の入力端と接続し、前記遅延制御手段の出力端
を前記クロック端子が接続する第２接続点と接続し、更
に前記中継接続点と前記第１接続点との間の信号遅延時
間と前記遅延制御手段が入力された信号をそのまま出力
するときの前記中継接続点と前記第２接続点との間の信
号遅延時間との差が所定の値以下になるように接続され
た構成を有する第２の測定用ボードを準備する第１ステ
ップと、この第２の測定用ボードに前記ＤＵＴを搭載
し、前記第１制御信号により前記遅延制御手段を試験モ
ードにする第２ステップと、ホールド時間を検出する第
４ステップとを含み、この第４ステップが、前記測定信
号のパルス幅をＴｗ、前記遅延制御手段の初期遅延量を
Ｔ０としたとき、Ｔfh＝Ｔｗ，Ｔph＝０，Ｔ（１）＝Ｔ
０とする第４１ステップと、前記測定用ボードの前記第
１の接続点から前記測定信号を送出し、前記クロック端
子と前記第１のデータ端子へ入力する第４２ステップ
と、前記クロック端子へ入力した前記測定信号の位相を
前記第２制御信号に基づき所定の遅延量Ｔ（ｊ）（但
し，ｊは１≦ｊを満たす整数とする）だけ前記遅延制御
手段により遅らせて前記内部回路へ出力する第４３ステ
ップと、前記第１のデータ端子に対応する前記データ出
力端子から出力した信号が、前記測定信号に対応する期
待値と一致しているか否かを判定する第４４ステップ
と、この第４４ステップの判定結果が期待値と一致して
いるときは、Ｔph＝Ｔ（ｊ）とし、前記第４４ステップ
の判定結果が期待値と不一致のときは、Ｔfh＝Ｔ（ｊ）
とする第４５ステップと、ｔ（ｊ）＝Ｔfh−Ｔphを算出
する第４６ステップと、前記ｔ（ｊ）を所定の値ｔｓと
比較し、ｔ（ｊ）＞ｔｓのとき、ｊ＝ｊ＋１として、遅
延量Ｔ（ｊ）をＴph＜Ｔ（ｊ）＜Ｔfhを満足するように
設定し、前記第４２ステップへ戻る第４７ステップを含
み、前記第４２ステップから第４７ステップをｊ＝１か
ら開始し、ｔ（ｊ）≦ｔｓになるまで繰り返し、ｔ
（ｊ）≦ｔｓになったときの（Ｔｗ−Ｔph）を前記第１
のデータ端子のホールド時間とするものであることを特
徴としている。

【００１３】尚、前記測定信号のパルス幅をＴｗとした
とき、前記初期遅延量Ｔ０＝Ｔｗ／２とすることができ
る。

【００１４】又、前記遅延制御手段は、ディレイロック
ループ（ＤＬＬ（Delay Locked Loop ）、以下、単にＤ
ＬＬとする）回路で構成することができる。

【００１５】又、本発明のロードボードは、少なくとク
ロック信号を入力するクロック端子とデータ信号を入力
するデータ端子とデータ信号を出力するデータ出力端子
とを有する半導体デバイスの電気的特性を試験するＬＳ
Ｉテスタ用であって、測定対象である前記半導体デバイ
ス搭載する所定のソケットと、前記ＬＳＩテスタのピン
エレクトロニクス部の複数の駆動出力端とそれぞれ接続
する第１の端子を含む複数の端子と、第１の中継接続点
とを少なくとも含み、前記第１の端子は前記複数の駆動
出力端に含まれる第１の駆動出力端に接続し、前記第１
の中継接続点を前記第１の端子，前記データ端子が接続
する前記ソケットの第１接続ピン及び前記クロック端子
が接続する前記ソケットのクロック入力ピンと接続し、
更に前記第１の中継接続点と前記第１接続ピンとの間の
信号遅延時間と前記第１の中継接続点と前記クロック入
力ピンとの間の信号遅延時間との差が所定の値以下にな
るように接続された構成を有することを特徴とする。

【００１６】又、本発明の他のロードボードは、少なく
ともクロック信号を入力するクロック端子とデータ信号
を入力するデータ端子とデータ信号を出力するデータ出
力端子を有する半導体デバイスの電気的特性を試験する
ＬＳＩテスタ用であって、測定対象である前記半導体デ
バイス搭載する所定のソケットと、前記ＬＳＩテスタの
ピンエレクトロニクス部の複数の駆動出力端とそれぞれ
接続する第１の端子を含む複数の端子と、第１の中継接
続点と、入力端，遅延出力端，第１制御入力端及び第２
制御入力端を少なくとも備え、前記入力端から入力した
信号を前記遅延出力端からそのまま出力するスルーモー
ドにするか，この信号を所定量だけ遅延させて出力する
試験モードにするかを前記第１制御入力端に外部から供
給する第１制御信号により選択する機能及び信号の位相
を変化させて出力する際の遅延量を前記第２制御入力端
から入力する第２制御信号に基づき制御する機能を有す
る遅延制御手段と、を少なくとも含み、前記第１の端子
は前記複数の駆動出力端に含まれる第１の駆動出力端に
接続し、前記第１の中継接続点は前記第１の端子，前記
データ端子が接続する前記ソケットの第１接続ピン及び
前記遅延制御手段の入力端と接続し、前記遅延制御手段
の出力端は前記クロック端子が接続する前記ソケットの
クロック入力ピンと接続し、更に前記第１の中継接続点
と前記第１接続ピンとの間の信号遅延時間と前記第１の
中継接続点と前記遅延制御手段が入力された信号をその
まま出力するときの前記クロック入力ピンとの間の信号
遅延時間との差が所定の値以下になるように接続された
構成を有することを特徴としている。このとき、前記遅
延制御手段は、ＤＬＬ回路で構成することができる。

【００１７】上述のように本発明の半導体デバイスの試
験方法は、セットアップ時間、ホールド時間を測定する
第１のデータ端子とクロック端子に同一信号源から測定
信号を供給すると共にクロック信号の経路中にＤＬＬ回
路を挿入した構成の測定系とすることを特徴としてい
る。例えば、セットアップ時間、ホールド時間を測定す
るクロック端子と第１のデータ端子をテスタの同一ピン
に接続し、且つ、ロードボード上で等長配線することに
より、テスタのピン間スキューに起因する誤差を排除す
ることが可能となる。従って、セットアップ時間、ホー
ルド時間を測定するクロック端子、第１のデータ端子に
は誤差なく信号が伝播され、ＤＬＬ回路の遅延量を調整
してセットアップ時間、ホールド時間が測定可能とな
る。この試験方法によれば、テスタのピン間スキューの
精度を無視でき、挿入したＤＬＬ回路の遅延量制御精度
で測定可能であり、ピン間スキュー精度の劣るテスタで
先端高速デバイスのセットアップ時間、ホールド時間測
定が可能となるという効果が得られる。

【００１８】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１９】図１は、本発明の第１の実施形態の半導体
デバイスの試験方法及びロードボードを説明するための
図で、ロードボードを含む測定系の本発明に関連する主
要部を模式的に示すブロック図である。又、図２は、本
実施形態のセットアップ時間の測定手順を示すフローチ
ャートであり、図３は、図２の第３ステップＳ３の詳細
フローチャートである。又、図４は、測定方法を説明す
るための模式的なタイミングチャートで，（ａ）のＤin
及びＣlkはＤＵＴの第１のデータ入力端子及びクロック
端子における模式的な入力波形をそれぞれ表し、（ｂ）
はセットアップ時間（以下、Ｔstとする）及びホールド
時間（以下、Ｔhdとする）の測定においてクロック信号
（以下、ＣＬＫとする）を遅延させた状態を模式的に示
す波形図である。

【００２０】まず、本実施形態で用いる第１の測定用ボ
ードであるロードボード１と測定対象となるＤＵＴ１０
について説明する。図１を参照すると、本実施形態の試
験方法及びロードボード１を適用するＤＵＴ１０は、少
なくともＣＬＫを入力するクロック端子Ｃlk1 ，Ｔst及
びＴhdの測定対象となる第１のデータ端子であるデータ
信号を入力するデータ端子（以下、Ｄin1 とする），こ
のＤin1 に入力するデータ信号に対応したデータ信号を
出力するデータ出力端子（以下、Ｄout1とする），第１
制御信号を入力する第１制御端子（以下、ＴＭinとす
る），及び第２制御信号を入力する第２制御端子（以
下、Ｄcontとする）とを有し、更に、クロック端子（以
下、Ｃlk1 とする）と内部回路部１２の間に、入力され
た信号をそのまま内部回路部１２へ出力するスルーモー
ドと入力された信号を所定量だけ遅延させて内部回路部
１２へ出力する試験モードとを、ＴＭinに入力する第１
制御信号により切り換える機能，及びその遅延量をＤco
ntに入力する第２制御信号に基づき制御する機能を備え
た遅延制御手段であるＤＬＬ回路部１５を含んでいる。
又、Ｄin1 ，Ｃlk1 及びＤout1は、第１の測定用ボード
であるロードボード１上の第１接続点３１，第２接続点
３２及び出力接続点４１へそれぞれ接続し、ＤＬＬ回路
部１５を制御する第１制御信号を入力するＴＭin及び第
２制御信号を入力するＤcontは、ロードボード１上の第
３接続点３３及び第４接続点３４へそれぞれ接続する。
ロードボード１上では、第３接続点３３，第４接続点３
４，及び出力接続端子４１を、いずれもＬＳＩテスタ部
と接続する電極ＴD2，電極ＴD3，及び電極Ｔc1とそれぞ
れ直接接続し、第１接続点３１及び第２接続点３２を中
継接続点３０と等長配線にて接続し、中継接続点３０を
ＬＳＩテスタ部と接続する電極ＴD1と直接接続する。各
電極Ｔc1，ＴD1，ＴD2，ＴD3は、ＬＳＩテスタ部のコン
パレータ７５の入力端，ドライバ７１ａ，７１ｂ，７１
ｃの各出力端とそれぞれ接続する。

【００２１】この構成で、ドライバ７１ｂからの信号を
ＴＭinに入力することにより、ＤＬＬ回路部１５を制御
し、スルーモード及びテストモード時の遅延調整として
使用することが選択切り換え可能となる。セットアップ
時間、ホールド時間を測定するためのデータ信号、ＣＬ
Ｋはドライバ７１ａから中継接続点３０を経由してＣlk
1 及びＤin1 に入力し、Ｄin1 に対応するＤout1から出
力される信号をコンパレータ７５へ入力することで、Ｌ
ＳＩテスタによる期待値との一致又は不一致、即ちパス
／フェイル（以下、Ｐ／Ｆとする）の判定が可能とな
る。

【００２２】本実施形態のロードボード１は、上述のと
おり、中継接続点３０と第１接続点３１とを接続する配
線長と、中継接続点３０と第２接続点３２とを接続する
配線長は、等しくしてある。従って、ドライバ７１ａか
ら信号を入力した場合、ロードボードの中継接続点３０
を通りデータ信号は第１接続点３１へＣＬＫ信号は第２
接続点３２へ伝播され、更にデータ信号はそのままＤin
1 へデータ入力され、ＣＬＫ信号はＣlk1 へ入力され
る。このとき、Ｄin1 とＣlk1 における信号の位相は、
テスタのピン間スキュー精度によらず、タイミングチャ
ート図４（ａ）に示すとおり同じとなる。

【００２３】次に、本実施形態の動作につき説明する。
まず、Ｔstの測定方法を説明する。

【００２４】図１，２を参照すると、本実施形態のセッ
トアップ時間測定方法は、まず第１ステップＳ１で、上
述した第１の測定用ボードであるロードボード１を準備
し、ＤＵＴ１０を搭載する。次に、第２ステップＳ２
で、ＬＳＩテスタのドライバ７１ｂから第１制御信号を
ＤＵＴ１０のＤcontに入力し、ＤＬＬ回路部１５を試験
モードにする。続いて、第３ステップＳ３でＴstを検出
する。以下、図３を参照しながら、第３ステップＳ３の
詳細を説明する。

【００２５】まず、第３１ステップＳ３１で、測定信号
のパルス幅をＴｗとし、更にＴfs＝０，Ｔps＝Ｔｗ，ｉ
＝１，Ｔ（１）＝Ｔ０（通常は、＝Ｔｗ／２）のように
初期値を設定する。次に、第３２ステップＳ３２で、Ｌ
ＳＩテスタのドライバ７１ａにより測定信号を生成し、
中継接続点３０を介して第１接続点３１及び第２接続点
３２にそれぞれ１対１で接続するＤＵＴ１０のＤin1 及
びＣlk1 へ入力する。

【００２６】次に、第３３ステップＳ３３で、Ｃlk1 へ
入力した信号を、Ｄcontに入力する第２制御信号に基づ
いてＤＬＬ回路部１５でＴ（ｉ）だけ遅らせて内部回路
部１２に出力する。

【００２７】次に、第３４ステップＳ３４で、Ｄout1か
ら出力した信号が期待値と一致しているかＬＳＩテスタ
により判定する。

【００２８】次に、第３５ステップＳ３５で、第３４ス
テップＳ３４の結果が一致であればＴps＝Ｔ（ｉ）、不
一致であればＴfs＝Ｔ（ｉ）とし、第３６ステップＳ３
６で、ｔ（ｉ）＝（Ｔps−Ｔfs）を算出する。

【００２９】次に、第３７ステップＳ３７で、第３６ス
テップＳ３６で算出されたｔ（ｉ）と予め定めてある規
格値ｔｓを比較し、ｔ（ｉ）＞ｔｓであればｉ＝ｉ＋１
としてＴ（ｉ）＝（Ｔps＋Ｔfs）／２を算出し、第３２
ステップＳ３２へ戻る。又、ｔ（ｉ）≦ｔｓのときは、
このときのＴpsをＴst、即ちＴst＝ＴpsとしてＴstの測
定を終了する。

【００３０】又、Ｔhdの測定方法は、図１，５を参照す
ると、第１ステップＳ１と第２ステップＳ２は、Ｔstの
場合と同じであり、説明を省略する。続いて、第４ステ
ップＳ４で、Ｔhdを検出する。以下、図６を参照して第
４ステップＳ４の詳細を説明する。

【００３１】まず、第４１ステップＳ４１で、測定信号
のパルス幅をＴｗとし、更にＴph＝０，Ｔfh＝Ｔｗ，ｊ
＝１，Ｔ（１）＝Ｔ０（通常は、＝Ｔｗ／２）のように
初期値を設定する。次に、第４２ステップＳ４２で、Ｌ
ＳＩテスタのドライバ７１ａにより測定信号を生成し、
中継接続点３０を介して第１接続点３１及び第２接続点
３２にそれぞれ１対１で接続するＤＵＴ１０のＤin1 及
びＣlk1 へ入力する。

【００３２】次に、第４３ステップＳ４３で、Ｃlk1 へ
入力した信号を、Ｄcontに入力する第２制御信号に基づ
いてＤＬＬ回路部１５でＴ（ｊ）だけ遅らせて内部回路
部１２に出力する。

【００３３】次に、第４４ステップＳ４４で、Ｄout1か
ら出力した信号が期待値と一致しているかＬＳＩテスタ
により判定する。

【００３４】次に、第４５ステップＳ４５で、第４４ス
テップＳ４４の結果が一致であればＴph＝Ｔ（ｊ）、不
一致であればＴfh＝Ｔ（ｊ）とし、第４６ステップＳ４
６で、ｔ（ｊ）＝（Ｔfh−Ｔph）を算出する。

【００３５】次に、第４７ステップＳ４７で、第４６ス
テップＳ４６で算出されたｔ（ｊ）と予め定めてある規
格値ｔｓを比較し、ｔ（ｊ）＞ｔｓであればｊ＝ｊ＋１
としてＴ（ｊ）＝（Ｔph＋Ｔfh）／２を算出し、第４２
ステップＳ４２へ戻る。又、ｔ（ｊ）≦ｔｓのときは、
このときのＴphを用いて（Ｔｗ−Ｔph）を算出し、これ
をＴhd、即ちＴhd＝（Ｔｗ−Ｔph）としてＴhdの測定を
終了する。

【００３６】以上説明したように、本実施形態のＴstを
測定する試験方法は、ＬＳＩテスタでＤout1の出力信号
を試験しながら、Ｄcontに入力する第２制御信号を用い
てＤＬＬ回路部１５の遅延量を図４（ｂ）のSignal2 の
とおり、Ｔｗ／２から徐々に小さくしていき、Ｄout1の
出力が期待値と不一致になるまで、ＤＬＬ回路部１５の
遅延量を調整していけば、その時のＤＬＬ回路部１５の
遅延量からＴstが算出可能となる。又Ｔhdを測定する試
験方法は、ＬＳＩテスタでＤout1の出力信号を試験しな
がら、Ｄcontに入力する第２制御信号を用いてＤＬＬ回
路部１５の遅延量を図４（ｂ）のSignal3 のとおり、Ｔ
ｗ／２から徐々に大きくしていき、Ｄout1の出力が期待
値と不一致になるまで、ＤＬＬ回路部１５の遅延量を調
整していけば、その時のＤＬＬ回路部１５の遅延量から
Ｔhdが算出可能となる。

【００３７】即ち本実施形態の試験方法は、適切なロー
ドボード１を準備することにより、テスタのピン間スキ
ュー精度に依存せず、半導体デバイスのＴst、ＴhdをＤ
ＬＬ回路部１５の遅延量調整の精度で測定可能となる。
又、ＤＬＬ回路の遅延調整量の精密化は容易であり、高
価な高精度ＬＳＩテスタ等の測定装置を用いることな
く、先端の高速デバイスに対し高精度の試験が容易に可
能となるという効果が得られる。

【００３８】次に、本発明の第２の実施形態について説
明する。

【００３９】図７は、本発明の第２の実施形態の半導体
デバイスの試験方法及びロードボードを説明するための
図で、ロードボードを含む測定系の本発明に関連する主
要部を模式的に示すブロック図である。

【００４０】本実施形態で用いる第２の測定用ボードで
あるロードボード３と測定対象となるＤＵＴ２０につい
て説明する。図７を参照すると、本実施形態の試験方法
及びロードボード３を適用するＤＵＴ２０は、少なくと
もＣＬＫを入力するクロック端子Ｃlk2 ，Ｔst及びＴhd
の測定対象となる第１のデータ端子であるデータ信号を
入力するデータ端子（以下、Ｄin2 とする），このＤin
2 に入力するデータ信号に対応したデータ信号を出力す
るデータ出力端子（以下、Ｄout2とする）とを有してい
る。又、Ｄin2 ，Ｃlk2 及びＤout2は、第２の測定用ボ
ードであるロードボード３上の第１接続点５１，第２接
続点５２及び出力接続点４１へそれぞれ接続している。
本実施形態のロードボード３上には、ＣＬＫ入力端６１
に入力された信号をそのまま遅延出力端６５からＤＵＴ
２０のＣlk2 へ出力するスルーモードと入力された信号
を所定量だけ遅延させて遅延出力端６５からＣlk2 へ出
力する試験モードとを、第１制御入力端６２に入力する
第１制御信号により切り換える機能，及びその遅延量を
第２制御入力端６３に入力する第２制御信号に基づき制
御する機能を備えた遅延制御手段であるＤＬＬ回路６０
を含んでいる。又、ロードボード３上では、第１接続点
５１及びＣＬＫ入力端６１をいずれも中継接続点５０と
接続し、第２接続点５２を遅延出力端６５と接続してい
る。更に、中継接続点５０，第１制御入力端６２，第２
制御入力端６３，及び出力接続点４１を、いずれもＬＳ
Ｉテスタ部と接続する電極ＴD1，電極ＴD2，電極ＴD3，
及び電極Ｔc1とそれぞれ直接接続している。尚、このと
き中継接続点５０と第１接続点５１との間の信号遅延時
間と、ＤＬＬ回路６０をスルーモードにしたときの中継
接続点５０と第２接続点５２との間の信号遅延時間と
が、等しくなるように配線してある。又、各電極Ｔc1，
ＴD1，ＴD2，ＴD3を、ＬＳＩテスタ部のコンパレータ７
５の入力端，ドライバ７１ａ，７１ｂ，７１ｃの各出力
端とそれぞれ接続する点は第１の実施形態場合との同様
である。

【００４１】上述した構成の本実施形態のロードボード
３を用いることにより、ＤＵＴ２０が、Ｃlk2 と内部回
路部２２の間に、ＤＵＴ１０のようなＤＬＬ回路部１５
を備えていない場合でも、第１の実施形態で説明したＴ
st或いはＴhdの測定方法と全く同様にして測定すること
ができる。

【００４２】例として、Ｔstの測定の場合を簡単に説明
する。図２を参照すると、まず第１ステップＳ１で、第
２の測定用ボードであるロードボード３を準備し、ＤＵ
Ｔ２０を搭載する。次に、第２ステップＳ２で、ＬＳＩ
テスタのドライバ７１ｂから第１制御信号をＤＬＬ回路
６０の第１制御入力端６１に入力し、ＤＬＬ回路６０を
試験モードにする。続いて、第３ステップＳ３でＴstを
検出する。以下、図３を参照しながら、第３ステップＳ
３の詳細を説明する。

【００４３】まず、第３１ステップＳ３１で、測定信号
のパルス幅をＴｗとし、更にＴfs＝０，Ｔps＝Ｔｗ，ｉ
＝１，Ｔ（１）＝Ｔ０（通常は、＝Ｔｗ／２）のように
初期値を設定する。次に、第３２ステップＳ３２で、Ｌ
ＳＩテスタのドライバ７１ａにより測定信号を生成し、
中継接続点５０を介して第１接続点５１に接続するＤＵ
Ｔ２０のＤin2 及びＤＬＬ回路６０のＣＬＫ入力端６１
へ入力する。

【００４４】次に、第３３ステップＳ３３で、ＣＬＫ入
力端６１へ入力した信号を、第２制御入力端６３に入力
する第２制御信号に基づいてＤＬＬ回路部６０でＴ
（ｉ）だけ遅らせてＣlk2 に出力する。

【００４５】次に、第３４ステップＳ３４で、Ｄout2か
ら出力した信号が期待値と一致しているかＬＳＩテスタ
により判定する。

【００４６】次に、第３５ステップＳ３５で、第３４ス
テップＳ３４の結果が一致であればＴps＝Ｔ（ｉ）、不
一致であればＴfs＝Ｔ（ｉ）とし、第３６ステップＳ３
６で、ｔ（ｉ）＝（Ｔps−Ｔfs）を算出する。

【００４７】次に、第３７ステップＳ３７で、第３６ス
テップＳ３６で算出されたｔ（ｉ）と予め定めてある規
格値ｔｓを比較し、ｔ（ｉ）＞ｔｓであればｉ＝ｉ＋１
としてＴ（ｉ）＝（Ｔps＋Ｔfs）／２を算出し、第３２
ステップＳ３２へ戻る。又、ｔ（ｉ）≦ｔｓのときは、
このときのＴpsをＴst、即ちＴst＝ＴpsとしてＴstの測
定を終了する。

【００４８】尚、Ｔhdの測定も、上記Ｔstの測定方法の
例と同様に第１の実施形態の構成要素を対応する第２の
実施形態の構成要素に置き換えれば第１の実施形態の場
合と同様にして測定できることは明らかであり、説明は
省略する。

【００４９】本実施形態の試験方法は、ＣＬＫ端子と内
部回路部との間にＤＬＬ回路部を持たないＤＵＴであっ
ても、ロードボード３上の中継接続点５０と第２接続点
５２との間にＤＬＬ回路６０を設け、且つＤＬＬ回路６
０がスルーモードのときの中継接続点５０と第２接続点
５２との間の信号遅延時間と、中継接続点５０と第１接
続点５１との間の信号遅延時間とが等しくなるように構
成することで、ＤＵＴ２０のＤin2 とＣlk2 に入力する
信号波形はテスタのピン間スキュー精度に依存せず、図
４（ａ）のＤinとＣlkのようになり、半導体デバイスの
Ｔst、ＴhdをＤＬＬ回路部１５の遅延量調整の精度で測
定可能となる。又、ＤＬＬ回路の遅延調整量の精密化は
容易であり、高価な高精度ＬＳＩテスタ等の測定装置を
用いることなく、先端の高速デバイスに対し高精度の試
験が容易に可能となるという効果が得られる。

【００５０】言い換えると、低価格の精度の劣る低速テ
スタで高精度の測定が実現可能となることを意味してお
り、高価な高精度・高周波テスタへの設備投資削減、或
いは、ＬＳＩテスタによる測定が不可能であったデバイ
スの試験や評価が可能になるという効果も得られる。

【００５１】尚、本発明は上記各実施形態に限定されも
のでなく、その技術思想の範囲内において、適宜変更さ
れ得ることは明らかである。

【００５２】例えば、上記各実施形態では、１つのデー
タ入力端子を例として説明したが、データ入力端子の数
に制限はない。又、上記各実施形態では、１つのクロッ
ク入力端子について説明したが、クロック信号が差動信
号であった場合は、片方の信号を“高レベル”或いは
“低レベル”に固定することにより、同様の測定が可能
となる。また、各実施形態において説明したロードボー
ド上の構成を、代わりにロードボードに搭載するＤＵＴ
ボード上で同様に構成してもよい。

【００５３】

【発明の効果】以上説明したように、本発明の半導体デ
バイスの試験方法及びロードボードを用いることで、セ
ットアップ時間、ホールド時間の測定値よりＬＳＩテス
タのピン間スキューに起因する誤差を排除することが可
能となり、高価な高精度測定装置を用いることなく、高
精度のセットアップ時間及びホールド時間の測定を、通
常のＬＳＩテスタで容易におこなうことができ、半導体
デバイスの一層の品質向上を図ることができるという効
果が得られる。

【００５４】又、低価格の精度の劣る低速テスタで高精
度の測定が実現可能となり、高価な高精度・高周波テス
タへの設備投資削減によるコスト低減、或いは、ＬＳＩ
テスタによる測定が不可能であったデバイスの試験や評
価が可能になるという効果も得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体デバイスの試
験方法及びロードボードを説明するための図で、ロード
ボードを含む測定系の本発明に関連する主要部を模式的
に示すブロック図である。

【図２】本発明のセットアップ時間の測定手順を示すフ
ローチャートである。

【図３】図２の第３ステップの詳細フローチャートであ
る。

【図４】試験方法を説明するための模式的なタイミング
チャートである。

【図５】本発明のホールド時間の測定手順を示すフロー
チャートである。

【図６】図５の第４ステップの詳細フローチャートであ
る。

【図７】本発明の第２の実施形態の半導体デバイスの試
験方法及びロードボードを説明するための図で、ロード
ボードを含む測定系の本発明に関連する主要部を模式的
に示すブロック図である。

【図８】従来技術を説明するためのブロック図である。

【符号の説明】

１，３ロードボード１０，２０ＤＵＴ１２，２２内部回路部１５ＤＬＬ回路部３０，５０中継接続点３１，５１第１接続点３２，５２第２接続点３３第３接続点３４第４接続点４１出力接続点６０ＤＬＬ回路６１ＣＬＫ入力端６２第１制御入力端６３第２制御入力端６５遅延出力端７５コンパレータ７１ａ，７１ｂ，７１ｃドライバ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G132 AA01 AD07 AE14 AE22 AE29 AF18 AG08 AK15 AL11

Claims

【特許請求の範囲】

【請求項１】少なくともクロック信号を入力するクロ
ック端子とデータ信号を入力するデータ端子とデータ信
号を出力するデータ出力端子とを有し、更に、前記クロ
ック端子と内部回路の間に、入力された信号をそのまま
前記内部回路へ出力するスルーモードと入力された信号
を所定量だけ遅延させて前記内部回路へ出力する試験モ
ードとを第１制御信号により切り換える機能，及びその
遅延量を第２制御信号に基づき制御する機能を備えた遅
延制御手段を有する半導体デバイスのセットアップ時間
を測定する試験方法であって、所定の試験装置の信号発
生手段により生成された測定信号を送出する中継接続点
を、被測定半導体デバイス（以下、ＤＵＴとする）の測
定対象である第１のデータ端子及び前記クロック端子が
それぞれ接続する第１接続点及び第２接続点とそれぞれ
等長配線で接続した第１の測定用ボードを準備する第１
ステップと、この第１の測定用ボードに前記ＤＵＴを搭
載し、前記第１制御信号により前記ＤＵＴの前記遅延制
御手段を試験モードにする第２ステップと、セットアッ
プ時間を検出する第３ステップとを含み、この第３ステ
ップが、前記測定信号のパルス幅をＴｗ、前記遅延制御
手段の初期遅延量をＴ０としたとき、Ｔfs＝０，Ｔps＝
Ｔｗ，Ｔ（１）＝Ｔ０とする第３１ステップと、前記測
定用ボードの前記第１の接続点から前記測定信号を送出
し、前記クロック端子と前記第１のデータ端子へ入力す
る第３２ステップと、前記クロック端子へ入力した前記
測定信号の位相を前記第２制御信号に基づき所定の遅延
量Ｔ（ｉ）（但し，ｉは１≦ｉを満たす整数とする）だ
け前記遅延制御手段により遅らせて前記内部回路へ出力
する第３３ステップと、前記第１のデータ端子に対応す
る前記データ出力端子から出力した信号が、前記測定信
号に対応する期待値と一致しているか否かを判定する第
３４ステップと、この第３４ステップの判定結果が期待
値と一致しているときは、Ｔps＝Ｔ（ｉ）とし、前記第
３４ステップの判定結果が期待値と不一致のときは、Ｔ
fs＝Ｔ（ｉ）とする第３５ステップと、ｔ（ｉ）＝Ｔps
−Ｔfsを算出する第３６ステップと、前記ｔ（ｉ）を所
定の値ｔｓと比較し、ｔ（ｉ）＞ｔｓのとき、ｉ＝ｉ＋
１として遅延量Ｔ（ｉ）をＴps＞Ｔ（ｉ）＞Ｔfsを満足
するように設定し、前記第３２ステップへ戻る第３７ス
テップを含み、前記第３２ステップから第３７ステップ
をｉ＝１から開始して、ｔ（ｉ）≦ｔｓとなるまで繰り
返し、ｔ（ｉ）≦ｔｓとなったときの前記Ｔpsを前記第
１のデータ端子のセットアップ時間とするものであるこ
とを特徴とする半導体デバイスの試験方法。
【請求項２】少なくともクロック信号を入力するクロ
ック端子とデータ信号を入力するデータ端子とデータ信
号を出力するデータ出力端子とを有し、更に、前記クロ
ック端子と内部回路の間に、第１制御信号により入力さ
れた信号をそのまま前記内部回路へ出力するスルーモー
ドと入力された信号を所定量だけ遅延させて前記内部回
路へ出力する試験モードとを切り換える機能，及びその
遅延量を第２制御信号に基づき制御する機能を備えた遅
延制御手段を有する半導体デバイスのホールド時間を測
定する試験方法であって、所定の試験装置の信号発生手
段により生成された測定信号を送出する中継接続点を、
被測定半導体デバイス（以下、ＤＵＴとする）の測定対
象である第１のデータ端子及び前記クロック端子がそれ
ぞれ接続する第１接続点及び第２接続点とそれぞれ等長
配線で接続した第１の測定用ボードを準備する第１ステ
ップと、この第１の測定用ボードに前記ＤＵＴを搭載
し、前記第１制御信号により前記ＤＵＴの前記遅延制御
手段を試験モードにする第２ステップと、ホールド時間
を検出する第４ステップとを含み、この第４ステップ
が、前記測定信号のパルス幅をＴｗ、前記遅延制御手段
の初期遅延量をＴ０としたとき、Ｔfh＝Ｔｗ，Ｔph＝
０，Ｔ（１）＝Ｔ０とする第４１ステップと、前記測定
用ボードの前記第１の接続点から前記測定信号を送出
し、前記クロック端子と前記第１のデータ端子へ入力す
る第４２ステップと、前記クロック端子へ入力した前記
測定信号の位相を前記第２制御信号に基づき所定の遅延
量Ｔ（ｊ）（但し，ｊは１≦ｊを満たす整数とする）だ
け前記遅延制御手段により遅らせて前記内部回路へ出力
する第４３ステップと、前記第１のデータ端子に対応す
る前記データ出力端子から出力した信号が、前記測定信
号に対応する期待値と一致しているか否かを判定する第
４４ステップと、この第４４ステップの判定結果が期待
値と一致しているときは、Ｔph＝Ｔ（ｊ）とし、前記第
４４ステップの判定結果が期待値と不一致のときは、Ｔ
fh＝Ｔ（ｊ）とする第４５ステップと、ｔ（ｊ）＝Ｔfh
−Ｔphを算出する第４６ステップと、前記ｔ（ｊ）を所
定の値ｔｓと比較し、ｔ（ｊ）＞ｔｓのとき、ｊ＝ｊ＋
１として、遅延量Ｔ（ｊ）をＴph＜Ｔ（ｊ）＜Ｔfhを満
足するように設定し、前記第４２ステップへ戻る第４７
ステップを含み、前記第４２ステップから第４７ステッ
プをｊ＝１から開始し、ｔ（ｊ）≦ｔｓになるまで繰り
返し、ｔ（ｊ）≦ｔｓになったときの（Ｔｗ−Ｔph）を
前記第１のデータ端子のホールド時間とするものである
ことを特徴とする半導体デバイスの試験方法。
【請求項３】少なくともクロック信号を入力するクロ
ック端子とデータ信号を入力するデータ端子とデータ信
号を出力するデータ出力端子とを有する半導体デバイス
のセットアップ時間を測定する試験方法であって、所定
の試験装置の信号発生手段により生成された測定信号を
送出する中継接続点と、入力端，遅延出力端，第１制御
入力端及び第２制御入力端を少なくとも備え、前記入力
端から入力した信号を前記遅延出力端からそのまま出力
するスルーモードにするか，この信号を所定量だけ遅延
させて出力する試験モードにするかを前記第１制御入力
端に外部から供給する第１制御信号により選択する機能
及び信号の位相を変化させて出力する際の遅延量を前記
第２制御入力端から入力する第２制御信号に基づき制御
する機能を有する遅延制御手段と、を少なくとも含み、
前記中継接続点を測定対象である第１のデータ端子が接
続する第１接続点及び前記遅延制御手段の入力端と接続
し、前記遅延制御手段の出力端を前記クロック端子が接
続する第２接続点と接続し、更に前記中継接続点と前記
第１接続点との間の信号遅延時間と前記遅延制御手段が
入力された信号をそのまま出力するときの前記中継接続
点と前記第２接続点との間の信号遅延時間との差が所定
の値以下になるように接続された構成を有する第２の測
定用ボードを準備する第１ステップと、この第２の測定
用ボードに前記ＤＵＴを搭載し、前記第１制御信号によ
り前記遅延制御手段を試験モードにする第２ステップ
と、セットアップ時間を検出する第３ステップとを含
み、この第３ステップが、前記測定信号のパルス幅をＴ
ｗ、前記遅延制御手段の初期遅延量をＴ０としたとき、
Ｔfs＝０，Ｔps＝Ｔｗ，Ｔ（１）＝Ｔ０とする第３１ス
テップと、前記測定用ボードの前記第１の接続点から前
記測定信号を送出し、前記クロック端子と前記第１のデ
ータ端子へ入力する第３２ステップと、前記クロック端
子へ入力した前記測定信号の位相を前記第２制御信号に
基づき所定の遅延量Ｔ（ｉ）（但し，ｉは１≦ｉを満た
す整数とする）だけ前記遅延制御手段により遅らせて前
記内部回路へ出力する第３３ステップと、前記第１のデ
ータ端子に対応する前記データ出力端子から出力した信
号が、前記測定信号に対応する期待値と一致しているか
否かを判定する第３４ステップと、この第３４ステップ
の判定結果が期待値と一致しているときは、Ｔps＝Ｔ
（ｉ）とし、前記第３４ステップの判定結果が期待値と
不一致のときは、Ｔfs＝Ｔ（ｉ）とする第３５ステップ
と、ｔ（ｉ）＝Ｔps−Ｔfsを算出する第３６ステップ
と、前記ｔ（ｉ）を所定の値ｔｓと比較し、ｔ（ｉ）＞
ｔｓのとき、ｉ＝ｉ＋１として遅延量Ｔ（ｉ）をＴps＞
Ｔ（ｉ）＞Ｔfsを満足するように設定し、前記第３２ス
テップへ戻る第３７ステップを含み、前記第３２ステッ
プから第３７ステップをｉ＝１から開始して、ｔ（ｉ）
≦ｔｓとなるまで繰り返し、ｔ（ｉ）≦ｔｓとなったと
きの前記Ｔpsを前記第１のデータ端子のセットアップ時
間とするものであることを特徴とする半導体デバイスの
試験方法。
【請求項４】少なくともクロック信号を入力するクロ
ック端子とデータ信号を入力するデータ端子とデータ信
号を出力するデータ出力端子とを有する半導体デバイス
のホールド時間を測定する試験方法であって、所定の試
験装置の信号発生手段により生成された測定信号を送出
する中継接続点と、入力端，遅延出力端，第１制御入力
端及び第２制御入力端を少なくとも備え、前記入力端か
ら入力した信号を前記遅延出力端からそのまま出力する
スルーモードにするか，この信号を所定量だけ遅延させ
て出力する試験モードにするかを前記第１制御入力端に
外部から供給する第１制御信号により選択する機能及び
信号の位相を変化させて出力する際の遅延量を前記第２
制御入力端から入力する第２制御信号に基づき制御する
機能を有する遅延制御手段と、を少なくとも含み、前記
中継接続点を測定対象である第１のデータ端子が接続す
る第１接続点及び前記遅延制御手段の入力端と接続し、
前記遅延制御手段の出力端を前記クロック端子が接続す
る第２接続点と接続し、更に前記中継接続点と前記第１
接続点との間の信号遅延時間と前記遅延制御手段が入力
された信号をそのまま出力するときの前記中継接続点と
前記第２接続点との間の信号遅延時間との差が所定の値
以下になるように接続された構成を有する第２の測定用
ボードを準備する第１ステップと、この第２の測定用ボ
ードに前記ＤＵＴを搭載し、前記第１制御信号により前
記遅延制御手段を試験モードにする第２ステップと、ホ
ールド時間を検出する第４ステップとを含み、この第４
ステップが、前記測定信号のパルス幅をＴｗ、前記遅延
制御手段の初期遅延量をＴ０としたとき、Ｔfh＝Ｔｗ，
Ｔph＝０，Ｔ（１）＝Ｔ０とする第４１ステップと、前
記測定用ボードの前記第１の接続点から前記測定信号を
送出し、前記クロック端子と前記第１のデータ端子へ入
力する第４２ステップと、前記クロック端子へ入力した
前記測定信号の位相を前記第２制御信号に基づき所定の
遅延量Ｔ（ｊ）（但し，ｊは１≦ｊを満たす整数とす
る）だけ前記遅延制御手段により遅らせて前記内部回路
へ出力する第４３ステップと、前記第１のデータ端子に
対応する前記データ出力端子から出力した信号が、前記
測定信号に対応する期待値と一致しているか否かを判定
する第４４ステップと、この第４４ステップの判定結果
が期待値と一致しているときは、Ｔph＝Ｔ（ｊ）とし、
前記第４４ステップの判定結果が期待値と不一致のとき
は、Ｔfh＝Ｔ（ｊ）とする第４５ステップと、ｔ（ｊ）
＝Ｔfh−Ｔphを算出する第４６ステップと、前記ｔ
（ｊ）を所定の値ｔｓと比較し、ｔ（ｊ）＞ｔｓのと
き、ｊ＝ｊ＋１として、遅延量Ｔ（ｊ）をＴph＜Ｔ
（ｊ）＜Ｔfhを満足するように設定し、前記第４２ステ
ップへ戻る第４７ステップを含み、前記第４２ステップ
から第４７ステップをｊ＝１から開始し、ｔ（ｊ）≦ｔ
ｓになるまで繰り返し、ｔ（ｊ）≦ｔｓになったときの
（Ｔｗ−Ｔph）を前記第１のデータ端子のホールド時間
とするものであることを特徴とする半導体デバイスの試
験方法。
【請求項５】前記第３７ステップが、ｉ＝ｉ＋１と
し、遅延量をＴ（ｉ）＝（Ｔfs＋Ｔps）／２にするもの
である、請求項１又は３記載の半導体デバイスの試験方
法。
【請求項６】前記第４７ステップが、前記第４４ステ
ップの判定結果に関わらず、ｊ＝ｊ＋１とし、前記遅延
量をＴ（ｊ）＝（Ｔfh＋Ｔph）／２にするものである、
請求項２又は４記載の半導体デバイスの試験方法。
【請求項７】前記測定信号のパルス幅をＴｗとしたと
き、前記初期遅延量Ｔ０＝Ｔｗ／２である請求項１乃至
６いずれか１項に記載の半導体デバイスの試験方法。
【請求項８】前記ｔｓが、セットアップ時間の必要精
度である請求項１，３又は５いずれか１項に記載の半導
体デバイスの試験方法。
【請求項９】前記ｔｓが、ホールド時間の必要精度で
ある請求項２，４又は６いずれか１項に記載の半導体デ
バイスの試験方法。
【請求項１０】前記遅延制御手段は、ディレイロック
ループ（ＤＬＬ（Delay Locked Loop ））回路である請
求項１乃至７いずれか１項に記載の半導体デバイスの試
験方法。
【請求項１１】少なくとクロック信号を入力するクロ
ック端子とデータ信号を入力するデータ端子とデータ信
号を出力するデータ出力端子とを有する半導体デバイス
の電気的特性を試験するＬＳＩテスタ用のロードボード
であって、測定対象である前記半導体デバイス搭載する
所定のソケットと、前記ＬＳＩテスタのピンエレクトロ
ニクス部の複数の駆動出力端とそれぞれ接続する第１の
端子を含む複数の端子と、第１の中継接続点とを少なく
とも含み、前記第１の端子は前記複数の駆動出力端に含
まれる第１の駆動出力端に接続し、前記第１の中継接続
点を前記第１の端子，前記データ端子が接続する前記ソ
ケットの第１接続ピン及び前記クロック端子が接続する
前記ソケットのクロック入力ピンと接続し、更に前記第
１の中継接続点と前記第１接続ピンとの間の信号遅延時
間と前記第１の中継接続点と前記クロック入力ピンとの
間の信号遅延時間との差が所定の値以下になるように接
続された構成を有することを特徴とするロードボード。
【請求項１２】少なくともクロック信号を入力するク
ロック端子とデータ信号を入力するデータ端子とデータ
信号を出力するデータ出力端子を有する半導体デバイス
の電気的特性を試験するＬＳＩテスタ用のロードボード
であって、測定対象である前記半導体デバイス搭載する
所定のソケットと、前記ＬＳＩテスタのピンエレクトロ
ニクス部の複数の駆動出力端とそれぞれ接続する第１の
端子を含む複数の端子と、第１の中継接続点と、入力
端，遅延出力端，第１制御入力端及び第２制御入力端を
少なくとも備え、前記入力端から入力した信号を前記遅
延出力端からそのまま出力するスルーモードにするか，
この信号を所定量だけ遅延させて出力する試験モードに
するかを前記第１制御入力端に外部から供給する第１制
御信号により選択する機能及び信号の位相を変化させて
出力する際の遅延量を前記第２制御入力端から入力する
第２制御信号に基づき制御する機能を有する遅延制御手
段と、を少なくとも含み、前記第１の端子は前記複数の
駆動出力端に含まれる第１の駆動出力端に接続し、前記
第１の中継接続点は前記第１の端子，前記データ端子が
接続する前記ソケットの第１接続ピン及び前記遅延制御
手段の入力端と接続し、前記遅延制御手段の出力端は前
記クロック端子が接続する前記ソケットのクロック入力
ピンと接続し、更に前記第１の中継接続点と前記第１接
続ピンとの間の信号遅延時間と前記第１の中継接続点と
前記遅延制御手段が入力された信号をそのまま出力する
ときの前記クロック入力ピンとの間の信号遅延時間との
差が所定の値以下になるように接続された構成を有する
ことを特徴とするロードボード。
【請求項１３】前記遅延制御手段は、ディレイロック
ループ（ＤＬＬ（Delay Locked Loop ））回路である請
求項１２記載のロードボード。