JP2773483B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2773483B2 JP2773483B2 JP3242988A JP24298891A JP2773483B2 JP 2773483 B2 JP2773483 B2 JP 2773483B2 JP 3242988 A JP3242988 A JP 3242988A JP 24298891 A JP24298891 A JP 24298891A JP 2773483 B2 JP2773483 B2 JP 2773483B2
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- JP
- Japan
- Prior art keywords
- test
- program
- unit
- memory card
- execution
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の検査工程で
使用する半導体試験装置に関する。
使用する半導体試験装置に関する。
【０００２】
【従来の技術】図３は従来の半導体試験装置を示すブロ
ック図である。同図において、１は半導体装置のテスト
プログラムを入力し、そして下記の制御ユニットへ指示
を与える入力装置、２はこの入力装置１から送られるテ
ストプログラムを実行形式に変換する制御ユニット、３
はこの制御ユニット２が使用するメモリ、４はこのテス
トプログラムを蓄積するディスク装置、５は前記の入力
装置１，制御ユニット２，メモリ３およびディスク装置
４を接続するバス、６はこのバス５に接続するインター
フェース部、７は前記の制御ユニット２，メモリ３，デ
ィスク装置４，バス５およびインターフェース部６から
構成したホストユニットである。
ック図である。同図において、１は半導体装置のテスト
プログラムを入力し、そして下記の制御ユニットへ指示
を与える入力装置、２はこの入力装置１から送られるテ
ストプログラムを実行形式に変換する制御ユニット、３
はこの制御ユニット２が使用するメモリ、４はこのテス
トプログラムを蓄積するディスク装置、５は前記の入力
装置１，制御ユニット２，メモリ３およびディスク装置
４を接続するバス、６はこのバス５に接続するインター
フェース部、７は前記の制御ユニット２，メモリ３，デ
ィスク装置４，バス５およびインターフェース部６から
構成したホストユニットである。
【０００３】８は伝送経路、９は被測定素子、１０はこ
の伝送経路８に接続するインターフェース部、１１はテ
ストプログラムの実行を制御する実行制御ユニット、１
２はこの実行制御ユニット１１が使用するメモリ、１３
は実行形式のテストプログラムを蓄積するディスク装
置、１４はテストプログラムに含まれるパターンデータ
を一時記憶しておき、下記のテストパターン発生器にデ
ータを送るテストパターンメモリ、１５はこのテストパ
ターンメモリ１４から送られてくるパターンデータを実
行制御ユニット１０の指示にしたがってテストパターン
を被測定素子９に出力するテストパターン発生器であ
る。
の伝送経路８に接続するインターフェース部、１１はテ
ストプログラムの実行を制御する実行制御ユニット、１
２はこの実行制御ユニット１１が使用するメモリ、１３
は実行形式のテストプログラムを蓄積するディスク装
置、１４はテストプログラムに含まれるパターンデータ
を一時記憶しておき、下記のテストパターン発生器にデ
ータを送るテストパターンメモリ、１５はこのテストパ
ターンメモリ１４から送られてくるパターンデータを実
行制御ユニット１０の指示にしたがってテストパターン
を被測定素子９に出力するテストパターン発生器であ
る。
【０００４】１６は被測定素子９からの出力がテスト項
目の規格の範囲内かどうかを判定する判定ユニット、１
７はバス、１８は前記のインターフェース部１０，実行
制御ユニット１１，メモリ１２，ディスク装置１３，テ
ストパターンメモリ１４，テストパターン発生器１５お
よび判定ユニット１６から構成した実行ユニットであ
る。なお、上記テストプログラム（以下、単にソースプ
ログラムと言う）はテストする項目の順序と判定値を記
述した部分からなるメインプログラムと各テスト項目で
使われるテストパターンを記述した部分からなるパター
ンプログラムから構成されている。
目の規格の範囲内かどうかを判定する判定ユニット、１
７はバス、１８は前記のインターフェース部１０，実行
制御ユニット１１，メモリ１２，ディスク装置１３，テ
ストパターンメモリ１４，テストパターン発生器１５お
よび判定ユニット１６から構成した実行ユニットであ
る。なお、上記テストプログラム（以下、単にソースプ
ログラムと言う）はテストする項目の順序と判定値を記
述した部分からなるメインプログラムと各テスト項目で
使われるテストパターンを記述した部分からなるパター
ンプログラムから構成されている。
【０００５】次に上記構成による半導体試験装置により
被測定素子９の特性を試験する動作について説明する。
まず、入力装置１からソースプログラムを入力すると、
制御ユニット２はこのソースプログラムをディスク装置
４にセーブし、そして、実行可能な形式（以下、オブジ
ェクトプログラムと言う）にコンパイルしたのち、この
生成したオブジェクトプログラムを再びディスク装置４
にセーブする。そして、制御ユニット２はディスク装置
４からオブジェクトプログラムを読み出したのち、この
オブジェクトプログラムをバス５−インターフェース部
６−伝送径路８−実行ユニット１８のインターフェース
部１０−バス１７を介してメモリ１２およびディスク装
置１３に送る。
被測定素子９の特性を試験する動作について説明する。
まず、入力装置１からソースプログラムを入力すると、
制御ユニット２はこのソースプログラムをディスク装置
４にセーブし、そして、実行可能な形式（以下、オブジ
ェクトプログラムと言う）にコンパイルしたのち、この
生成したオブジェクトプログラムを再びディスク装置４
にセーブする。そして、制御ユニット２はディスク装置
４からオブジェクトプログラムを読み出したのち、この
オブジェクトプログラムをバス５−インターフェース部
６−伝送径路８−実行ユニット１８のインターフェース
部１０−バス１７を介してメモリ１２およびディスク装
置１３に送る。
【０００６】この場合、このオブジェクトプログラムの
メインプログラムは容量が小さいのでメモリ１２にセー
ブされ、オブジェクトプログラムのパターンプログラム
は容量が大きいので、ディスク装置１３にセーブされ
る。そして、実行制御ユニット１１はこのテストプログ
ラムを実行するが、この実行手順はテストプログラム中
の１つのテスト項目に対し下記の（Ａ）〜（Ｄ）に示す
手順を実行する。 （Ａ）実行制御ユニット１１がメインプログラムを読み
込みながら、テストパターンデータをディスク装置１３
からテストパターンメモリ１４へロードし、そして、テ
ストパターン発生器１５の状態設定と判定ユニット１６
へ判定値の設定を行う。
メインプログラムは容量が小さいのでメモリ１２にセー
ブされ、オブジェクトプログラムのパターンプログラム
は容量が大きいので、ディスク装置１３にセーブされ
る。そして、実行制御ユニット１１はこのテストプログ
ラムを実行するが、この実行手順はテストプログラム中
の１つのテスト項目に対し下記の（Ａ）〜（Ｄ）に示す
手順を実行する。 （Ａ）実行制御ユニット１１がメインプログラムを読み
込みながら、テストパターンデータをディスク装置１３
からテストパターンメモリ１４へロードし、そして、テ
ストパターン発生器１５の状態設定と判定ユニット１６
へ判定値の設定を行う。
【０００７】（Ｂ）テストパターン発生器１５はテスト
パターンメモリ１４のデータに従って被測定素子９に与
えるテストパターンを出力する。 （Ｃ）被測定素子９はこのテストパターンにより動作
し、その動作データを判定ユニット１６に出力する。 （Ｄ）判定ユニット１６はこの被測定素子９の動作デー
タを受けて、判定する。そして、次のテスト項目につい
て、同様に（Ａ）〜（Ｄ）の手順を繰り返し、判定する
ものである。
パターンメモリ１４のデータに従って被測定素子９に与
えるテストパターンを出力する。 （Ｃ）被測定素子９はこのテストパターンにより動作
し、その動作データを判定ユニット１６に出力する。 （Ｄ）判定ユニット１６はこの被測定素子９の動作デー
タを受けて、判定する。そして、次のテスト項目につい
て、同様に（Ａ）〜（Ｄ）の手順を繰り返し、判定する
ものである。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体試験装置はテストプログラムをホストユ
ニット７から実行ユニット１８への転送時間が長いこ
と、実行制御ユニットがディスク装置からパターンデー
タをテストパターンメモリに転送する時間が長いこと、
伝送手段でホストユニットと実行ユニットが接続できな
い場合にテストプログラムをロードできないこと、など
の問題点があった。
た従来の半導体試験装置はテストプログラムをホストユ
ニット７から実行ユニット１８への転送時間が長いこ
と、実行制御ユニットがディスク装置からパターンデー
タをテストパターンメモリに転送する時間が長いこと、
伝送手段でホストユニットと実行ユニットが接続できな
い場合にテストプログラムをロードできないこと、など
の問題点があった。
【０００９】本発明は上記のような問題点を解決するた
めになされたもので、ホストユニットと実行ユニット間
のテストプログラムの転送時間をなくし、しかも実行ユ
ニットのディスク装置からテストパターンメモリへのデ
ータの転送時間をなくすことを目的とする。
めになされたもので、ホストユニットと実行ユニット間
のテストプログラムの転送時間をなくし、しかも実行ユ
ニットのディスク装置からテストパターンメモリへのデ
ータの転送時間をなくすことを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体試験
装置は、半導体装置のテストプログラムを入力する入力
装置と、実行形式に変換されたテストプログラムを記憶
するとともに、各ユニットから切り離された状態でも記
憶内容を保持するメモリカードと、入力装置から入力さ
れたテストプログラムを制御用のメインプログラムとテ
ストパターンデータとからなる実行形式のテストプログ
ラムに変換し、接続されたメモリカードに実行形式のテ
ストプログラムを格納するホストユニットと、ホストユ
ニットから切り離されたメモリカードを接続し、そのメ
モリカードに記憶されている実行形式のテストプログラ
ムに基づいて被試験素子を試験する実行ユニットとを備
え、ホストユニットは、入力装置から入力されたテスト
プログラムを蓄積するディスク装置と、ディスク装置に
蓄積されているテストプログラムを第１のメモリを用い
て実行形式に変換する制御ユニットとを有し、実行ユニ
ットは、接続されたメモリカードから実行形式のテスト
プログラムのうち制御用のメインプログラムのみを読み
出して第２のメモリに格納するとともに、第２のメモリ
内に格納された制御用のメインプログラムを実行する実
行制御ユニットと、この実行制御ユニットの制御によ
り、メモリカード内に格納されているテストプログラム
のパターンデータに応じたテストパターンを発生し、そ
のテストパターンを被測定素子に出力するテストパター
ン発生器と、このテストパターンにより動作する被試験
素子からの出力を検出し、その動作状態を判定する判定
ユニットとを有するものである。
装置は、半導体装置のテストプログラムを入力する入力
装置と、実行形式に変換されたテストプログラムを記憶
するとともに、各ユニットから切り離された状態でも記
憶内容を保持するメモリカードと、入力装置から入力さ
れたテストプログラムを制御用のメインプログラムとテ
ストパターンデータとからなる実行形式のテストプログ
ラムに変換し、接続されたメモリカードに実行形式のテ
ストプログラムを格納するホストユニットと、ホストユ
ニットから切り離されたメモリカードを接続し、そのメ
モリカードに記憶されている実行形式のテストプログラ
ムに基づいて被試験素子を試験する実行ユニットとを備
え、ホストユニットは、入力装置から入力されたテスト
プログラムを蓄積するディスク装置と、ディスク装置に
蓄積されているテストプログラムを第１のメモリを用い
て実行形式に変換する制御ユニットとを有し、実行ユニ
ットは、接続されたメモリカードから実行形式のテスト
プログラムのうち制御用のメインプログラムのみを読み
出して第２のメモリに格納するとともに、第２のメモリ
内に格納された制御用のメインプログラムを実行する実
行制御ユニットと、この実行制御ユニットの制御によ
り、メモリカード内に格納されているテストプログラム
のパターンデータに応じたテストパターンを発生し、そ
のテストパターンを被測定素子に出力するテストパター
ン発生器と、このテストパターンにより動作する被試験
素子からの出力を検出し、その動作状態を判定する判定
ユニットとを有するものである。
【００１１】
【作用】本発明は装置の構成を簡単にし、安価にすると
共に、テストプログラムのロード時間をなくすようにす
ることができる。
共に、テストプログラムのロード時間をなくすようにす
ることができる。
【００１２】
【実施例】図１は本発明に係る半導体試験装置の一実施
例を示すブロック図である。同図において、１９はメモ
リカード、２０はこのメモリカード１９とバス５を接続
する接続部、２１は前記の制御ユニット２、メモリ３、
ディスク装置４および接続部２０から構成したホストユ
ニット、２２はメモリカード１９と接続する接続部、２
３はメモリカード１９のデータに従ってテストパターン
を発生するテストパターン発生器、２４はバススイッ
チ、２５は接続部２２、テストパターン発生器２３およ
びバススイッチ２４の可動接点に接続したバスである。
例を示すブロック図である。同図において、１９はメモ
リカード、２０はこのメモリカード１９とバス５を接続
する接続部、２１は前記の制御ユニット２、メモリ３、
ディスク装置４および接続部２０から構成したホストユ
ニット、２２はメモリカード１９と接続する接続部、２
３はメモリカード１９のデータに従ってテストパターン
を発生するテストパターン発生器、２４はバススイッ
チ、２５は接続部２２、テストパターン発生器２３およ
びバススイッチ２４の可動接点に接続したバスである。
【００１３】２６は実行制御ユニット１１、メモリ１
２、判定ユニット１６、テストパターン発生器２３、バ
ススイッチ２４の固定接点に接続したバス、２７は実行
制御ユニット１１、メモリ１２、判定ユニット１６、接
続部２２、テストパターン発生器２３、バススイッチ２
４からなる実行ユニットである。
２、判定ユニット１６、テストパターン発生器２３、バ
ススイッチ２４の固定接点に接続したバス、２７は実行
制御ユニット１１、メモリ１２、判定ユニット１６、接
続部２２、テストパターン発生器２３、バススイッチ２
４からなる実行ユニットである。
【００１４】次に、上記構成による半導体試験装置によ
り被測定素子の特性を試験する動作について説明する。
まず、メモリカード１９をホストユニット２１の接続部
２０に接続する。そして、入力装置１からソースプログ
ラムを入力すると、制御ユニット２はこのソースプログ
ラムをディスク装置４にセーブし、そして制御用のメイ
ンプログラムとテストパターンデータとからなるオブジ
ェクトプログラムにコンパイルしたのち、このオブジェ
クトプログラムをテストプログラムとしてメモリカード
１９にセーブする。そして、メモリカード１９をホスト
ユニット２１の接続部２０から外し、実行ユニット２７
の接続部２２に接続する。
り被測定素子の特性を試験する動作について説明する。
まず、メモリカード１９をホストユニット２１の接続部
２０に接続する。そして、入力装置１からソースプログ
ラムを入力すると、制御ユニット２はこのソースプログ
ラムをディスク装置４にセーブし、そして制御用のメイ
ンプログラムとテストパターンデータとからなるオブジ
ェクトプログラムにコンパイルしたのち、このオブジェ
クトプログラムをテストプログラムとしてメモリカード
１９にセーブする。そして、メモリカード１９をホスト
ユニット２１の接続部２０から外し、実行ユニット２７
の接続部２２に接続する。
【００１５】そして、実行制御ユニット１１はバススイ
ッチ２４をオンして、メモリカード１９のテストプログ
ラムのうち制御用のメインプログラムのみをメモリ１２
に転送する。また実行制御ユニット１１はバススイッチ
２４をオフしたのち、テストプログラムを実行する。な
お、実行制御ユニット１１はこのテストプログラム中の
１つのテスト項目に対し、下記の（Ｅ）〜（Ｉ）に示す
手順を実行する。（Ｅ）実行制御ユニット１１はメモリ
１２からメインプログラムを読み込みながら、（Ｆ）テ
ストパターン発生器２３の状態設定と、（Ｇ）判定ユニ
ット１６への判定値の設定を行う。
ッチ２４をオンして、メモリカード１９のテストプログ
ラムのうち制御用のメインプログラムのみをメモリ１２
に転送する。また実行制御ユニット１１はバススイッチ
２４をオフしたのち、テストプログラムを実行する。な
お、実行制御ユニット１１はこのテストプログラム中の
１つのテスト項目に対し、下記の（Ｅ）〜（Ｉ）に示す
手順を実行する。（Ｅ）実行制御ユニット１１はメモリ
１２からメインプログラムを読み込みながら、（Ｆ）テ
ストパターン発生器２３の状態設定と、（Ｇ）判定ユニ
ット１６への判定値の設定を行う。
【００１６】（Ｈ）テストパターン発生器２３はメモリ
カード１９のテストパターンデータに従って被測定素子
９に与えるテストパターンを発生する。（Ｉ）被測定素
子９からの出力を判定ユニット１６で判定する。そし
て、判定が終わると、次のテスト項目について前記
（Ｅ）〜（Ｉ）に示す手順を繰り返し実行して判定する
ものである。
カード１９のテストパターンデータに従って被測定素子
９に与えるテストパターンを発生する。（Ｉ）被測定素
子９からの出力を判定ユニット１６で判定する。そし
て、判定が終わると、次のテスト項目について前記
（Ｅ）〜（Ｉ）に示す手順を繰り返し実行して判定する
ものである。
【００１７】図２は本発明に係る半導体試験装置の他の
実施例を示すブロック図であり、メモリカード２８にバ
ススイッチ２９を設けたものである。なお、３０は上記
の実行制御ユニット１１、メモリ１２、判定ユニット１
６、接続部２２およびテストパターン発生器２３からな
る実行ユニットである。そして、ホストユニット２１お
よびこの実行ユニット３０、メモリカード２８による被
測定素子９の判定動作については図１に示す手順と同様
に実行することはもちろんである。
実施例を示すブロック図であり、メモリカード２８にバ
ススイッチ２９を設けたものである。なお、３０は上記
の実行制御ユニット１１、メモリ１２、判定ユニット１
６、接続部２２およびテストパターン発生器２３からな
る実行ユニットである。そして、ホストユニット２１お
よびこの実行ユニット３０、メモリカード２８による被
測定素子９の判定動作については図１に示す手順と同様
に実行することはもちろんである。
【００１８】以上説明したように、本発明に係る半導体
試験装置によれば、テストプログラムのうち容量の大き
いテストパターンデータのロード時間が削減され、半導
体試験装置の稼働率が向上する。また、メモリカードが
テストパターンメモリの機能を兼ねるため、実行ユニッ
ト内のディスク装置とテストパターンメモリが不要とな
るので、装置の構成が簡単になり、安価になるなどの効
果がある。
試験装置によれば、テストプログラムのうち容量の大き
いテストパターンデータのロード時間が削減され、半導
体試験装置の稼働率が向上する。また、メモリカードが
テストパターンメモリの機能を兼ねるため、実行ユニッ
ト内のディスク装置とテストパターンメモリが不要とな
るので、装置の構成が簡単になり、安価になるなどの効
果がある。
【図１】本発明に係る半導体試験装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本発明に係る半導体試験装置の他の実施例を示
すブロック図である。
すブロック図である。
【図３】従来の半導体試験装置を示すブロック図であ
る。
る。
１９ メモリカード ２０，２２ 接続部 ２１ ホストユニット ２３ テストパターン発生器 ２４ バススイッチ ２５，２６ バス ２７ 実行ユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/26 G01R 31/28
Claims (1)
- 【請求項１】 半導体装置のテストプログラムを入力す
る入力装置と、 実行形式に変換されたテストプログラムを記憶するとと
もに、各ユニットから切り離された状態でも記憶内容を
保持するメモリカードと、 入力装置から入力されたテストプログラムを制御用のメ
インプログラムとテストパターンデータとからなる実行
形式のテストプログラムに変換し、接続されたメモリカ
ードに実行形式のテストプログラムを格納するホストユ
ニットと、 ホストユニットから切り離されたメモリカードを接続
し、そのメモリカードに記憶されている実行形式のテス
トプログラムに基づいて被試験素子を試験する実行ユニ
ットとを備え、 ホストユニットは、 入力装置から入力されたテストプログラムを蓄積するデ
ィスク装置と、 ディスク装置に蓄積されているテストプログラムを第１
のメモリを用いて実行形式に変換する制御ユニットとを
有し、 実行ユニットは、 接続されたメモリカードから実行形式のテストプログラ
ムのうち制御用のメインプログラムのみを読み出して第
２のメモリに格納するとともに、第２のメモリ内に格納
された制御用のメインプログラムを実行する実行制御ユ
ニットと、 この実行制御ユニットの制御により、メモリカード内に
格納されているテストプログラムのパターンデータに応
じたテストパターンを発生し、そのテストパターンを被
測定素子に出力するテストパターン発生器と、 このテストパターンにより動作する被試験素子からの出
力を検出し、その動作状態を判定する判定ユニットとを
有することを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242988A JP2773483B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242988A JP2773483B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0580114A JPH0580114A (ja) | 1993-04-02 |
| JP2773483B2 true JP2773483B2 (ja) | 1998-07-09 |
Family
ID=17097230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242988A Expired - Lifetime JP2773483B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773483B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452411B1 (en) * | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152570U (ja) * | 1987-03-26 | 1988-10-06 |
-
1991
- 1991-09-24 JP JP3242988A patent/JP2773483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580114A (ja) | 1993-04-02 |
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