JPH1098357A - 可変周波数発生方法及び発振器、並びに遅延セル - Google Patents
可変周波数発生方法及び発振器、並びに遅延セルInfo
- Publication number
- JPH1098357A JPH1098357A JP9162607A JP16260797A JPH1098357A JP H1098357 A JPH1098357 A JP H1098357A JP 9162607 A JP9162607 A JP 9162607A JP 16260797 A JP16260797 A JP 16260797A JP H1098357 A JPH1098357 A JP H1098357A
- Authority
- JP
- Japan
- Prior art keywords
- node
- potential
- transistor
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 7
- 230000008859 change Effects 0.000 claims description 25
- 230000003111 delayed effect Effects 0.000 claims 2
- 230000010355 oscillation Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 21
- 230000007423 decrease Effects 0.000 description 9
- 230000006399 behavior Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
- H03K2005/00039—Dc control of switching transistors having four transistors serially
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 発振周波数を広範囲で可変できるようにす
る。 【解決手段】 発振器は奇数段の反転ゲートで構成さ
れ、それぞれの反転ゲートは、反転増幅器１、２、電流
ミラー構成の２対のトランジスタ、及びフィードバック
用トランジスタ１１、１２を含んでいる。入力信号ｉｎ
が高電位になると遅延時間の後に出力信号ｅｘｔが低電
位になるが、トランジスタ１１、１２のフィードバック
作用により、出力信号が制御信号ｃｏｎｔｒのレベルに
よって定まるヒステリシスを有するので、制御信号のレ
ベルを調整することにより、遅延時間を可変できる。こ
れにより、発振器の周波数を可変できる。
る。 【解決手段】 発振器は奇数段の反転ゲートで構成さ
れ、それぞれの反転ゲートは、反転増幅器１、２、電流
ミラー構成の２対のトランジスタ、及びフィードバック
用トランジスタ１１、１２を含んでいる。入力信号ｉｎ
が高電位になると遅延時間の後に出力信号ｅｘｔが低電
位になるが、トランジスタ１１、１２のフィードバック
作用により、出力信号が制御信号ｃｏｎｔｒのレベルに
よって定まるヒステリシスを有するので、制御信号のレ
ベルを調整することにより、遅延時間を可変できる。こ
れにより、発振器の周波数を可変できる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列に接続された
奇数個の反転セルからなるループによって実現される可
変周波数発振器に関する。このループにおける反転セル
中のいくつかは、可変遅延セルである。遅延時間の制御
は、周波数の値に直接的に作用する。このタイプのセル
は、信号の同期などの他の応用例にも用いることができ
る。
奇数個の反転セルからなるループによって実現される可
変周波数発振器に関する。このループにおける反転セル
中のいくつかは、可変遅延セルである。遅延時間の制御
は、周波数の値に直接的に作用する。このタイプのセル
は、信号の同期などの他の応用例にも用いることができ
る。
【０００２】
【従来の技術】従来技術においては、制御信号により前
縁を変動させることにより、セルの出力信号の状態を、
入力信号の状態に対して変化させている。前縁が急峻で
あれば、短い遅延時間を得ることが可能になる。前縁の
勾配がなだらかであれば、長い遅延時間を得ることがで
きる。これにより、発振信号を得ることができ、該発振
信号の周期の半分がそれぞれのセルの遅延時間の和に等
しい。
縁を変動させることにより、セルの出力信号の状態を、
入力信号の状態に対して変化させている。前縁が急峻で
あれば、短い遅延時間を得ることが可能になる。前縁の
勾配がなだらかであれば、長い遅延時間を得ることがで
きる。これにより、発振信号を得ることができ、該発振
信号の周期の半分がそれぞれのセルの遅延時間の和に等
しい。
【０００３】
【発明が解決しようとする課題】例えば１ＧＨｚ以上の
高周波を得るためには、このタイプのセルには欠点があ
る。その理由は、電圧及び温度の製造上の公差及び偏差
の問題を回避するのに十分な周波数変動レンジを維持し
ながら、ループにおけるセルの数を減少させることは困
難であるからである。実際に、入力信号が反転する前
に、セルの出力信号が十分に低い又は高いレベルに到達
することを保証するのには、セルの数を最小にする必要
がある。従って、それぞれのセルに内在する遅延時間を
加算することによって得られる最小の周期により、得る
ことが可能な周波数の最大値が限定される。上記したよ
うな従来例の問題点に鑑み、本発明の目的は、所望の範
囲内で変動可能な高周波発振を生じさせることである。
高周波を得るためには、このタイプのセルには欠点があ
る。その理由は、電圧及び温度の製造上の公差及び偏差
の問題を回避するのに十分な周波数変動レンジを維持し
ながら、ループにおけるセルの数を減少させることは困
難であるからである。実際に、入力信号が反転する前
に、セルの出力信号が十分に低い又は高いレベルに到達
することを保証するのには、セルの数を最小にする必要
がある。従って、それぞれのセルに内在する遅延時間を
加算することによって得られる最小の周期により、得る
ことが可能な周波数の最大値が限定される。上記したよ
うな従来例の問題点に鑑み、本発明の目的は、所望の範
囲内で変動可能な高周波発振を生じさせることである。
【０００４】
【課題を解決するための手段】可変周波数信号を得るた
めに、本発明による方法では、反転された信号をそれ自
身に対して奇数回だけループ・バックし、遅延時間は制
御信号によって制御する。そして、反転された信号の反
転は、大きさが制御信号の関数であるヒステリシスを有
するようにすることを特徴とする方法である。また、本
発明は、可変遅延セルを提供し、該セルにおいては、極
値状態（電源電位Ｖｄｄ及び接地電位）に近い２つの状
態の間の遷移（変化）時間は、所望の範囲内で制御され
る遅延時間がどのようなものであっても、例えば、１か
ら１６の範囲であっても、最小となる。本発明は、制御
信号によって制御されるゲインを有する反転増幅器を用
いて、入力信号に対して可変な遅延時間を有するように
抽出される信号を取得するセルであって、この抽出され
た信号がゲイン値に対して負帰還として作用し、それに
よって、信号の状態変化の際にヒステリシスが生じるよ
うにした、セルを提供する。本発明の様々な修正は、以
下の説明から、添付の図面を参照することにより、明ら
かとなるであろう。
めに、本発明による方法では、反転された信号をそれ自
身に対して奇数回だけループ・バックし、遅延時間は制
御信号によって制御する。そして、反転された信号の反
転は、大きさが制御信号の関数であるヒステリシスを有
するようにすることを特徴とする方法である。また、本
発明は、可変遅延セルを提供し、該セルにおいては、極
値状態（電源電位Ｖｄｄ及び接地電位）に近い２つの状
態の間の遷移（変化）時間は、所望の範囲内で制御され
る遅延時間がどのようなものであっても、例えば、１か
ら１６の範囲であっても、最小となる。本発明は、制御
信号によって制御されるゲインを有する反転増幅器を用
いて、入力信号に対して可変な遅延時間を有するように
抽出される信号を取得するセルであって、この抽出され
た信号がゲイン値に対して負帰還として作用し、それに
よって、信号の状態変化の際にヒステリシスが生じるよ
うにした、セルを提供する。本発明の様々な修正は、以
下の説明から、添付の図面を参照することにより、明ら
かとなるであろう。
【０００５】
【発明の実施の形態】図１は、従来技術による発振器を
示している。この発振器は、奇数個の反転ゲート１６、
２１、２２、２３、２４から構成され、それぞれのゲー
トの入力は、その前のゲートの出力によって与えられ、
最初のゲート１６の入力は、最後のゲート２４の出力に
よって与えられている。ゲート２１、２２、２３、２４
はそれぞれ、入力信号ｉｎの反転された反転出力信号ｅ
ｘｔを出力する反転ゲート（インバータ）である。ゲー
ト２１、２２、２３、２４はそれぞれ、制御信号ｃｏｎ
ｔｒによって制御される可変利得（ゲイン）回路２５、
２６、２７、２８を有する。ゲインは、入力信号ｉｎの
急峻な前縁（front raide）の降下に続いて生じる出力
信号ｅｘｔの一時的な継続時間によって表される。出力
信号ｅｘｔの立上り時間を示す正の勾配を有する第１の
部分と、出力信号ｅｘｔの安定状態を示すゼロの勾配を
有する第２の部分とは、区別することができる。制御信
号ｃｏｎｔｒによって、第１の部分の勾配を変動させる
ことができる。制御信号ｃｏｎｔｒが小さい（弱い）場
合は、緩やかな勾配を得ることが可能になり、制御信号
ｃｏｎｔｒが大きい（強い）と、急峻な勾配を得ること
が可能になる。勾配が緩やかになるにつれて、入力信号
ｉｎに対する出力信号ｅｘｔの遅延時間τは長くなる。
従って、制御信号ｃｏｎｔｒを変動させることによっ
て、それぞれの反転ゲート２１、２２、２３、２４の遅
延時間を変動させることが可能である。図１の例では、
４つの同一の反転ゲートが用いられ、したがって、ゲー
ト２１に入力される信号ｉｎは、制御信号ｃｏｎｔｒに
よって制御されて４τの遅延時間の後に、ゲート１６に
再び入力される。ゲート１６は、ＮＡＮＤゲートであ
り、その一方の入力には、発振器を始動させる始動信号
ＥＮが供給される。ゲート１６の内在的な遅延時間を
τ’とすると、始動信号ＥＮを１に設定することによっ
て、ゲート２１に入力される信号ｉｎを、遅延時間Ｔ＝
４τ＋τ’の後に反転した状態で、ゲート２１に入力す
ることが可能になる。これによって、非安定状態が生じ
て、信号ｉｎは、１／（２Ｔ）の周波数で振動すること
になる。反転ゲートの数を増加させることにより、Ｔの
値は大きくなり、従って、周波数は低くなる。反転ゲー
トの数が一定の場合は、制御信号ｃｏｎｔｒを低くする
と低い周波数を、制御信号ｃｏｎｔｒを高くすると高い
周波数を得ることが可能である。
示している。この発振器は、奇数個の反転ゲート１６、
２１、２２、２３、２４から構成され、それぞれのゲー
トの入力は、その前のゲートの出力によって与えられ、
最初のゲート１６の入力は、最後のゲート２４の出力に
よって与えられている。ゲート２１、２２、２３、２４
はそれぞれ、入力信号ｉｎの反転された反転出力信号ｅ
ｘｔを出力する反転ゲート（インバータ）である。ゲー
ト２１、２２、２３、２４はそれぞれ、制御信号ｃｏｎ
ｔｒによって制御される可変利得（ゲイン）回路２５、
２６、２７、２８を有する。ゲインは、入力信号ｉｎの
急峻な前縁（front raide）の降下に続いて生じる出力
信号ｅｘｔの一時的な継続時間によって表される。出力
信号ｅｘｔの立上り時間を示す正の勾配を有する第１の
部分と、出力信号ｅｘｔの安定状態を示すゼロの勾配を
有する第２の部分とは、区別することができる。制御信
号ｃｏｎｔｒによって、第１の部分の勾配を変動させる
ことができる。制御信号ｃｏｎｔｒが小さい（弱い）場
合は、緩やかな勾配を得ることが可能になり、制御信号
ｃｏｎｔｒが大きい（強い）と、急峻な勾配を得ること
が可能になる。勾配が緩やかになるにつれて、入力信号
ｉｎに対する出力信号ｅｘｔの遅延時間τは長くなる。
従って、制御信号ｃｏｎｔｒを変動させることによっ
て、それぞれの反転ゲート２１、２２、２３、２４の遅
延時間を変動させることが可能である。図１の例では、
４つの同一の反転ゲートが用いられ、したがって、ゲー
ト２１に入力される信号ｉｎは、制御信号ｃｏｎｔｒに
よって制御されて４τの遅延時間の後に、ゲート１６に
再び入力される。ゲート１６は、ＮＡＮＤゲートであ
り、その一方の入力には、発振器を始動させる始動信号
ＥＮが供給される。ゲート１６の内在的な遅延時間を
τ’とすると、始動信号ＥＮを１に設定することによっ
て、ゲート２１に入力される信号ｉｎを、遅延時間Ｔ＝
４τ＋τ’の後に反転した状態で、ゲート２１に入力す
ることが可能になる。これによって、非安定状態が生じ
て、信号ｉｎは、１／（２Ｔ）の周波数で振動すること
になる。反転ゲートの数を増加させることにより、Ｔの
値は大きくなり、従って、周波数は低くなる。反転ゲー
トの数が一定の場合は、制御信号ｃｏｎｔｒを低くする
と低い周波数を、制御信号ｃｏｎｔｒを高くすると高い
周波数を得ることが可能である。
【０００６】反転ゲート２１に入力される入力信号ｉｎ
はまた、２つの直列接続のインバータ１９、２０を介し
て出力され、それによって、所望の周波数で振動する信
号Ｕを外部に出力することが可能になる。図１の発振器
においては、その周波数は、カスケード接続されたゲー
トの数とそれぞれのゲートの最小の遅延時間とによっ
て、決定される。この発振器の周波数を増加させるため
には、ゲートの数を最小値までに（すなわち、３つまで
か、又は１つの可変遅延ゲート２１だけに）減少させる
ように試みることが可能である。制御信号ｃｏｎｔｒが
最大の場合には、最大の周波数を得ることが可能であ
る。図１の回路に類似する回路である、反転ゲート２
１、２２がＮＡＮＤゲート１６の入力に戻されている回
路でシミュレーションすれば、周波数の可変範囲は限定
されていることが明らかである。調整のためにさらに周
波数を減少させることは困難である。制御信号ｃｏｎｔ
ｒの値がその最大値の３分の１まで減少しても、周波数
はそれほど変動しないことが、シミュレーションによっ
て明白になっている。制御信号ｃｏｎｔｒの値が更に減
少すると、回路は発振を停止する。この現象は、ゲート
２１の実質的な遅延時間では、入力信号ｉｎが反転され
る前に、信号が最大又は最小の値に到達することは不可
能であるからである。回路の閉ループ・ゲインが１未満
になると、回路は発振を停止する。
はまた、２つの直列接続のインバータ１９、２０を介し
て出力され、それによって、所望の周波数で振動する信
号Ｕを外部に出力することが可能になる。図１の発振器
においては、その周波数は、カスケード接続されたゲー
トの数とそれぞれのゲートの最小の遅延時間とによっ
て、決定される。この発振器の周波数を増加させるため
には、ゲートの数を最小値までに（すなわち、３つまで
か、又は１つの可変遅延ゲート２１だけに）減少させる
ように試みることが可能である。制御信号ｃｏｎｔｒが
最大の場合には、最大の周波数を得ることが可能であ
る。図１の回路に類似する回路である、反転ゲート２
１、２２がＮＡＮＤゲート１６の入力に戻されている回
路でシミュレーションすれば、周波数の可変範囲は限定
されていることが明らかである。調整のためにさらに周
波数を減少させることは困難である。制御信号ｃｏｎｔ
ｒの値がその最大値の３分の１まで減少しても、周波数
はそれほど変動しないことが、シミュレーションによっ
て明白になっている。制御信号ｃｏｎｔｒの値が更に減
少すると、回路は発振を停止する。この現象は、ゲート
２１の実質的な遅延時間では、入力信号ｉｎが反転され
る前に、信号が最大又は最小の値に到達することは不可
能であるからである。回路の閉ループ・ゲインが１未満
になると、回路は発振を停止する。
【０００７】図２ａは、ＭＯＳトランジスタを有する反
転セルの例を示しており、得られる出力信号ｅｘｔは、
入力信号ｉｎに対して遅延時間τを有する。ＰＭＯＳト
ランジスタ１は、ソースが電位Ｖｄｄに接続され、ドレ
インが入力信号ｉｎの端子に接続され、ドレインがノー
ド４に接続され、該ノード４から出力信号ｅｘｔが出力
される。ＮＭＯＳトランジスタ２は、ドレインがノード
４に接続され、ゲートが入力信号ｉｎの端子に設定さ
れ、ソースがノード５に接続されている。ＮＭＯＳトラ
ンジスタ３は、ドレインがノード５に接続され、ソース
が接地電位に接続され、ゲートが所定の正の値を有する
制御信号ｃｏｎｔｒの端子に接続されている。
転セルの例を示しており、得られる出力信号ｅｘｔは、
入力信号ｉｎに対して遅延時間τを有する。ＰＭＯＳト
ランジスタ１は、ソースが電位Ｖｄｄに接続され、ドレ
インが入力信号ｉｎの端子に接続され、ドレインがノー
ド４に接続され、該ノード４から出力信号ｅｘｔが出力
される。ＮＭＯＳトランジスタ２は、ドレインがノード
４に接続され、ゲートが入力信号ｉｎの端子に設定さ
れ、ソースがノード５に接続されている。ＮＭＯＳトラ
ンジスタ３は、ドレインがノード５に接続され、ソース
が接地電位に接続され、ゲートが所定の正の値を有する
制御信号ｃｏｎｔｒの端子に接続されている。
【０００８】トランジスタ１、２は、同一の電流／電圧
特性を有するようにサイズが決められている。入力信号
ｉｎが接地電位に近づくと、トランジスタ１はオンにな
り、トランジスタ２はオフになる。このような安定状態
で、ノード４はＶｄｄに等しい電位まで充電される。入
力信号ｉｎが電位Ｖｄｄに近づくと、トランジスタ１は
オフになり、トランジスタ２はオンになる。制御信号ｃ
ｏｎｔｒの値は、トランジスタ３がオンとなるのに十分
な程度に正である。そしてこのような状態で安定する
と、ノード４は接地電位に等しい電位に放電される。
特性を有するようにサイズが決められている。入力信号
ｉｎが接地電位に近づくと、トランジスタ１はオンにな
り、トランジスタ２はオフになる。このような安定状態
で、ノード４はＶｄｄに等しい電位まで充電される。入
力信号ｉｎが電位Ｖｄｄに近づくと、トランジスタ１は
オフになり、トランジスタ２はオンになる。制御信号ｃ
ｏｎｔｒの値は、トランジスタ３がオンとなるのに十分
な程度に正である。そしてこのような状態で安定する
と、ノード４は接地電位に等しい電位に放電される。
【０００９】入力信号ｉｎが電位Ｖｄｄに近接する高レ
ベルから接地電位に近接する低レベルに変化すると、ト
ランジスタ１のゲート・ソース電圧は、そのドレイン・
ソース電圧と等しくなり、トランジスタ２のゲート・ソ
ース電圧はゼロになり、従って、トランジスタ２をオフ
にする。トランジスタ１のドレインとソースとの間に電
流路が確立され、それにより、ノード４を高レベルの電
位値Ｖｄｄまで充電し、その前縁（立上がり縁）は、非
飽和状態において、トランジスタ１の電流／電圧特性の
関数である最大の立ち上がりｆ１を有する。入力信号ｉ
ｎが低レベルであると、出力信号ｅｘｔは高レベルに到
達する。従って、トランジスタ１及び２は、最小時定数
フィルタτ１に１次のオーダーで類する伝達関数を有す
る反転増幅器として動作する。
ベルから接地電位に近接する低レベルに変化すると、ト
ランジスタ１のゲート・ソース電圧は、そのドレイン・
ソース電圧と等しくなり、トランジスタ２のゲート・ソ
ース電圧はゼロになり、従って、トランジスタ２をオフ
にする。トランジスタ１のドレインとソースとの間に電
流路が確立され、それにより、ノード４を高レベルの電
位値Ｖｄｄまで充電し、その前縁（立上がり縁）は、非
飽和状態において、トランジスタ１の電流／電圧特性の
関数である最大の立ち上がりｆ１を有する。入力信号ｉ
ｎが低レベルであると、出力信号ｅｘｔは高レベルに到
達する。従って、トランジスタ１及び２は、最小時定数
フィルタτ１に１次のオーダーで類する伝達関数を有す
る反転増幅器として動作する。
【００１０】入力信号ｉｎが接地電位に近接する値から
電位Ｖｄｄに近接する値に変化すると、トランジスタ１
のゲート・ソース電圧Ｖｇｓはゼロになるのでトランジ
スタ１はオフになるが、トランジスタ２のゲート・ソー
ス電圧Ｖｇｓはそのドレイン・ソース電圧Ｖｄｓに等し
くなるので、トランジスタ２は不飽和状態となる。トラ
ンジスタ３のドレイン・ソース電圧Ｖｄｓは制御信号ｃ
ｏｎｔｒの電位値よりも高いが、トランジスタ３は、飽
和状態となって、トランジスタ２のドレイン・ソース間
に電流を流す。該電流は、与えられたゲート・ソース電
圧に対する電流・電圧特性の関数、すなわち、制御信号
ｃｏｎｔｒの値の関数となる。これにより、トランジス
タ３の飽和状態が解除される（非飽和状態になる）ま
で、ノード４を、低レベルまで電圧ランプ（電圧勾配）
に従って放電する。したがって、ノード４は、時定数τ
２で接地電位値に達するまで、放電を続ける。入力信号
ｉｎの高レベルに対しては、出力信号ｅｘｔは低レベル
となる。トランジスタ１、２、３は、スイッチングの開
始時において、ランプ（勾配）と類似する伝達関数を有
する反転増幅器として振る舞う。制御信号ｃｏｎｔｒが
Ｖｄｄに近接してイると、トランジスタ３は飽和状態で
は実際に機能せず、伝達関数は、大きさがτ１である最
小時定数フィルタに第１のオーダーにおいて類似する。
制御信号ｃｏｎｔｒが低ければ低いほど、トランジスタ
３の飽和電流は低くなり、従って、ランプ部分は長く、
緩やかになる。出力信号ｅｘｔは、入力信号ｉｎの立上
りと対比すると、立下りにおいて遅延時間τを有する。
遅延時間τは、勾配が緩やかであると、すなわち、制御
信号ｃｏｎｔｒが小さければ小さいほど、大きくなる。
従って、制御信号ｃｏｎｔｒの値を調整することによっ
て、図２ａのセルの遅延時間を調整することが可能であ
る。
電位Ｖｄｄに近接する値に変化すると、トランジスタ１
のゲート・ソース電圧Ｖｇｓはゼロになるのでトランジ
スタ１はオフになるが、トランジスタ２のゲート・ソー
ス電圧Ｖｇｓはそのドレイン・ソース電圧Ｖｄｓに等し
くなるので、トランジスタ２は不飽和状態となる。トラ
ンジスタ３のドレイン・ソース電圧Ｖｄｓは制御信号ｃ
ｏｎｔｒの電位値よりも高いが、トランジスタ３は、飽
和状態となって、トランジスタ２のドレイン・ソース間
に電流を流す。該電流は、与えられたゲート・ソース電
圧に対する電流・電圧特性の関数、すなわち、制御信号
ｃｏｎｔｒの値の関数となる。これにより、トランジス
タ３の飽和状態が解除される（非飽和状態になる）ま
で、ノード４を、低レベルまで電圧ランプ（電圧勾配）
に従って放電する。したがって、ノード４は、時定数τ
２で接地電位値に達するまで、放電を続ける。入力信号
ｉｎの高レベルに対しては、出力信号ｅｘｔは低レベル
となる。トランジスタ１、２、３は、スイッチングの開
始時において、ランプ（勾配）と類似する伝達関数を有
する反転増幅器として振る舞う。制御信号ｃｏｎｔｒが
Ｖｄｄに近接してイると、トランジスタ３は飽和状態で
は実際に機能せず、伝達関数は、大きさがτ１である最
小時定数フィルタに第１のオーダーにおいて類似する。
制御信号ｃｏｎｔｒが低ければ低いほど、トランジスタ
３の飽和電流は低くなり、従って、ランプ部分は長く、
緩やかになる。出力信号ｅｘｔは、入力信号ｉｎの立上
りと対比すると、立下りにおいて遅延時間τを有する。
遅延時間τは、勾配が緩やかであると、すなわち、制御
信号ｃｏｎｔｒが小さければ小さいほど、大きくなる。
従って、制御信号ｃｏｎｔｒの値を調整することによっ
て、図２ａのセルの遅延時間を調整することが可能であ
る。
【００１１】トランジスタ２のソースを直接に接地し、
トランジスタ３をトランジスタ１のソースと電位Ｖｄｄ
との間に接続される、同様な電流／電圧特性を有するＰ
ＭＯＳトランジスタに置き換えることによって、入力信
号の立下りに対する出力信号ｅｘｔの立上り時に、遅延
時間τが得られる。トランジスタ３を置き換えたこのＰ
ＭＯＳトランジスタのゲートの制御信号ｃｏｎｔｒの値
が接地電位に近接していればいるほど、遅延時間τが短
くなり、ＰＭＯＳトランジスタのゲート上の信号ｃｏｎ
ｔｒの値が電位Ｖｄｄに近接していればいるほど、遅延
時間τが長くなる。図２ａに関連して説明した上記２つ
の回路は各々、立上り縁と立下り縁とにおいて非対称で
あるという特性を有する。
トランジスタ３をトランジスタ１のソースと電位Ｖｄｄ
との間に接続される、同様な電流／電圧特性を有するＰ
ＭＯＳトランジスタに置き換えることによって、入力信
号の立下りに対する出力信号ｅｘｔの立上り時に、遅延
時間τが得られる。トランジスタ３を置き換えたこのＰ
ＭＯＳトランジスタのゲートの制御信号ｃｏｎｔｒの値
が接地電位に近接していればいるほど、遅延時間τが短
くなり、ＰＭＯＳトランジスタのゲート上の信号ｃｏｎ
ｔｒの値が電位Ｖｄｄに近接していればいるほど、遅延
時間τが長くなる。図２ａに関連して説明した上記２つ
の回路は各々、立上り縁と立下り縁とにおいて非対称で
あるという特性を有する。
【００１２】図２ｂには、信号ｅｘｔの立上り縁と立下
り縁とを対称にすることができるセルの例が示されてい
る。この図２ｂのセルでは、トランジスタ１、２、３
は、図２ａのセルのトランジスタ１、２、３と同様に配
列されているが、トランジスタ１のソースは電位Ｖｄｄ
にではなく、中間的なノード６に接続されているという
点で、異なっている。ＰＭＯＳトランジスタ７は、ソー
スが電位Ｖｄｄに接続され、ドレインがノード６に接続
され、ゲートがノード８に接続されている。ＰＭＯＳト
ランジスタ９は、ソースが電位Ｖｄｄに接続され、ドレ
インがノード８に接続され、ゲートが自身のドレインに
接続されている。ＮＭＯＳトランジスタ１０は、ドレイ
ンがノード８に接続され、ソースが接地電位に接続さ
れ、ゲートがトランジスタ３のゲートと同じ電位、すな
わち制御信号ｃｏｎｔｒに接続されている。トランジス
タ９は、トランジスタ７と同じ電流／電圧特性を有する
ようにサイズが決められ、トランジスタ１０は、トラン
ジスタ３と同じ電流／電圧特性を有するようにサイズが
決められている。
り縁とを対称にすることができるセルの例が示されてい
る。この図２ｂのセルでは、トランジスタ１、２、３
は、図２ａのセルのトランジスタ１、２、３と同様に配
列されているが、トランジスタ１のソースは電位Ｖｄｄ
にではなく、中間的なノード６に接続されているという
点で、異なっている。ＰＭＯＳトランジスタ７は、ソー
スが電位Ｖｄｄに接続され、ドレインがノード６に接続
され、ゲートがノード８に接続されている。ＰＭＯＳト
ランジスタ９は、ソースが電位Ｖｄｄに接続され、ドレ
インがノード８に接続され、ゲートが自身のドレインに
接続されている。ＮＭＯＳトランジスタ１０は、ドレイ
ンがノード８に接続され、ソースが接地電位に接続さ
れ、ゲートがトランジスタ３のゲートと同じ電位、すな
わち制御信号ｃｏｎｔｒに接続されている。トランジス
タ９は、トランジスタ７と同じ電流／電圧特性を有する
ようにサイズが決められ、トランジスタ１０は、トラン
ジスタ３と同じ電流／電圧特性を有するようにサイズが
決められている。
【００１３】トランジスタ７及び９のゲートがともにノ
ード８に接続されているから、これらトランジスタのゲ
ート・ソース電圧は同一であり、オン状態にあるトラン
ジスタ７のドレーン・ソース電流は、トランジスタ９の
ドレイン・ソース電流と同一であり、これらのトランジ
スタ７、９はミラー回路を構成する。ノード８の電位
は、トランジスタ９のドレイン・ソース電流がトランジ
スタ１０のドレイン・ソース電流と等しくなるように、
所定の動作点になる。。トランジスタ９及び１０を同じ
電流／電圧特性を有するようにサイズを決定することに
より、トランジスタ３及び７に対して同一である、制御
信号ｃｏｎｔｒとドレイン・ソース電圧との関数であ
る、電流特性が得られる。従って、同じ勾配部分が、従
って、信号ｉｎの立上り又は立下りに対して、同じ遅延
時間τが、出力信号ｅｘｔの立上りと立下りとで観察さ
れる。
ード８に接続されているから、これらトランジスタのゲ
ート・ソース電圧は同一であり、オン状態にあるトラン
ジスタ７のドレーン・ソース電流は、トランジスタ９の
ドレイン・ソース電流と同一であり、これらのトランジ
スタ７、９はミラー回路を構成する。ノード８の電位
は、トランジスタ９のドレイン・ソース電流がトランジ
スタ１０のドレイン・ソース電流と等しくなるように、
所定の動作点になる。。トランジスタ９及び１０を同じ
電流／電圧特性を有するようにサイズを決定することに
より、トランジスタ３及び７に対して同一である、制御
信号ｃｏｎｔｒとドレイン・ソース電圧との関数であ
る、電流特性が得られる。従って、同じ勾配部分が、従
って、信号ｉｎの立上り又は立下りに対して、同じ遅延
時間τが、出力信号ｅｘｔの立上りと立下りとで観察さ
れる。
【００１４】図３には、図２ｂと類似するセルの例が示
されているが、以下に説明するような変更が加えられて
いる。すなわち、ＰＭＯＳトランジスタ１１及びＮＭＯ
Ｓトランジスタ１２が追加され、該トランジスタ１１
は、ソースがノード６に接続され、ドレインが接地電位
に接続され、ゲートがノード４の電位に接続されてい
る。トランジスタ１２は、ソースがノード５に接続さ
れ、ドレインが電位Ｖｄｄに接続され、ゲートがノード
４に接続されている。図３のセルは、次のように動作す
る。出力信号ｅｘｔが電位Ｖｄｄにあって安定的な高レ
ベル状態にある場合、これは、入力信号ｉｎの接地電位
における安定的な低レベル状態に対応する。この状態で
は、トランジスタ１はオンであり、トランジスタ２はオ
フである。ノード４の電位はＶｄｄであり、該電位によ
って、トランジスタ１１はオフになり、従って、ノード
６の電位の値をＶｄｄに保持する。このとき、Ｖｄｄで
あるノード４の電位によって、トランジスタ１２はオン
になり、従って、ノード５の電位を、トランジスタ３及
び１２の電流／電圧特性の関数である、電位Ｖｄｄと接
地電位との間の中間的な値Ｖｉに設定する。
されているが、以下に説明するような変更が加えられて
いる。すなわち、ＰＭＯＳトランジスタ１１及びＮＭＯ
Ｓトランジスタ１２が追加され、該トランジスタ１１
は、ソースがノード６に接続され、ドレインが接地電位
に接続され、ゲートがノード４の電位に接続されてい
る。トランジスタ１２は、ソースがノード５に接続さ
れ、ドレインが電位Ｖｄｄに接続され、ゲートがノード
４に接続されている。図３のセルは、次のように動作す
る。出力信号ｅｘｔが電位Ｖｄｄにあって安定的な高レ
ベル状態にある場合、これは、入力信号ｉｎの接地電位
における安定的な低レベル状態に対応する。この状態で
は、トランジスタ１はオンであり、トランジスタ２はオ
フである。ノード４の電位はＶｄｄであり、該電位によ
って、トランジスタ１１はオフになり、従って、ノード
６の電位の値をＶｄｄに保持する。このとき、Ｖｄｄで
あるノード４の電位によって、トランジスタ１２はオン
になり、従って、ノード５の電位を、トランジスタ３及
び１２の電流／電圧特性の関数である、電位Ｖｄｄと接
地電位との間の中間的な値Ｖｉに設定する。
【００１５】トランジスタ３及び１２の動作は、図６及
び図７を参照することによって、よりよく理解できよ
う。これらの図には、左側にトランジスタ３の、右側に
トランジスタ１２の電流／電圧特性が概略的に表されて
いる。出力信号ｅｘｔの安定的な高レベル状態では、ト
ランジスタ２は、オフである。縦軸に示されているドレ
イン・ソース電流Ｉｄｃは、トランジスタ３とトランジ
スタ１２とに対して同一である。左方向の横軸には、ト
ランジスタ３のドレイン・ソース電圧Ｖｄｓ3が表さ
れ、右方向の横軸には、トランジスタ１２のドレイン・
ソース電圧Ｖｄｓ12が表されている。縦軸及び横軸によ
って区切られた上側の象限のそれぞれには、実線及び破
線で、様々な曲線がプロットされており、これらの曲線
はそれぞれ、ゲート・ソース電圧Ｖｇｓに対する、問題
となっているトランジスタのドレイン・ソース電圧Ｖｄ
ｓの関数としての、電流Ｉｄｓの特性曲線である。これ
らの曲線は、すべてが原点に収束し、かつ、それぞれが
Ｖｄｓが大きい部分でほぼ一定となるＩｄｓに漸近す
る。なお、Ｖｄｓは、ゲート・ソース電圧Ｖｇｓが高く
なればなるほど大きくなる。漸近的部分は、当該トラン
ジスタの飽和状態に対応する。トランジスタ３のドレイ
ンとトランジスタ１２のソースとの間の電圧は一定であ
り、部分Ｖｄｄによって表されている。実線の曲線は、
出力信号ｅｘｔの安定的な高レベル状態における電圧Ｖ
ｇｓに対応するものである。幅がＶｄｄであり破線で示
されている矩形のＩｄｓ及びＶｄｓ3の軸との交点は、
ノード５における電流Ｉ5及び電圧Ｕ5を示す。
び図７を参照することによって、よりよく理解できよ
う。これらの図には、左側にトランジスタ３の、右側に
トランジスタ１２の電流／電圧特性が概略的に表されて
いる。出力信号ｅｘｔの安定的な高レベル状態では、ト
ランジスタ２は、オフである。縦軸に示されているドレ
イン・ソース電流Ｉｄｃは、トランジスタ３とトランジ
スタ１２とに対して同一である。左方向の横軸には、ト
ランジスタ３のドレイン・ソース電圧Ｖｄｓ3が表さ
れ、右方向の横軸には、トランジスタ１２のドレイン・
ソース電圧Ｖｄｓ12が表されている。縦軸及び横軸によ
って区切られた上側の象限のそれぞれには、実線及び破
線で、様々な曲線がプロットされており、これらの曲線
はそれぞれ、ゲート・ソース電圧Ｖｇｓに対する、問題
となっているトランジスタのドレイン・ソース電圧Ｖｄ
ｓの関数としての、電流Ｉｄｓの特性曲線である。これ
らの曲線は、すべてが原点に収束し、かつ、それぞれが
Ｖｄｓが大きい部分でほぼ一定となるＩｄｓに漸近す
る。なお、Ｖｄｓは、ゲート・ソース電圧Ｖｇｓが高く
なればなるほど大きくなる。漸近的部分は、当該トラン
ジスタの飽和状態に対応する。トランジスタ３のドレイ
ンとトランジスタ１２のソースとの間の電圧は一定であ
り、部分Ｖｄｄによって表されている。実線の曲線は、
出力信号ｅｘｔの安定的な高レベル状態における電圧Ｖ
ｇｓに対応するものである。幅がＶｄｄであり破線で示
されている矩形のＩｄｓ及びＶｄｓ3の軸との交点は、
ノード５における電流Ｉ5及び電圧Ｕ5を示す。
【００１６】図６では、制御信号ｃｏｎｔｒがＶｄｄに
近似している場合の例を示している。トランジスタ１２
のゲート・ソース電位はＶｄｄであるから、電圧Ｖｇｓ
は、２つのトランジスタ３及び１２に対して、電圧Ｖｄ
ｓよりも大きいか、又は等しい。従って、トランジスタ
３及び１２は、非飽和状態で動作する。図６は、同一な
特性曲線によって、トランジスタ３及び１２の動作点
（Ｉ5、Ｕ5）を表している。しかし、以下に説明するよ
うに、破線で囲まれた矩形を左又は右に僅かにシフトさ
せることによって、異なる特性曲線を有するトランジス
タ３及び１２に対しても、有効に動作可能である。ノー
ド５の電位よりも高い電位Ｖｄｄへ変化する入力信号ｉ
ｎの急峻な前縁によって、トランジスタ２は、非飽和状
態で急速にオンになり、トランジスタ１は、オフにな
る。この場合には、制御信号ｃｏｎｔｒの高レベルの値
によって、トランジスタ３は、その特性曲線上のＶｇｓ
ｍａｘの位置に留まる。トランジスタ１２の２つの動作
状態が、図８に示されている。図８には、２つの動作の
場合の重なりが表されている。すなわち、左方向にシフ
トされている部分Ｖｄｄによって示されている第１の状
態Ｒ１の場合と、右方向にシフトされた部分Ｖｄｄによ
って示されている第２の状態Ｒ２の場合とである。
近似している場合の例を示している。トランジスタ１２
のゲート・ソース電位はＶｄｄであるから、電圧Ｖｇｓ
は、２つのトランジスタ３及び１２に対して、電圧Ｖｄ
ｓよりも大きいか、又は等しい。従って、トランジスタ
３及び１２は、非飽和状態で動作する。図６は、同一な
特性曲線によって、トランジスタ３及び１２の動作点
（Ｉ5、Ｕ5）を表している。しかし、以下に説明するよ
うに、破線で囲まれた矩形を左又は右に僅かにシフトさ
せることによって、異なる特性曲線を有するトランジス
タ３及び１２に対しても、有効に動作可能である。ノー
ド５の電位よりも高い電位Ｖｄｄへ変化する入力信号ｉ
ｎの急峻な前縁によって、トランジスタ２は、非飽和状
態で急速にオンになり、トランジスタ１は、オフにな
る。この場合には、制御信号ｃｏｎｔｒの高レベルの値
によって、トランジスタ３は、その特性曲線上のＶｇｓ
ｍａｘの位置に留まる。トランジスタ１２の２つの動作
状態が、図８に示されている。図８には、２つの動作の
場合の重なりが表されている。すなわち、左方向にシフ
トされている部分Ｖｄｄによって示されている第１の状
態Ｒ１の場合と、右方向にシフトされた部分Ｖｄｄによ
って示されている第２の状態Ｒ２の場合とである。
【００１７】第１の状態Ｒ１では、トランジスタ２がオ
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5が得られる。これは、
２つの効果を有する。第１の効果は、追加的な電流Ｉ2
を吸収するために、トランジスタ３の電圧Ｖｄｓ3が増
加することである。動作点は、図面の左方向に移動する
傾向を有する。第２の効果は、ノード４の電圧が低下し
て、トランジスタ１２を、その電圧Ｖｇｓを低下させる
ことによって、状態Ｒ１の特性曲線に変更させることで
ある。しかし、図面から分かるように、Ｉ5−Ｉ12に等
しい電流Ｉ2は小さいままであり、ノード４は、ゆっく
りと放電し、Ｖｄｄに近接した電位レベルに留まる。ト
ランジスタ１２の動作点は、電流Ｉ12を僅かに減少させ
ることによって、Ｖｇｓｍａｘに近接する特性曲線上に
留まる。従って、トランジスタ１２は、ノード４の電位
の低下には逆に作用する負帰還を生じさせる。これによ
り、出力信号ｅｘｔが高レベルの値に近接して保持され
る。
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5が得られる。これは、
２つの効果を有する。第１の効果は、追加的な電流Ｉ2
を吸収するために、トランジスタ３の電圧Ｖｄｓ3が増
加することである。動作点は、図面の左方向に移動する
傾向を有する。第２の効果は、ノード４の電圧が低下し
て、トランジスタ１２を、その電圧Ｖｇｓを低下させる
ことによって、状態Ｒ１の特性曲線に変更させることで
ある。しかし、図面から分かるように、Ｉ5−Ｉ12に等
しい電流Ｉ2は小さいままであり、ノード４は、ゆっく
りと放電し、Ｖｄｄに近接した電位レベルに留まる。ト
ランジスタ１２の動作点は、電流Ｉ12を僅かに減少させ
ることによって、Ｖｇｓｍａｘに近接する特性曲線上に
留まる。従って、トランジスタ１２は、ノード４の電位
の低下には逆に作用する負帰還を生じさせる。これによ
り、出力信号ｅｘｔが高レベルの値に近接して保持され
る。
【００１８】第２の状態Ｒ２では、Ｖｇｓのより低い特
性曲線へのトランジスタ１２の変化が加速される。動作
点を左方向へ移動させる傾向は、反転する。トランジス
タ１２を飽和状態におくことによって、降伏（avalanch
e）効果が生じ、これにより、動作点は急に右方向に移
動され、トランジスタ１２がオフになるまで、電圧Ｖｄ
ｄは電圧Ｖｄｓ12に急速に変更される。図８は、トラン
ジスタ３の動作点が、特性曲線の勾配が大きい部分にあ
ることを示してイる。これにより、出力信号ｅｘｔは、
急峻な前縁に続いて低レベルとなる。図６及び図８に示
されている動作状態は、最短の遅延時間を生じさせるも
のであるが、その理由は、電流Ｉ3が、制御信号ｃｏｎ
ｔｒの高レベルにより、得ることのできる最大のもので
あるからである。
性曲線へのトランジスタ１２の変化が加速される。動作
点を左方向へ移動させる傾向は、反転する。トランジス
タ１２を飽和状態におくことによって、降伏（avalanch
e）効果が生じ、これにより、動作点は急に右方向に移
動され、トランジスタ１２がオフになるまで、電圧Ｖｄ
ｄは電圧Ｖｄｓ12に急速に変更される。図８は、トラン
ジスタ３の動作点が、特性曲線の勾配が大きい部分にあ
ることを示してイる。これにより、出力信号ｅｘｔは、
急峻な前縁に続いて低レベルとなる。図６及び図８に示
されている動作状態は、最短の遅延時間を生じさせるも
のであるが、その理由は、電流Ｉ3が、制御信号ｃｏｎ
ｔｒの高レベルにより、得ることのできる最大のもので
あるからである。
【００１９】図７は、制御信号ｃｏｎｔｒが接地電位に
近接している例を示している。トランジスタ３のゲート
・ソース電圧は、低レベルである。トランジスタ３は、
飽和状態で動作しており、大局的には、電流源のように
振る舞う。信号ｅｘｔの安定的な高レベル状態では、ト
ランジスタ１２のゲートは、電位Ｖｄｄにある。トラン
ジスタ１２は、電圧Ｖｇｓの大きさが電圧Ｖｄｓと同様
であるので、非飽和状態で動作する。図７は、弱い電流
Ｉ5で動作する左側の動作点を示している。電圧Ｖｄｄ
のかなりの部分が、トランジスタ３によって吸収され
る。トランジスタ１２のドレイン・ソース電圧は低く、
ノード５の電位はＶｄｄに近接する。
近接している例を示している。トランジスタ３のゲート
・ソース電圧は、低レベルである。トランジスタ３は、
飽和状態で動作しており、大局的には、電流源のように
振る舞う。信号ｅｘｔの安定的な高レベル状態では、ト
ランジスタ１２のゲートは、電位Ｖｄｄにある。トラン
ジスタ１２は、電圧Ｖｇｓの大きさが電圧Ｖｄｓと同様
であるので、非飽和状態で動作する。図７は、弱い電流
Ｉ5で動作する左側の動作点を示している。電圧Ｖｄｄ
のかなりの部分が、トランジスタ３によって吸収され
る。トランジスタ１２のドレイン・ソース電圧は低く、
ノード５の電位はＶｄｄに近接する。
【００２０】入力信号ｉｎがノード５の電位よりも高い
電位Ｖｄｄへ変化するとき、その急峻な前縁によって、
トランジスタ２は不飽和状態で急速にオンになり、トラ
ンジスタ１はオフになる。この場合には、制御信号ｃｏ
ｎｔｒの低レベルの値によって、トランジスタ３はほぼ
一定の電流に保持される。トランジスタ１２の２つの動
作状態が、図９に示されている。図９には、２つの動作
の場合の重なりが表されている。すなわち、左方向にシ
フトされた部分Ｖｄｄによって示されている第１の状態
Ｒ１の場合と、右方向にシフトされた部分Ｖｄｄによっ
て示されている第２の状態Ｒ２の場合とである。
電位Ｖｄｄへ変化するとき、その急峻な前縁によって、
トランジスタ２は不飽和状態で急速にオンになり、トラ
ンジスタ１はオフになる。この場合には、制御信号ｃｏ
ｎｔｒの低レベルの値によって、トランジスタ３はほぼ
一定の電流に保持される。トランジスタ１２の２つの動
作状態が、図９に示されている。図９には、２つの動作
の場合の重なりが表されている。すなわち、左方向にシ
フトされた部分Ｖｄｄによって示されている第１の状態
Ｒ１の場合と、右方向にシフトされた部分Ｖｄｄによっ
て示されている第２の状態Ｒ２の場合とである。
【００２１】図９の第１の状態Ｒ１では、トランジスタ
２がオンすることにより、電流Ｉ2が流れてトランジス
タ１２の電流Ｉ12に加えられ、電流Ｉ5が得られる。こ
れにより、２つの作用を生じる。第１の作用は、追加の
電流Ｉ2を吸収するために、トランジスタ３の電圧Ｖｄ
ｓ3が増加することである。動作点は、図面の左方向に
移動する傾向を有する。第２の作用は、ノード４の電圧
が低下して、トランジスタ１２の電圧Ｖｇｓを低下させ
ることによって、該トランジスタ１２を状態Ｒ１の特性
曲線に変更することである。しかし、図面から分かるよ
うに、Ｉ5−Ｉ1 2に等しい電流Ｉ2は小さいままであり、
ノード４は、ゆっくりと放電し、Ｖｄｄに近接した電位
レベルに留まる。トランジスタ１２の動作点は、電流Ｉ
12を僅かに減少させることによって、Ｖｇｓｍａｘに近
接する特性曲線上に留まる。従って、トランジスタ１２
は、ノード４の電位の低下には逆に作用する負帰還を生
じさせる。この結果、出力信号ｅｘｔが高レベルの値に
近接する値に維持される。信号ｅｘｔは、高レベルに近
似する値に、図６及び図８の例においてよりも長く留ま
るが、その理由は、トランジスタ２における電流が、ト
ランジスタ３の電流源の振る舞いに起因して、非常に小
さいからである。
２がオンすることにより、電流Ｉ2が流れてトランジス
タ１２の電流Ｉ12に加えられ、電流Ｉ5が得られる。こ
れにより、２つの作用を生じる。第１の作用は、追加の
電流Ｉ2を吸収するために、トランジスタ３の電圧Ｖｄ
ｓ3が増加することである。動作点は、図面の左方向に
移動する傾向を有する。第２の作用は、ノード４の電圧
が低下して、トランジスタ１２の電圧Ｖｇｓを低下させ
ることによって、該トランジスタ１２を状態Ｒ１の特性
曲線に変更することである。しかし、図面から分かるよ
うに、Ｉ5−Ｉ1 2に等しい電流Ｉ2は小さいままであり、
ノード４は、ゆっくりと放電し、Ｖｄｄに近接した電位
レベルに留まる。トランジスタ１２の動作点は、電流Ｉ
12を僅かに減少させることによって、Ｖｇｓｍａｘに近
接する特性曲線上に留まる。従って、トランジスタ１２
は、ノード４の電位の低下には逆に作用する負帰還を生
じさせる。この結果、出力信号ｅｘｔが高レベルの値に
近接する値に維持される。信号ｅｘｔは、高レベルに近
似する値に、図６及び図８の例においてよりも長く留ま
るが、その理由は、トランジスタ２における電流が、ト
ランジスタ３の電流源の振る舞いに起因して、非常に小
さいからである。
【００２２】第２の状態Ｒ２では、Ｖｇｓのより低い特
性曲線へのトランジスタ１２の変化は、このより低い特
性曲線が原点の近傍に近ければ近いほど、そして、トラ
ンジスタ２の電流Ｉ2がトランジスタ１２の電流Ｉ12に
対して優勢であればあるほど、それだけ容易に加速され
る。動作点を左方向へ移動させる傾向は、反転される。
トランジスタ１２を飽和状態におくことによって、降伏
効果が生じ、これにより、動作点は急に右方向に移動さ
れ、トランジスタ１２がオフになるまで、電圧Ｖｄｄは
電圧Ｖｄｓ12に急速に変更される。図９は、トランジス
タ３の動作点が特性曲線の勾配の大きな部分に近接して
いることを示している。この効果、出力信号ｅｘｔを急
峻な前縁に続いて低レベルする。
性曲線へのトランジスタ１２の変化は、このより低い特
性曲線が原点の近傍に近ければ近いほど、そして、トラ
ンジスタ２の電流Ｉ2がトランジスタ１２の電流Ｉ12に
対して優勢であればあるほど、それだけ容易に加速され
る。動作点を左方向へ移動させる傾向は、反転される。
トランジスタ１２を飽和状態におくことによって、降伏
効果が生じ、これにより、動作点は急に右方向に移動さ
れ、トランジスタ１２がオフになるまで、電圧Ｖｄｄは
電圧Ｖｄｓ12に急速に変更される。図９は、トランジス
タ３の動作点が特性曲線の勾配の大きな部分に近接して
いることを示している。この効果、出力信号ｅｘｔを急
峻な前縁に続いて低レベルする。
【００２３】図７及び図９に示されている動作状態は、
長い遅延時間を生じさせるものであるが、その理由は、
弱い電流Ｉ3の結果として弱い電流Ｉ2が生じ、それによ
り、信号ｅｘｔの状態変化の際にヒステリシスが生じる
からである。ヒステリシスの終点において、図６及び図
８において説明した例において観察できるものに相当す
る勾配を有する急峻な前縁を伴う状態変化が生じる。対
称性のために、出力信号ｅｘｔの低レベルの状態から高
レベルの状態への変化に関するトランジスタ１、７、１
１の振る舞いは、信号ｅｘｔの高レベルの状態から低レ
ベルの状態への変化に関するトランジスタ２、３、１２
の振る舞いと同様である。以下の説明は、ノード５をノ
ード６に交換し、電圧Ｖｄｓ3及びＶｄｓ12をＶｄｓ7及
びＶｄｓ11に交換し、ＰＭＯＳトランジスタに対する特
性曲線を扱う際にも、該当する。これまで説明した図６
〜図９は、トランジスタの完全な方程式によって与えら
れる精度のレベルで動作点を決定することを試みていな
い。その回路形態により、トランジスタ１２又はトラン
ジスタ１１の意義を、単純な方法で説明することが可能
になる。
長い遅延時間を生じさせるものであるが、その理由は、
弱い電流Ｉ3の結果として弱い電流Ｉ2が生じ、それによ
り、信号ｅｘｔの状態変化の際にヒステリシスが生じる
からである。ヒステリシスの終点において、図６及び図
８において説明した例において観察できるものに相当す
る勾配を有する急峻な前縁を伴う状態変化が生じる。対
称性のために、出力信号ｅｘｔの低レベルの状態から高
レベルの状態への変化に関するトランジスタ１、７、１
１の振る舞いは、信号ｅｘｔの高レベルの状態から低レ
ベルの状態への変化に関するトランジスタ２、３、１２
の振る舞いと同様である。以下の説明は、ノード５をノ
ード６に交換し、電圧Ｖｄｓ3及びＶｄｓ12をＶｄｓ7及
びＶｄｓ11に交換し、ＰＭＯＳトランジスタに対する特
性曲線を扱う際にも、該当する。これまで説明した図６
〜図９は、トランジスタの完全な方程式によって与えら
れる精度のレベルで動作点を決定することを試みていな
い。その回路形態により、トランジスタ１２又はトラン
ジスタ１１の意義を、単純な方法で説明することが可能
になる。
【００２４】図３は、図２ｂに示されたセルの例の改良
を表している。更に、ただ１つのトランジスタ１２を用
いることにより、図２ａに示されたセルの例を改良する
こともできる。簡単にいえば、これまでの説明は、次の
ように要約できる。入力信号ｉｎを低レベルの状態から
高レベルの状態に変化させることによって、トランジス
タ１はオフになり、トランジスタ２はオンになり、ノー
ド４は放電されてノード５の電位になる。トランジスタ
１２は、ノード４の電位を接地電位までトランジスタ３
を介して直接的に低下させることに反するように、負帰
還を生じさせる。第１のフェーズでは、ノード５の電位
は、Ｖｉの値に近接した値に留まり、ノード４の電位は
トランジスタ１２をオンのまま維持するのに十分な程度
の大きさを保持する。しかし、ノード４の電位を低下さ
せると、トランジスタ１２の導通が低下し、これにより
ノード５の電位が低下される。第２のフェーズでは、ノ
ード４の電位は、もはや、それ以後のトランジスタ１２
の導通を維持するほどには高くなく、ノード４の電位の
接地電位への低下が加速されて、トランジスタ１２はオ
フになる。
を表している。更に、ただ１つのトランジスタ１２を用
いることにより、図２ａに示されたセルの例を改良する
こともできる。簡単にいえば、これまでの説明は、次の
ように要約できる。入力信号ｉｎを低レベルの状態から
高レベルの状態に変化させることによって、トランジス
タ１はオフになり、トランジスタ２はオンになり、ノー
ド４は放電されてノード５の電位になる。トランジスタ
１２は、ノード４の電位を接地電位までトランジスタ３
を介して直接的に低下させることに反するように、負帰
還を生じさせる。第１のフェーズでは、ノード５の電位
は、Ｖｉの値に近接した値に留まり、ノード４の電位は
トランジスタ１２をオンのまま維持するのに十分な程度
の大きさを保持する。しかし、ノード４の電位を低下さ
せると、トランジスタ１２の導通が低下し、これにより
ノード５の電位が低下される。第２のフェーズでは、ノ
ード４の電位は、もはや、それ以後のトランジスタ１２
の導通を維持するほどには高くなく、ノード４の電位の
接地電位への低下が加速されて、トランジスタ１２はオ
フになる。
【００２５】トランジスタ１２の負帰還作用によって、
図２ｂのセルにおいて観察されたものと同様の、信号ｅ
ｘｔの立下り前縁においてブレイクが生じる。第１のフ
ェーズでは、ノード４における高レベルの電位を維持す
る傾向があるトランジスタ１２の負帰還作用のために、
立下り前縁（エッジ）は、緩やかであり、ヒステリシス
を生じる。第２のフェーズでは、トランジスタ１２の負
帰還が生じることなく、また、トランジスタ３において
既に電流が確立されていることによって、立下りエッジ
は急峻である。図３において、回路の対称性のために、
既に述べたプロセスと類似の態様で、トランジスタ１、
７、１１は、入力信号ｉｎが電位Ｖｄｄから接地電位ま
で変化する際に、出力信号ｅｘｔを、接地電位から電位
Ｖｄｄまで変化させる。図３のセルでは、入力信号ｉｎ
の状態変化の際の出力信号ｅｘｔの状態変化において短
い遅延を得るために、制御信号ｃｏｎｔｒにより、トラ
ンジスタ３及び７の抵抗値を低くする。従って、トラン
ジスタ１１及び１２による負帰還作用は弱く、これは、
これらのトランジスタの抵抗値が、トランジスタ３及び
７に対して優越しているからである。出力信号ｅｘｔ
は、初期状態及び最終状態の端的な電位間で、急速に変
動する。
図２ｂのセルにおいて観察されたものと同様の、信号ｅ
ｘｔの立下り前縁においてブレイクが生じる。第１のフ
ェーズでは、ノード４における高レベルの電位を維持す
る傾向があるトランジスタ１２の負帰還作用のために、
立下り前縁（エッジ）は、緩やかであり、ヒステリシス
を生じる。第２のフェーズでは、トランジスタ１２の負
帰還が生じることなく、また、トランジスタ３において
既に電流が確立されていることによって、立下りエッジ
は急峻である。図３において、回路の対称性のために、
既に述べたプロセスと類似の態様で、トランジスタ１、
７、１１は、入力信号ｉｎが電位Ｖｄｄから接地電位ま
で変化する際に、出力信号ｅｘｔを、接地電位から電位
Ｖｄｄまで変化させる。図３のセルでは、入力信号ｉｎ
の状態変化の際の出力信号ｅｘｔの状態変化において短
い遅延を得るために、制御信号ｃｏｎｔｒにより、トラ
ンジスタ３及び７の抵抗値を低くする。従って、トラン
ジスタ１１及び１２による負帰還作用は弱く、これは、
これらのトランジスタの抵抗値が、トランジスタ３及び
７に対して優越しているからである。出力信号ｅｘｔ
は、初期状態及び最終状態の端的な電位間で、急速に変
動する。
【００２６】入力信号ｉｎの状態変化の際の出力信号ｅ
ｘｔの状態変化における遅延時間を増加させるために、
制御信号ｃｏｎｔｒにより、トランジスタ３及び７の抵
抗値を増加させる。従って、トランジスタ１１及び１２
によって与えられる負帰還作用は増加し、これは、これ
らのトランジスタの抵抗値のトランジスタ３及び７の抵
抗値に対しての比率が減少するためである。出力信号ｅ
ｘｔは、初期状態の値に近似する値により長い時間留ま
った後、最終的状態の電位に向かって急速に変動する。
従って、出力信号ｅｘｔが両極端な電位の間の中間的な
電位に留まる時間は、より少なくなる。状態変化の前縁
は、実質的な遅延を得る場合でも、急峻な状態に維持さ
れる。
ｘｔの状態変化における遅延時間を増加させるために、
制御信号ｃｏｎｔｒにより、トランジスタ３及び７の抵
抗値を増加させる。従って、トランジスタ１１及び１２
によって与えられる負帰還作用は増加し、これは、これ
らのトランジスタの抵抗値のトランジスタ３及び７の抵
抗値に対しての比率が減少するためである。出力信号ｅ
ｘｔは、初期状態の値に近似する値により長い時間留ま
った後、最終的状態の電位に向かって急速に変動する。
従って、出力信号ｅｘｔが両極端な電位の間の中間的な
電位に留まる時間は、より少なくなる。状態変化の前縁
は、実質的な遅延を得る場合でも、急峻な状態に維持さ
れる。
【００２７】図４は、図３のモデルに類似するセルを２
つ直列接続した例を示している。トランジスタ１、２、
３、７、１１、１２によって構成されるセルの出力信号
ｅｘｔは、トランジスタ１’、２’、３’、７’、１
１’、１２’によって構成されるセルの入力信号ｉｎ’
として供給される。従って、出力信号ｅｘｔ’によっ
て、単一のセルで得られたものの２倍の遅延時間を得る
ことが可能になる。同様にして、第３のセルの入力信号
ｉｎ''が第２のセルの出力信号ｅｘｔ’として供給され
ることにより、単一のセルで得られたものの３倍の遅延
時間を得ることが可能になる。このように、端から端ま
でに配置されたセルの数を遅延時間に乗算することが可
能である。トランジスタ９及び１０によって構成される
カレント・ミラー回路は、１段ですべてのセルの可変抵
抗値を制御するのに十分である。
つ直列接続した例を示している。トランジスタ１、２、
３、７、１１、１２によって構成されるセルの出力信号
ｅｘｔは、トランジスタ１’、２’、３’、７’、１
１’、１２’によって構成されるセルの入力信号ｉｎ’
として供給される。従って、出力信号ｅｘｔ’によっ
て、単一のセルで得られたものの２倍の遅延時間を得る
ことが可能になる。同様にして、第３のセルの入力信号
ｉｎ''が第２のセルの出力信号ｅｘｔ’として供給され
ることにより、単一のセルで得られたものの３倍の遅延
時間を得ることが可能になる。このように、端から端ま
でに配置されたセルの数を遅延時間に乗算することが可
能である。トランジスタ９及び１０によって構成される
カレント・ミラー回路は、１段ですべてのセルの可変抵
抗値を制御するのに十分である。
【００２８】図１０は、図３のものと類似の態様で動作
するセルの例を示している。ただし、トランジスタ３の
代わりに、ノード５と接地電位（グランド）との間に並
列に接続された複数のトランジスタ３１、３２、３３、
３４が配置され、トランジスタ７の代わりに、ノード６
と電位Ｖｄｄとの間に並列に接続された複数のトランジ
スタ７１、７２、７３、７４が配置されている点で、異
なっている。図３のアナログの制御信号ｃｏｎｔｒの代
わりに、トランジスタ３１、３２、３３、３４の数に等
しいビット数で符号化されたデジタルの制御信号ｃｏｎ
ｔｒ’が用いられる。それぞれのビットは、電位Ｖｄｄ
又は接地電位に等しいバイナリ信号を、トランジスタ３
１、３２、３３、３４のゲートに供給する。インバータ
４１、４２、４３、４４によって、それぞれのバイナリ
信号の相補信号を、トランジスタ７１、７２、７３、７
４のゲートに送ることができる。それぞれのトランジス
タ７１、７２、７３、７４は、それぞれのトランジスタ
３１、３２、３３、３４と同じ電流／電圧特性を有する
ようにサイズが決められている。従って、トランジスタ
３１、３２、３３、３４、及びトランジスタ７１、７
２、７３、７４は、オンになると、非飽和状態で動作
し、特性曲線は、等しい抵抗値を表す直線状の勾配線と
なっている。トランジスタ３１、３２、３３、３４の中
のデジタル制御信号ｃｏｎｔｒ’によってオンされたト
ランジスタにより、ノード５と接地電位の間の抵抗値が
決定される。この抵抗値は、制御信号ｃｏｎｔｒ’の相
補信号によってトランジスタ７１、７２、７３、７４の
間のトランジスタがオンすることにより決定される、電
位Ｖｄｄとノード６との間の抵抗値に等しい。
するセルの例を示している。ただし、トランジスタ３の
代わりに、ノード５と接地電位（グランド）との間に並
列に接続された複数のトランジスタ３１、３２、３３、
３４が配置され、トランジスタ７の代わりに、ノード６
と電位Ｖｄｄとの間に並列に接続された複数のトランジ
スタ７１、７２、７３、７４が配置されている点で、異
なっている。図３のアナログの制御信号ｃｏｎｔｒの代
わりに、トランジスタ３１、３２、３３、３４の数に等
しいビット数で符号化されたデジタルの制御信号ｃｏｎ
ｔｒ’が用いられる。それぞれのビットは、電位Ｖｄｄ
又は接地電位に等しいバイナリ信号を、トランジスタ３
１、３２、３３、３４のゲートに供給する。インバータ
４１、４２、４３、４４によって、それぞれのバイナリ
信号の相補信号を、トランジスタ７１、７２、７３、７
４のゲートに送ることができる。それぞれのトランジス
タ７１、７２、７３、７４は、それぞれのトランジスタ
３１、３２、３３、３４と同じ電流／電圧特性を有する
ようにサイズが決められている。従って、トランジスタ
３１、３２、３３、３４、及びトランジスタ７１、７
２、７３、７４は、オンになると、非飽和状態で動作
し、特性曲線は、等しい抵抗値を表す直線状の勾配線と
なっている。トランジスタ３１、３２、３３、３４の中
のデジタル制御信号ｃｏｎｔｒ’によってオンされたト
ランジスタにより、ノード５と接地電位の間の抵抗値が
決定される。この抵抗値は、制御信号ｃｏｎｔｒ’の相
補信号によってトランジスタ７１、７２、７３、７４の
間のトランジスタがオンすることにより決定される、電
位Ｖｄｄとノード６との間の抵抗値に等しい。
【００２９】図１１は、デジタル制御信号ｃｏｎｔｒ’
のすべてのビットが電位Ｖｄｄにある場合を示してい
る。すべてのトランジスタ３１、３２、３３、３４はオ
ンであり、ノード５と接地電位との間の抵抗値は、最小
である。これは、最大の指示係数を有する電流／電圧特
性Ｉｄｓ（Ｖｄｓ3）に対応する。図１０において、ノ
ード５の電位よりも高い電位Ｖｄｄへ変化する入力信号
ｉｎの急峻な前縁によって、トランジスタ２は、不飽和
状態で急速にオンになり、トランジスタ１はオフにな
る。この場合には、制御信号ｃｏｎｔｒ’の高レベル
（すべてのビットが１）によって、トランジスタ３１、
３２、３３、３４は、実線の特性曲線上に留まる。トラ
ンジスタ１２の２つの動作状態が、図１１に示されてお
り、２つの動作の場合の重なりが表されている。すなわ
ち、左方向にシフトされた部分Ｖｄｄによって示されて
いる第１の状態Ｒ１と、右方向にシフトされた部分Ｖｄ
ｄによって示されている第２の状態Ｒ２とである。
のすべてのビットが電位Ｖｄｄにある場合を示してい
る。すべてのトランジスタ３１、３２、３３、３４はオ
ンであり、ノード５と接地電位との間の抵抗値は、最小
である。これは、最大の指示係数を有する電流／電圧特
性Ｉｄｓ（Ｖｄｓ3）に対応する。図１０において、ノ
ード５の電位よりも高い電位Ｖｄｄへ変化する入力信号
ｉｎの急峻な前縁によって、トランジスタ２は、不飽和
状態で急速にオンになり、トランジスタ１はオフにな
る。この場合には、制御信号ｃｏｎｔｒ’の高レベル
（すべてのビットが１）によって、トランジスタ３１、
３２、３３、３４は、実線の特性曲線上に留まる。トラ
ンジスタ１２の２つの動作状態が、図１１に示されてお
り、２つの動作の場合の重なりが表されている。すなわ
ち、左方向にシフトされた部分Ｖｄｄによって示されて
いる第１の状態Ｒ１と、右方向にシフトされた部分Ｖｄ
ｄによって示されている第２の状態Ｒ２とである。
【００３０】第１の状態Ｒ１では、トランジスタ２がオ
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5(R1)が得られる。これ
は、２つの作用を奏する。第１の作用は、追加の電流Ｉ
2を吸収するために、ノード５の電圧Ｖｄｓ3が増加する
ことである。動作点は、図面の左方向に移動する傾向を
有する。第２の作用は、ノード４の電圧が低下して、ト
ランジスタ１２の電圧Ｖｇｓを低下させることによっ
て、該トランジスタを実線で示されているように状態Ｒ
１などの特性曲線に変更することである。しかし、図面
から分かるように、Ｉ5(R1)−Ｉ12に等しい電流Ｉ2は弱
いままであり、ノード４は、ゆっくりと放電し、Ｖｄｄ
に近接した電位レベルに留まる。トランジスタ１２の動
作点は、電流Ｉ12を僅かに減少させることによって、Ｖ
ｇｓｍａｘに近接する特性曲線上に留まる。従って、ト
ランジスタ１２は、ノード４の電位の低下には逆に作用
する負帰還作用を生じさせる。この結果、出力信号ｅｘ
ｔが高レベルの値に近接する値に維持される。
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5(R1)が得られる。これ
は、２つの作用を奏する。第１の作用は、追加の電流Ｉ
2を吸収するために、ノード５の電圧Ｖｄｓ3が増加する
ことである。動作点は、図面の左方向に移動する傾向を
有する。第２の作用は、ノード４の電圧が低下して、ト
ランジスタ１２の電圧Ｖｇｓを低下させることによっ
て、該トランジスタを実線で示されているように状態Ｒ
１などの特性曲線に変更することである。しかし、図面
から分かるように、Ｉ5(R1)−Ｉ12に等しい電流Ｉ2は弱
いままであり、ノード４は、ゆっくりと放電し、Ｖｄｄ
に近接した電位レベルに留まる。トランジスタ１２の動
作点は、電流Ｉ12を僅かに減少させることによって、Ｖ
ｇｓｍａｘに近接する特性曲線上に留まる。従って、ト
ランジスタ１２は、ノード４の電位の低下には逆に作用
する負帰還作用を生じさせる。この結果、出力信号ｅｘ
ｔが高レベルの値に近接する値に維持される。
【００３１】第２の状態Ｒ２では、Ｖｇｓのより低い特
性曲線へのトランジスタ１２の変化が加速される。電流
Ｉ12を指示する実線で示された特性曲線Ｒ２から、Ｉ
5(R2)−Ｉ12の差は増加していることは、明らかであ
る。動作点を左方向へ移動させる傾向は反転する。トラ
ンジスタ１２を飽和状態におくことによって、降伏効果
が生じ、これにより、動作点は急に右方向に移動され、
トランジスタ１２がオフになるまで、電圧Ｖｄｄは電圧
Ｖｄｓ12に急速に変更される。これにより、出力信号ｅ
ｘｔが、急峻な前縁に続いて低レベルになる。図１１に
示されている動作状態は、最短の遅延時間を生じさせる
ものであるが、その理由は、電流Ｉ5が、制御信号ｃｏ
ｎｔｒ’の高レベル（すべてのビットが１）により得る
ことのできる最大のものであるからである。トランジス
タ１２の負帰還作用によって生じるヒステリシスの大き
さは、小さい。
性曲線へのトランジスタ１２の変化が加速される。電流
Ｉ12を指示する実線で示された特性曲線Ｒ２から、Ｉ
5(R2)−Ｉ12の差は増加していることは、明らかであ
る。動作点を左方向へ移動させる傾向は反転する。トラ
ンジスタ１２を飽和状態におくことによって、降伏効果
が生じ、これにより、動作点は急に右方向に移動され、
トランジスタ１２がオフになるまで、電圧Ｖｄｄは電圧
Ｖｄｓ12に急速に変更される。これにより、出力信号ｅ
ｘｔが、急峻な前縁に続いて低レベルになる。図１１に
示されている動作状態は、最短の遅延時間を生じさせる
ものであるが、その理由は、電流Ｉ5が、制御信号ｃｏ
ｎｔｒ’の高レベル（すべてのビットが１）により得る
ことのできる最大のものであるからである。トランジス
タ１２の負帰還作用によって生じるヒステリシスの大き
さは、小さい。
【００３２】図１２は、制御信号ｃｏｎｔｒ’の１ビッ
トだけが電位Ｖｄｄにある場合を示している。トランジ
スタ３１、３２、３３、３４の中の１つだけがオンにな
り、ノード５と接地電位との間の見かけの抵抗値は最大
である。これは、最小の指示係数を有する電流／電圧特
性Ｉｄｓ（Ｖｄｓ3）に対応する。ノード５の電位より
も高い電位Ｖｄｄへ変化する際の入力信号ｉｎの急峻な
前縁によって、トランジスタ２は不飽和状態で急速にオ
ンになり、トランジスタ１はオフになる。この場合に
は、デジタル制御信号ｃｏｎｔｒ’の低レベルの値によ
って、トランジスタ３１、３２、３３、３４は、低い指
示係数を有する実線で示される直線状の特性曲線Ｉｄｓ
（Ｖｄｓ3）の上に留まる。トランジスタ１２の２つの
動作状態が、図１２に示され、２つの動作状態の重なり
が表されている。すなわち、左方向にシフトされた部分
Ｖｄｄによって示されている第１の状態Ｒ１と、右方向
にシフトされた部分Ｖｄｄによって示されている第２の
状態Ｒ２とである。
トだけが電位Ｖｄｄにある場合を示している。トランジ
スタ３１、３２、３３、３４の中の１つだけがオンにな
り、ノード５と接地電位との間の見かけの抵抗値は最大
である。これは、最小の指示係数を有する電流／電圧特
性Ｉｄｓ（Ｖｄｓ3）に対応する。ノード５の電位より
も高い電位Ｖｄｄへ変化する際の入力信号ｉｎの急峻な
前縁によって、トランジスタ２は不飽和状態で急速にオ
ンになり、トランジスタ１はオフになる。この場合に
は、デジタル制御信号ｃｏｎｔｒ’の低レベルの値によ
って、トランジスタ３１、３２、３３、３４は、低い指
示係数を有する実線で示される直線状の特性曲線Ｉｄｓ
（Ｖｄｓ3）の上に留まる。トランジスタ１２の２つの
動作状態が、図１２に示され、２つの動作状態の重なり
が表されている。すなわち、左方向にシフトされた部分
Ｖｄｄによって示されている第１の状態Ｒ１と、右方向
にシフトされた部分Ｖｄｄによって示されている第２の
状態Ｒ２とである。
【００３３】第１の状態Ｒ１では、トランジスタ２がオ
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5が得られる。これは、
２つの作用を奏する。第１の作用は、追加の電流Ｉ2を
吸収するために、接地電位とノード５との間の電圧Ｖｄ
ｓ3が上昇することである。動作点は、図面の左方向に
移動する傾向を有する。第２の作用は、ノード４の電圧
が低下して、トランジスタ１２の電圧Ｖｇｓを低下させ
ることによって、該トランジスタを状態Ｒ１の特性曲線
に変更することである。しかし、図面から分かるよう
に、Ｉ5−Ｉ12に等しい電流Ｉ2は弱いままであり、ノー
ド４は、ゆっくりと放電しＶｄｄに近接した電位レベル
に留まる。トランジスタ１２の動作点は、電流Ｉ12を僅
かに減少させることによって、Ｖｇｓｍａｘに近接する
特性曲線上に留まる。従って、トランジスタ１２は、ノ
ード４の電位の低下には逆に作用する負帰還作用を生じ
させる。これにより、出力信号ｅｘｔが高レベルの値に
近接する値に維持される。出力信号ｅｘｔは、高い値に
図１１の例においてよりも長く維持されるが、その理由
は、トランジスタ２の電流が、ノード５の高レベルの電
圧に起因して、非常に小さいからである。
ンすることにより、電流Ｉ2が流れてトランジスタ１２
の電流Ｉ12に加えられ、電流Ｉ5が得られる。これは、
２つの作用を奏する。第１の作用は、追加の電流Ｉ2を
吸収するために、接地電位とノード５との間の電圧Ｖｄ
ｓ3が上昇することである。動作点は、図面の左方向に
移動する傾向を有する。第２の作用は、ノード４の電圧
が低下して、トランジスタ１２の電圧Ｖｇｓを低下させ
ることによって、該トランジスタを状態Ｒ１の特性曲線
に変更することである。しかし、図面から分かるよう
に、Ｉ5−Ｉ12に等しい電流Ｉ2は弱いままであり、ノー
ド４は、ゆっくりと放電しＶｄｄに近接した電位レベル
に留まる。トランジスタ１２の動作点は、電流Ｉ12を僅
かに減少させることによって、Ｖｇｓｍａｘに近接する
特性曲線上に留まる。従って、トランジスタ１２は、ノ
ード４の電位の低下には逆に作用する負帰還作用を生じ
させる。これにより、出力信号ｅｘｔが高レベルの値に
近接する値に維持される。出力信号ｅｘｔは、高い値に
図１１の例においてよりも長く維持されるが、その理由
は、トランジスタ２の電流が、ノード５の高レベルの電
圧に起因して、非常に小さいからである。
【００３４】第２の状態Ｒ２では、Ｖｇｓのより低い特
性曲線へのトランジスタ１２の変化は、このより低い特
性曲線が原点の近傍にあればあるほど、そして、トラン
ジスタ２の電流Ｉ2がトランジスタ１２の電流Ｉ12に対
して優勢であればあるほど、それだけ容易に加速され
る。動作点を左方向へ移動させる傾向は、反転される。
トランジスタ１２を飽和状態におくことによって、降伏
効果が生じ、これにより、動作点は急に右方向に移動さ
れ、トランジスタ１２がオフになるまで、電圧Ｖｄｄは
電圧Ｖｄｓ12に急速に変更される。ノード５のほとんど
すべての電流がトランジスタ２に流れることは、図１２
から明らかである。これにより、出力信号ｅｘｔが、急
峻な前縁に続いて低レベルの値になる。図１２に示され
ている動作状態は、長い遅延時間を生じさせることがで
きるものであるが、その理由は、小さい電流Ｉ3の結果
小さい電流Ｉ2が流れ、それにより、出力信号ｅｘｔの
状態変化の際にヒステリシスが生じるからである。ヒス
テリシスの終点においては、図１１において説明した例
におけると同様な勾配を有する急峻な前縁部を伴う状態
変化が生じる。
性曲線へのトランジスタ１２の変化は、このより低い特
性曲線が原点の近傍にあればあるほど、そして、トラン
ジスタ２の電流Ｉ2がトランジスタ１２の電流Ｉ12に対
して優勢であればあるほど、それだけ容易に加速され
る。動作点を左方向へ移動させる傾向は、反転される。
トランジスタ１２を飽和状態におくことによって、降伏
効果が生じ、これにより、動作点は急に右方向に移動さ
れ、トランジスタ１２がオフになるまで、電圧Ｖｄｄは
電圧Ｖｄｓ12に急速に変更される。ノード５のほとんど
すべての電流がトランジスタ２に流れることは、図１２
から明らかである。これにより、出力信号ｅｘｔが、急
峻な前縁に続いて低レベルの値になる。図１２に示され
ている動作状態は、長い遅延時間を生じさせることがで
きるものであるが、その理由は、小さい電流Ｉ3の結果
小さい電流Ｉ2が流れ、それにより、出力信号ｅｘｔの
状態変化の際にヒステリシスが生じるからである。ヒス
テリシスの終点においては、図１１において説明した例
におけると同様な勾配を有する急峻な前縁部を伴う状態
変化が生じる。
【００３５】図１０の回路の対称性のため、出力信号ｅ
ｘｔが低レベル状態から高レベル状態へ変化する際のト
ランジスタ１、７１、７２、７３、７４、１１の振る舞
いは、出力信号ｅｘｔが高レベル状態から低レベル状態
へ変化する際のトランジスタ２、３１、３２、３３、３
４、１２の振る舞いと同一である。以上の説明は、ノー
ド５をノード６に交換し、電圧Ｖｄｓ3及びＶｄｓ12を
Ｖｄｓ7及びＶｄｓ11に交換し、ＰＭＯＳトランジスタ
に対する特性曲線を扱う際にも合致する。図１１及び図
１２の説明は、トランジスタの完全な方程式によって与
えられる精度のレベルで動作点を決定することを意図し
ていない。その概略形態により、トランジスタ１２又は
トランジスタ１１の意義を、単純な方法で説明すること
が可能になる。
ｘｔが低レベル状態から高レベル状態へ変化する際のト
ランジスタ１、７１、７２、７３、７４、１１の振る舞
いは、出力信号ｅｘｔが高レベル状態から低レベル状態
へ変化する際のトランジスタ２、３１、３２、３３、３
４、１２の振る舞いと同一である。以上の説明は、ノー
ド５をノード６に交換し、電圧Ｖｄｓ3及びＶｄｓ12を
Ｖｄｓ7及びＶｄｓ11に交換し、ＰＭＯＳトランジスタ
に対する特性曲線を扱う際にも合致する。図１１及び図
１２の説明は、トランジスタの完全な方程式によって与
えられる精度のレベルで動作点を決定することを意図し
ていない。その概略形態により、トランジスタ１２又は
トランジスタ１１の意義を、単純な方法で説明すること
が可能になる。
【００３６】図５は、本発明による可変周波数発振器の
例を示している。このタイプの発振器は、直列に接続さ
れた奇数個のインバータによって構成されており、最後
のインバータの出力が、最初のものの入力にループ結合
されている。最初のインバータは、ＮＡＮＤゲート１６
によって実現されている。第２及び第３のインバータ
は、可変の遅延時間τを有するセル１４及び１５によっ
て実現されている。セル１５の出力は、ゲート１６の第
１の入力にループ結合されている。始動信号ＥＮが、発
振器を始動させるためにゲート１６の第２の入力に与え
られる。信号ＥＮが０（低レベル）であるときには、ゲ
ート１６の出力は１であり、セル１４の出力は０であ
り、ゲート１５の出力は１であり、ゲート１６の出力は
１に留まる。ゲート１６、１４、１５の状態は安定して
おり、回路は発振を生じない。始動信号ＥＮが１（高レ
ベル）に上昇すると、ゲート１６の出力は０に低下し、
セル１４の出力は遅延時間τを伴って１に上昇し、セル
１５の出力は遅延時間τを伴って０に低下する。ゲート
１６の出力がその入力の一方の状態変化の際に遅延時間
τ’を伴ってその状態を変化させると、ゲート１６の出
力は、遅延時間τ’後に１に上昇する。信号ＥＮが１で
ある限りは、ゲート１６の出力は、遅延時間２τに、そ
の入力に到達する。これは、遅延時間２τ＋τ’を伴っ
てゲート１６の出力を反転させる効果を有する。周期Ｔ
＝２τ＋τ’でゲート１６の出力信号を反転させること
により、２Ｔを１周期とする発振が生じ、結局、１／
（２Ｔ）の周波数でのループ発振が生じる。ゲート１６
の出力はまた、インバータ１７の入力に接続されてお
り、その出力は、インバータ１８に接続される。インバ
ータ１８の出力により、ゲート１６の出力の鏡像である
信号Ｕを取得することが可能になる。
例を示している。このタイプの発振器は、直列に接続さ
れた奇数個のインバータによって構成されており、最後
のインバータの出力が、最初のものの入力にループ結合
されている。最初のインバータは、ＮＡＮＤゲート１６
によって実現されている。第２及び第３のインバータ
は、可変の遅延時間τを有するセル１４及び１５によっ
て実現されている。セル１５の出力は、ゲート１６の第
１の入力にループ結合されている。始動信号ＥＮが、発
振器を始動させるためにゲート１６の第２の入力に与え
られる。信号ＥＮが０（低レベル）であるときには、ゲ
ート１６の出力は１であり、セル１４の出力は０であ
り、ゲート１５の出力は１であり、ゲート１６の出力は
１に留まる。ゲート１６、１４、１５の状態は安定して
おり、回路は発振を生じない。始動信号ＥＮが１（高レ
ベル）に上昇すると、ゲート１６の出力は０に低下し、
セル１４の出力は遅延時間τを伴って１に上昇し、セル
１５の出力は遅延時間τを伴って０に低下する。ゲート
１６の出力がその入力の一方の状態変化の際に遅延時間
τ’を伴ってその状態を変化させると、ゲート１６の出
力は、遅延時間τ’後に１に上昇する。信号ＥＮが１で
ある限りは、ゲート１６の出力は、遅延時間２τに、そ
の入力に到達する。これは、遅延時間２τ＋τ’を伴っ
てゲート１６の出力を反転させる効果を有する。周期Ｔ
＝２τ＋τ’でゲート１６の出力信号を反転させること
により、２Ｔを１周期とする発振が生じ、結局、１／
（２Ｔ）の周波数でのループ発振が生じる。ゲート１６
の出力はまた、インバータ１７の入力に接続されてお
り、その出力は、インバータ１８に接続される。インバ
ータ１８の出力により、ゲート１６の出力の鏡像である
信号Ｕを取得することが可能になる。
【００３７】セル１４及び１５の遅延時間は、制御信号
ｃｏｎｔｒによって制御され、手段１７及び１８によ
り、入力される信号の前縁部を変動させるために時間プ
ロフィールを制御することによって実行される。この時
間プロフィールは、２つの部分に分かれる。第１のヒス
テリシス部分Ｈは、抽出された信号を、それ以前の状態
に維持する傾向を有する。第２の前縁部Ｆは、抽出され
た信号を急速に新たな状態に変化させる。図３又は図４
の場合には、手段１７及び１８は、図２に示した改良が
満足できるものであれば、トランジスタ３及び１２によ
って構成される。立上り及び立下りにおける対称な振る
舞いを望むならば、手段１７及び１８は、トランジスタ
９及び１０が接続されているトランジスタ３、７、１
１、１２によって構成されるが、これらは、いくつかの
セルで共通である。この場合の制御信号ｃｏｎｔｒは、
アナログ信号である。図１０の場合には、図２ａの改良
が満足できるものであれば、手段１７、１８は、トラン
ジスタ３１、３２、３３、３４、１２の中のトランジス
タによって構成される。立上り及び立下りにおける対称
な振る舞いを望むならば、手段１７及び１８は、インバ
ータ４１、４２、４３、４４が接続されているトランジ
スタ３１、３２、３３、３４、７１、７２、７３、７
４、１１、１２によって構成される。図４のモデルによ
る図１０のセルのカスケード接続に関しては、インバー
タ４１、４２、４３、４４は、複数のセルに対して共通
である。制御信号はデジタル制御信号ｃｏｎｔｒ’、こ
れは、応用例によっては、ノイズに対して信頼性が高い
という利点を有する。
ｃｏｎｔｒによって制御され、手段１７及び１８によ
り、入力される信号の前縁部を変動させるために時間プ
ロフィールを制御することによって実行される。この時
間プロフィールは、２つの部分に分かれる。第１のヒス
テリシス部分Ｈは、抽出された信号を、それ以前の状態
に維持する傾向を有する。第２の前縁部Ｆは、抽出され
た信号を急速に新たな状態に変化させる。図３又は図４
の場合には、手段１７及び１８は、図２に示した改良が
満足できるものであれば、トランジスタ３及び１２によ
って構成される。立上り及び立下りにおける対称な振る
舞いを望むならば、手段１７及び１８は、トランジスタ
９及び１０が接続されているトランジスタ３、７、１
１、１２によって構成されるが、これらは、いくつかの
セルで共通である。この場合の制御信号ｃｏｎｔｒは、
アナログ信号である。図１０の場合には、図２ａの改良
が満足できるものであれば、手段１７、１８は、トラン
ジスタ３１、３２、３３、３４、１２の中のトランジス
タによって構成される。立上り及び立下りにおける対称
な振る舞いを望むならば、手段１７及び１８は、インバ
ータ４１、４２、４３、４４が接続されているトランジ
スタ３１、３２、３３、３４、７１、７２、７３、７
４、１１、１２によって構成される。図４のモデルによ
る図１０のセルのカスケード接続に関しては、インバー
タ４１、４２、４３、４４は、複数のセルに対して共通
である。制御信号はデジタル制御信号ｃｏｎｔｒ’、こ
れは、応用例によっては、ノイズに対して信頼性が高い
という利点を有する。
【図１】従来例の発振器を表している回路図である。
【図２】ａ及びｂは、図１に示した発振器を実現するの
に用いられる遅延セルを表す回路図である。
に用いられる遅延セルを表す回路図である。
【図３】本発明による遅延セルの第１の例を表す回路図
である。
である。
【図４】本発明によるカスケード接続されたセルの回路
図である。
図である。
【図５】本発明による発振器を表す回路図である。
【図６】遅延セルの第１の例に対する様々なゲート電圧
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
【図７】遅延セルの第１の例に対する様々なゲート電圧
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
【図８】遅延セルの第１の例に対する様々なゲート電圧
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
【図９】遅延セルの第１の例に対する様々なゲート電圧
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
値に対するＭＯＳトランジスタの電流／電圧特性を表す
グラフである。
【図１０】本発明による遅延セルの第２の例を表す回路
図である。
図である。
【図１１】遅延セルの第２の例に対する様々なゲート電
圧値に対するＭＯＳトランジスタの電流／電圧特性を表
すグラフである。
圧値に対するＭＯＳトランジスタの電流／電圧特性を表
すグラフである。
【図１２】遅延セルの第２の例に対する様々なゲート電
圧値に対するＭＯＳトランジスタの電流／電圧特性を表
すグラフである。
圧値に対するＭＯＳトランジスタの電流／電圧特性を表
すグラフである。
Claims (12)
- 【請求項１】 制御信号（ｃｏｎｔｒ、ｃｏｎｔｒ’）
によって制御される遅延時間Ｔだけ遅延されかつ奇数回
反転された入力信号（ｉｎ）を、それ自体にループ・バ
ックすることによって、可変周波数信号（Ｕ）を生成す
る方法において、 入力信号（ｉｎ）を反転することによって得られた反転
出力信号（ｅｘｔ）が、入力信号（ｉｎ）の状態変化の
際の制御信号（ｃｏｎｔｒ、ｃｏｎｔｒ’）の関数であ
る大きさを有するヒステリシスを有することを特徴とす
る可変周波数発生方法。 - 【請求項２】 請求項１記載の方法において、反転出力
信号（ｅｘｔ）は、入力信号（ｉｎ）から得られ、その
際のゲイン（１７、１８）は、制御信号（ｃｏｎｔｒ、
ｃｏｎｔｒ’）によって制御されることを特徴とする可
変周波数発生方法。 - 【請求項３】 制御信号（ｃｏｎｔｒ、ｃｏｎｔｒ’）
によって制御される可変周波数発振器であって、反転ゲ
ートの入力（ｉｎ）にはその前段の反転ゲートの出力
（ｅｘｔ）が入力され、最初の反転ゲート（１４）の入
力には最後の反転ゲート（１６）の出力が入力される、
奇数個の反転ゲート（１４、１５、１６）を含む可変周
波数発振器において、 少なくとも１つの反転ゲート（１４、１５）は、制御信
号（ｃｏｎｔｒ、ｃｏｎｔｒ’）の関数として変更可能
なゲイン（１７、１８）を有するセルによって構成さ
れ、前記入力における信号変化に対して、前記出力にお
いて急峻な前縁の後に続くヒステリシスを生じさせるこ
とを特徴とする可変周波数発振器。 - 【請求項４】 請求項３記載の可変周波数発振器におい
て、セルが、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力が出力ノード（４）に接続された反転増幅器
（１、２）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、低電位ノード（５）に接続されたドレイ
ンと、アナログ形式の制御信号（ｃｏｎｔｒ）が供給さ
れるゲートとを有するトランジスタ（３）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、低電位ノード（５）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１２）とを備えることを特徴とする可変
周波数発振器。 - 【請求項５】 請求項３または４記載の可変周波数発振
器において、セルが、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力が出力ノード（４）に接続された反転増幅器
（１、２）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、アナログ形式の制御信号（ｃｏｎｔｒ）が供給さ
れるゲートとを有するトランジスタ（７）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１１）とを備えることを特徴とする可変
周波数発振器。 - 【請求項６】 請求項３記載の可変周波数発振器におい
て、セルが、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力が出力ノード（４）に接続された反転増幅器
（１、２）と、 それぞれが、低電位ノード（５）の電位よりも低い固定
電位に接続されたソースと、低電位ノード（５）に接続
されたドレインと、１ビットのデジタル形式の制御信号
（ｃｏｎｔｒ’）が供給されるゲートとを有する複数の
トランジスタ（３１、３２、３３、３４）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、高電位ノード（５）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１２）とを備えることを特徴とする可変
周波数発振器。 - 【請求項７】 請求項３または６に記載の可変周波数発
振器において、セルが、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力が出力ノード（４）に接続された反転増幅器
（１、２）と、 それぞれが、高電位ノード（６）の電位よりも高い固定
電位に接続されたソースと、高電位ノード（６）に接続
されたドレインと、１ビットのデジタル形式の制御信号
（ｃｏｎｔｒ’）が供給されるゲートとを有する複数の
トランジスタ（７１、７２、７３、７４）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１１）とを備えることを特徴とする可変
周波数発振器。 - 【請求項８】 ゲインが制御信号（ｃｏｎｔｒ、ｃｏｎ
ｔｒ’）によって制御される反転増幅器によって、入力
信号（ｉｎ）に対して可変遅延時間τを有する出力信号
（ｅｘｔ）を得るセルにおいて、 出力信号（ｅｘｔ）は、前記ゲインに対して負帰還作用
することにより、出力信号（ｅｘｔ）の状態変化にヒス
テリシスを生じさせることを特徴とするセル。 - 【請求項９】 請求項８記載のセルにおいて、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力ノード（４）から出力信号（ｅｘｔ）を供給
する反転増幅器（１、２）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、低電位ノード（５）に接続されたドレイ
ンと、アナログ形式の制御信号（ｃｏｎｔｒ）が供給さ
れるゲートとを有するトランジスタ（３）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、低電位ノード（５）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１２）とを備えることを特徴とするセ
ル。 - 【請求項１０】 請求項８または９記載のセルにおい
て、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力ノード（４）から出力信号（ｅｘｔ）を供給
する反転増幅器（１、２）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、アナログ形式の制御信号（ｃｏｎｔｒ）が供給さ
れるゲートとを有するトランジスタ（７）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１１）とを備えることを特徴とするセ
ル。 - 【請求項１１】 請求項８記載のセルにおいて、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力ノード（４）から出力信号（ｅｘｔ）を供給
する反転増幅器（１、２）と、 それぞれが、低電位ノード（５）の電位よりも低い固定
電位に接続されたソースと、低電位ノード（５）に接続
されたドレインと、１ビットのデジタル形式の制御信号
（ｃｏｎｔｒ’）が供給されるゲートとを有する複数の
トランジスタ（３１、３２、３３、３４）と、 高電位ノード（６）の電位よりも高い固定電位に接続さ
れたソースと、低電位ノード（５）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１２）とを備えることを特徴とするセ
ル。 - 【請求項１２】 請求項８または１１記載のセルにおい
て、 高電位ノード（６）と低電位ノード（５）との間に接続
され、出力ノード（４）から出力信号（ｅｘｔ）を供給
する反転増幅器（１、２）と、 それぞれが、低電位ノード（６）の電位よりも高い固定
電位に接続されたソースと、低電位ノード（６）に接続
されたドレインと、１ビットのデジタル形式の制御信号
（ｃｏｎｔｒ’）が供給されるゲートとを有する複数の
トランジスタ（７１、７２、７３、７４）と、 低電位ノード（５）の電位よりも低い固定電位に接続さ
れたソースと、高電位ノード（６）に接続されたドレイ
ンと、出力ノード（４）に接続されたゲートとを有する
トランジスタ（１１）とを備えることを特徴とするセ
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9607604 | 1996-06-19 | ||
| FR9607604A FR2750268B1 (fr) | 1996-06-19 | 1996-06-19 | Procede pour obtenir un signal a frequence variable et cellule a retard variable adaptee a la mise en oeuvre de ce procede |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098357A true JPH1098357A (ja) | 1998-04-14 |
| JP3469431B2 JP3469431B2 (ja) | 2003-11-25 |
Family
ID=9493196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16260797A Expired - Lifetime JP3469431B2 (ja) | 1996-06-19 | 1997-06-19 | 可変周波数発生方法及び発振器、並びに遅延セル |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5952891A (ja) |
| EP (1) | EP0814562B1 (ja) |
| JP (1) | JP3469431B2 (ja) |
| DE (1) | DE69710522T2 (ja) |
| FR (1) | FR2750268B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015008411A (ja) * | 2013-06-25 | 2015-01-15 | 株式会社東芝 | 遅延回路および半導体記憶装置 |
| KR20160012560A (ko) * | 2014-07-24 | 2016-02-03 | 삼성전자주식회사 | 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010013516A (ko) * | 1998-04-09 | 2001-02-26 | 롤페스 요하네스 게라투스 알베르투스 | 릴랙션 발진기 |
| US6239591B1 (en) * | 1999-04-29 | 2001-05-29 | International Business Machines Corporation | Method and apparatus for monitoring SOI hysterises effects |
| US6462623B1 (en) | 1999-05-19 | 2002-10-08 | Parthus Ireland Limited | Method and apparatus for PLL with improved jitter performance |
| US6356132B1 (en) | 2000-01-31 | 2002-03-12 | Agere Systems Guardian Corp. | Programmable delay cell |
| US6384654B1 (en) * | 2000-10-17 | 2002-05-07 | Glenn Noufer | High speed circuit of particular utility in delay and phase locked loops |
| US6771105B2 (en) * | 2001-09-18 | 2004-08-03 | Altera Corporation | Voltage controlled oscillator programmable delay cells |
| JP3539947B2 (ja) * | 2002-06-20 | 2004-07-07 | 沖電気工業株式会社 | パワー検出回路付リミティングアンプ |
| US7049872B2 (en) * | 2002-10-08 | 2006-05-23 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined circuits |
| US7187237B1 (en) | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
| CA2446633C (en) * | 2002-10-25 | 2008-01-29 | Pulp And Paper Research Institute Of Canada | Diagnostic for poorly tuned control loops |
| US6777708B1 (en) | 2003-01-15 | 2004-08-17 | Advanced Micro Devices, Inc. | Apparatus and methods for determining floating body effects in SOI devices |
| US6774395B1 (en) | 2003-01-15 | 2004-08-10 | Advanced Micro Devices, Inc. | Apparatus and methods for characterizing floating body effects in SOI devices |
| US6954159B1 (en) | 2003-07-01 | 2005-10-11 | Impinj, Inc. | Low distortion band-pass analog to digital converter with feed forward |
| US7019570B2 (en) * | 2003-09-05 | 2006-03-28 | Altera Corporation | Dual-gain loop circuitry for programmable logic device |
| US6924678B2 (en) | 2003-10-21 | 2005-08-02 | Altera Corporation | Programmable phase-locked loop circuitry for programmable logic device |
| US7075365B1 (en) | 2004-04-22 | 2006-07-11 | Altera Corporation | Configurable clock network for programmable logic device |
| US7230495B2 (en) | 2004-04-28 | 2007-06-12 | Micron Technology, Inc. | Phase-locked loop circuits with reduced lock time |
| WO2006102553A2 (en) * | 2005-03-24 | 2006-09-28 | Impinj, Inc. | Error recovery in rfid reader systems |
| EP1911160B1 (en) * | 2005-04-27 | 2013-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Pll circuit and semiconductor device having the same |
| US7436228B1 (en) | 2005-12-22 | 2008-10-14 | Altera Corporation | Variable-bandwidth loop filter methods and apparatus |
| US7728674B1 (en) | 2006-05-19 | 2010-06-01 | Altera Corporation | Voltage-controlled oscillator methods and apparatus |
| KR100824790B1 (ko) * | 2006-08-21 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 이를 포함하는 클록 생성기 |
| US7629856B2 (en) * | 2006-10-27 | 2009-12-08 | Infineon Technologies Ag | Delay stage, ring oscillator, PLL-circuit and method |
| CN101494449B (zh) * | 2008-12-19 | 2011-02-02 | 清华大学深圳研究生院 | 一种激发式脉冲发生器 |
| US8179120B2 (en) | 2009-08-20 | 2012-05-15 | International Business Machines Corporation | Single level of metal test structure for differential timing and variability measurements of integrated circuits |
| US8378753B2 (en) * | 2010-05-07 | 2013-02-19 | Macronix International Co., Ltd. | Oscillator with frequency determined by relative magnitudes of current sources |
| US8395455B1 (en) * | 2011-10-14 | 2013-03-12 | United Microelectronics Corp. | Ring oscillator |
| US11349456B2 (en) * | 2017-07-21 | 2022-05-31 | Texas Instruments Incorporated | Ultra-low energy per cycle oscillator topology |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2603627B2 (ja) * | 1987-01-27 | 1997-04-23 | 松下電工株式会社 | 発振周波数可変のリングオシレータを用いた高周波磁気治療器 |
| US5063311A (en) * | 1990-06-04 | 1991-11-05 | Motorola, Inc. | Programmable time delay circuit for digital logic circuits |
| JP2990863B2 (ja) * | 1991-06-26 | 1999-12-13 | 日本電気株式会社 | 発振回路 |
| US5208557A (en) * | 1992-02-18 | 1993-05-04 | Texas Instruments Incorporated | Multiple frequency ring oscillator |
| US5416446A (en) * | 1992-12-08 | 1995-05-16 | At&T Corp. | Digital programmable frequency generator |
| EP0620649B1 (en) * | 1993-03-18 | 1997-09-10 | NCR International, Inc. | Transceiver circuit for an integrated circuit |
| GB9308944D0 (en) * | 1993-04-30 | 1993-06-16 | Inmos Ltd | Ring oscillator |
| US5459437A (en) * | 1994-05-10 | 1995-10-17 | Integrated Device Technology | Logic gate with controllable hysteresis and high frequency voltage controlled oscillator |
| US5491456A (en) | 1994-12-08 | 1996-02-13 | Texas Instruments Incorporated | Oscillator compensated for improved frequency stability |
| EP0731560B1 (en) | 1995-03-07 | 2003-05-28 | STMicroelectronics S.r.l. | Wide frequency range VCO with low jitter |
| US5621360A (en) * | 1995-08-02 | 1997-04-15 | Intel Corporation | Voltage supply isolation buffer |
-
1996
- 1996-06-19 FR FR9607604A patent/FR2750268B1/fr not_active Expired - Fee Related
-
1997
- 1997-06-09 EP EP97401295A patent/EP0814562B1/fr not_active Expired - Lifetime
- 1997-06-09 DE DE69710522T patent/DE69710522T2/de not_active Expired - Lifetime
- 1997-06-13 US US08/874,411 patent/US5952891A/en not_active Expired - Lifetime
- 1997-06-19 JP JP16260797A patent/JP3469431B2/ja not_active Expired - Lifetime
-
2001
- 2001-09-14 US US09/952,514 patent/USRE38274E1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015008411A (ja) * | 2013-06-25 | 2015-01-15 | 株式会社東芝 | 遅延回路および半導体記憶装置 |
| KR20160012560A (ko) * | 2014-07-24 | 2016-02-03 | 삼성전자주식회사 | 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| USRE38274E1 (en) | 2003-10-14 |
| DE69710522D1 (de) | 2002-03-28 |
| EP0814562A1 (fr) | 1997-12-29 |
| EP0814562B1 (fr) | 2002-02-20 |
| DE69710522T2 (de) | 2002-08-22 |
| FR2750268B1 (fr) | 1998-07-31 |
| FR2750268A1 (fr) | 1997-12-26 |
| JP3469431B2 (ja) | 2003-11-25 |
| US5952891A (en) | 1999-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3469431B2 (ja) | 可変周波数発生方法及び発振器、並びに遅延セル | |
| KR102509824B1 (ko) | 발진기 | |
| US6320437B1 (en) | Duty cycle regulator | |
| US5602514A (en) | Quadrature oscillator having a variable frequency | |
| US5694090A (en) | Voltage and temperature compensated oscillator frequency stabilizer | |
| US6831493B2 (en) | Duty cycle regulator | |
| KR900005455A (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| JP2008252943A (ja) | 発振器 | |
| US6566925B2 (en) | Duty-cycle regulator | |
| US3995232A (en) | Integrated circuit oscillator | |
| US4947140A (en) | Voltage controlled oscillator using differential CMOS circuit | |
| US10879880B2 (en) | Oscillator | |
| US6222423B1 (en) | Voltage controlled ring oscillator delay | |
| JPH10224186A (ja) | 電圧制御発振器 | |
| JP2743853B2 (ja) | 電流源回路 | |
| US4001722A (en) | Integrated circuit relaxation oscillator | |
| JPH10308654A (ja) | 電圧制御発振回路 | |
| CN111835338A (zh) | 电平移位器装置及操作电平移位电路的方法 | |
| KR100349356B1 (ko) | 파워 온 리셋 회로 | |
| US11799455B2 (en) | Relaxation oscillating circuit | |
| JPH07336216A (ja) | 電圧制御発振器 | |
| US8884707B2 (en) | Two-delay voltage-controlled-oscillator with wide tuning range | |
| US5247266A (en) | Oscillation inducing cicuit | |
| JP2018121224A (ja) | 可変遅延回路 | |
| JPH0730382A (ja) | 電圧制御発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |